JP2022032028A - 半導体装置及びこれを含むデータ格納システム - Google Patents

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Abstract

【課題】信頼性が向上した半導体装置及びこれを含むデータ格納システムを提供する。【解決手段】本発明による半導体装置は、第１基板、第１基板上の回路素子、回路素子の上部に配置された第２基板、第２基板上で第１方向に沿って互いに離隔して積層されたゲート電極、ゲート電極を貫通し第１方向に沿って延長されチャネル層をそれぞれ含むチャネル構造物、ゲート電極を貫通し第２方向に延長された分離領域、第２基板を貫通し第１方向に延長され、ゲート電極と回路素子を電気的に連結する貫通コンタクトプラグ、及び貫通コンタクトプラグから離隔して貫通コンタクトプラグを取り囲むように配置され、第１幅を有する第１領域及び第１幅よりも大きい第２幅を有する第２領域を有するバリア構造物を含む。【選択図】図１ａ

Description

本発明は、半導体装置及びこれを含むデータ格納システムに関する。
データ格納を要するデータ格納システムにおいて、高容量のデータを格納することができる半導体装置が要求されている。これにより、半導体装置のデータ格納容量を増加させる方策が研究されている。例えば、半導体装置のデータ格納容量を増加させる方法の一つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
特開２０１７－１１２３６３号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性が向上した半導体装置を提供することにある。
また、本発明の目的は、信頼性が向上した半導体装置を含むデータ格納システムを提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体装置は、第１基板及び上記第１基板上の回路素子を含む周辺回路構造物と、上記周辺回路構造物上に配置され第１領域及び第２領域を有する第２基板、上記第１領域上で第１方向に沿って互いに離隔して積層され上記第２領域上で第２方向に沿って階段状をなして延長されたゲート電極、上記ゲート電極と交互に積層された層間絶縁層、上記ゲート電極を貫通し上記第１方向に沿って延長されチャネル層をそれぞれ含むチャネル構造物、及び上記ゲート電極を貫通し上記第２方向に延長され第３方向で互いに離隔する分離領域を含むメモリセル構造物とを含み、上記第２領域で上記ゲート電極に並んで配置され上記層間絶縁層と交互に積層された犠牲絶縁層、及び上記ゲート電極と上記回路素子とを電気的に連結する貫通コンタクトプラグを含む貫通配線領域を有し、上記貫通配線領域を取り囲むように配置され、複数の突出部を有する内側面を有するバリア構造物をさらに含むことを特徴とする。
上記目的を達成するためになされた本発明の他の態様による半導体装置は、第１基板と、上記第１基板上の回路素子と、上記回路素子の上部に配置される第２基板と、上記第２基板上で第１方向に沿って互いに離隔して積層されるゲート電極と、上記ゲート電極を貫通し上記第１方向に沿って延長されチャネル層をそれぞれ含むチャネル構造物と、上記ゲート電極を貫通し第２方向に延長される分離領域と、上記第２基板を貫通し上記第１方向に延長され、上記ゲート電極と上記回路素子を電気的に連結する貫通コンタクトプラグと、上記貫通コンタクトプラグから離隔して上記貫通コンタクトプラグを取り囲むように配置され、第１幅を有する第１領域及び上記第１幅よりも大きい第２幅を有する第２領域を有するバリア構造物とを含むことを特徴とする。
上記目的を達成するためになされた本発明の一態様によるデータ格納システムは、第１基板と、上記第１基板上の回路素子と、上記回路素子の上部に配置された第２基板と、上記第２基板上で第１方向に沿って互いに離隔して積層されたゲート電極と、上記ゲート電極を貫通し上記第１方向に沿って延長されチャネル層をそれぞれ含むチャネル構造物と、上記ゲート電極を貫通し第２方向に延長された分離領域と、上記第２基板を貫通し上記第１方向に延長され、上記ゲート電極と上記回路素子を電気的に連結する貫通コンタクトプラグと、上記貫通コンタクトプラグから離隔して上記貫通コンタクトプラグを取り囲むように配置され、第１幅を有する第１領域及び上記第１幅よりも大きい第２幅を有する第２領域を有するバリア構造物と、上記回路素子に電気的に連結された入出力パッドを含む半導体格納装置と、上記入出力パッドを通じて上記半導体格納装置に電気的に連結され、上記半導体格納装置を制御するコントローラとを含むことを特徴とする。
本発明によれば、幅の異なる領域を含むバリア構造物を含むことにより、信頼性が向上した半導体装置及びこれを含むデータ格納システムが提供されることができる。
本発明の一実施形態による半導体装置の概略的な平面図である。 図１ａの「Ａ」領域を拡大した図である。 図１ａの「Ｂ」領域を拡大した図である。 図１ａ及び図１ｂの切断線Ｉ－Ｉ’に沿った断面図である。 図１ａ及び図１ｃの切断線ＩＩ－ＩＩ’に沿った断面図である。 図１ａの切断線ＩＩＩ－ＩＩＩ’に沿った断面図である。 本発明の一実施形態による半導体装置のバリア構造物を拡大して示す平面図である。 本発明の一実施形態による半導体装置の他の例を示す平面図である。 本発明の一実施形態による半導体装置の他の例を示す平面図である。 本発明の一実施形態による半導体装置のさらに他の例を示す平面図であり、図１ａの「Ａ」領域を拡大して示す図である。 本発明の一実施形態による半導体装置のその他の例を示す平面図である。 本発明の一実施形態による半導体装置のその他の例を示す平面図である。 本発明の一実施形態による半導体装置のその他の例を示す平面図である。 本発明の一実施形態による半導体装置のその他の例を示す断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 本発明の一実施形態による半導体装置を含むデータ格納システムの概略図である。 本発明の一実施形態による半導体装置を含むデータ格納システムを概略的に示す斜視図である。 本発明の一実施形態による半導体パッケージを概略的に示す断面図である。
以下、図面を参照しながら、本発明を実施するための形態の具体例を説明する。
図１ａ～図１ｃは、本発明の一実施形態による半導体装置の概略的な平面図である。図１ｂは、図１ａの「Ａ」領域を拡大した図であり、図１ｃは、図１ａの「Ｂ」領域を拡大した図である。
図２ａ～図２ｃは、本発明の一実施形態による半導体装置の概略的な断面図である。図２ａは、図１ａ及び図１ｂの切断線Ｉ－Ｉ’に沿った断面を示し、図２ｂは、図１ａ及び図１ｃの切断線ＩＩ－ＩＩ’に沿った断面を示し、図２ｃは、図１ａの切断線ＩＩＩ－ＩＩＩ’に沿った断面を示す。
図３は、本発明の一実施形態による半導体装置のバリア構造物を拡大して示す平面図である。
図１ａ～図２ｃを参照すると、半導体装置１００は、第１基板２０１を含む周辺回路構造物ＰＥＲＩ及び第２基板１０１を含むメモリセル構造物ＣＥＬＬを含み、周辺回路構造物ＰＥＲＩとメモリセル構造物ＣＥＬＬとを電気的に連結する貫通コンタクトプラグ１７０を含む貫通配線領域ＴＲを含む。メモリセル構造物ＣＥＬＬは、周辺回路構造物ＰＥＲＩの上部に配置され、貫通配線領域ＴＲは、メモリセル構造物ＣＥＬＬを貫通してメモリセル構造物ＣＥＬＬと周辺回路構造物ＰＥＲＩとを連結するように配置され得る。一実施形態において、これとは反対にメモリセル構造物ＣＥＬＬが周辺回路構造物ＰＥＲＩの下部に配置される。また、一実施形態において、メモリセル構造物ＣＥＬＬ及び周辺回路構造物ＰＥＲＩは、例えば、銅（Ｃｕ）－銅（Ｃｕ）ボンディング（ｃｏｐｐｅｒ－ｔｏ－ｃｏｐｐｅｒ ｂｏｎｄｉｎｇ）によって接合される。
周辺回路構造物ＰＥＲＩは、第１基板２０１、第１基板２０１内のソース／ドレイン領域２０５及び素子分離層２１０、第１基板２０１上に配置された回路素子２２０、回路コンタクトプラグ２７０、回路配線ライン２８０、及び周辺領域絶縁層２９０を含む。
第１基板２０１は、Ｘ方向とＹ方向に延長された上面を有する。第１基板２０１には、素子分離層２１０によって活性領域が定義される。活性領域の一部には不純物を含むソース／ドレイン領域２０５が配置される。第１基板２０１は半導体物質、例えばＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含む。第１基板２０１は、バルクウェハーまたはエピタキシャル層として提供される。
回路素子２２０は、プレーナ（ｐｌａｎａｒ）トランジスタ及び／または３次元トランジスタを含む。それぞれの回路素子２２０は、回路ゲート誘電層２２２、スペーサー層２２４、及び回路ゲート電極２２５を含む。回路ゲート電極２２５の両側の第１基板２０１内にはソース／ドレイン領域２０５が配置される。回路素子２２０は、能動素子及び／または受動素子を含む。回路素子２２０は、ダイオード及び／またはトランジスタのような能動素子を含む。回路素子２２０は、抵抗、キャパシタ、インダクタ、及びメモリスタ（ｍｅｍｒｉｓｔｏｒ）のうちの少なくとも一つの受動素子を含み得る。
周辺領域絶縁層２９０が、第１基板２０１上の回路素子２２０上に配置される。回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を貫通してソース／ドレイン領域２０５に連結される。回路コンタクトプラグ２７０によって回路素子２２０に電気的信号が印加される。図示されていない領域において、回路ゲート電極２２５にも回路コンタクトプラグ２７０が連結される。回路配線ライン２８０は、回路コンタクトプラグ２７０に連結され、複数の層に配置される。
メモリセル構造物ＣＥＬＬは、第１領域Ｒ１及び第２領域Ｒ２を有する第２基板１０１、第２基板１０１の第１領域Ｒ１上の第１水平導電層１０２、第２基板１０１の第２領域Ｒ２上で第１水平導電層１０２と並んで配置される水平絶縁層１１０、第１水平導電層１０２及び水平絶縁層１１０上の第２水平導電層１０４、第２水平導電層１０４上に積層されたゲート電極１３０、ゲート電極１３０の積層構造物ＧＳを貫通し延長される第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）、第２領域Ｒ２で貫通配線領域ＴＲを取り囲むように配置されるバリア構造物１６０、積層構造物ＧＳの一部を貫通する上部分離領域ＳＳ、及び積層構造物ＧＳを貫通するように配置されるチャネル構造物ＣＨを含む。メモリセル構造物ＣＥＬＬは、第２基板１０１上にゲート電極１３０と交互に積層される層間絶縁層１２０、配線ライン１８０、及びセル領域絶縁層１９０をさらに含む。
第２基板１０１の第１領域Ｒ１は、ゲート電極１３０が垂直に積層されてチャネル構造物ＣＨが配置される領域で、メモリセルが配置される領域であり、第２領域Ｒ２は、ゲート電極１３０が互いに異なる長さで延長される領域で、メモリセルを周辺回路構造物ＰＥＲＩに電気的に連結するための領域に該当する。第２領域Ｒ２は少なくとも一方向、例えば、Ｘ方向で、第１領域Ｒ１の少なくとも一端に配置される。
第２基板１０１は、Ｘ方向とＹ方向に延長された上面を有する。第２基板１０１は半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含む。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含む。第２基板１０１は、不純物をさらに含む。第２基板１０１は、多結晶シリコン層のような多結晶半導体層またはエピタキシャル層として提供される。
第１水平導電層１０２及び第２水平導電層１０４は、第２基板１０１の第１領域Ｒ１の上面上に順次に積層されて配置される。第１水平導電層１０２は、第２基板１０１の第２領域Ｒ２に延長されず、第２水平導電層１０４は第２領域Ｒ２に延長される。
第１水平導電層１０２は、半導体装置１００の共通ソースラインの一部として機能し、例えば、第２基板１０１と共に共通ソースラインとして機能する。図２ｂの拡大図に示すように、第１水平導電層１０２はチャネル層１４０の周りでチャネル層１４０に直接連結される。
第２水平導電層１０４は、第１水平導電層１０２及び水平絶縁層１１０が配置されていない一部領域で第２基板１０１に接触する。第２水平導電層１０４は、上記領域で第１水平導電層１０２または水平絶縁層１１０の端部を覆いながら折れ曲がり第２基板１０１上に延長される。
第１水平導電層１０２及び第２水平導電層１０４は半導体物質を含み、例えば、第１水平導電層１０２及び第２水平導電層１０４は、いずれも多結晶シリコンを含む。この場合、少なくとも第１水平導電層１０２はドーピングされた層であり、第２水平導電層１０４はドーピングされた層であるか、または第１水平導電層１０２から拡散した不純物を含む層である。但し、一実施形態において、第２水平導電層１０４は絶縁層で代替される。
水平絶縁層１１０は、第２領域Ｒ２の少なくとも一部で第１水平導電層１０２と並んで第２基板１０１上に配置される。水平絶縁層１１０は、図２ａの拡大図に示すように、第２基板１０１の第２領域Ｒ２上に順次に積層された第１～第３水平絶縁層（１１１、１１２、１１３）を含む。水平絶縁層１１０は、半導体装置１００の製造工程で一部が第１水平導電層１０２に交替（ｒｅｐｌａｎｃｅｍｅｎｔ）された後、残存する層である。
水平絶縁層１１０は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含む。第１水平絶縁層１１１及び第３水平絶縁層１１３と、第２水平絶縁層１１２とは互いに異なる絶縁物質を含む。第１及び第３水平絶縁層（１１１、１１３）は互いに同一の物質を含む。例えば、第１及び第３水平絶縁層（１１１、１１３）は、層間絶縁層１２０と同一の物質からなり、第２水平絶縁層１１２は、犠牲絶縁層１１８と同一の物質からなる。
ゲート電極１３０は、第２基板１０１上に垂直に離隔して積層されて積層構造物ＧＳをなす。ゲート電極１３０は、接地選択トランジスタのゲートをなす下部ゲート電極１３０Ｌ、複数のメモリセルをなすメモリゲート電極１３０Ｍ、及びストリング選択トランジスタのゲートをなす上部ゲート電極１３０Ｕを含む。半導体装置１００の容量によってメモリセルをなすメモリゲート電極１３０Ｍの個数が決められる。実施形態によって、上部及び下部ゲート電極（１３０Ｕ、１３０Ｌ）は、それぞれ１個～４個、またはそれ以上であり、メモリゲート電極１３０Ｍと同一であるかまたは異なる構造を有する。一実施形態において、ゲート電極１３０は、上部ゲート電極１３０Ｕの上部及び／または下部ゲート電極１３０Ｌの下部に配置され、ゲート誘起漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を用いた消去動作に利用される消去トランジスタをなすゲート電極１３０をさらに含む。また、一部のゲート電極１３０、例えば、上部または下部ゲート電極（１３０Ｕ、１３０Ｌ）に隣接したメモリゲート電極１３０Ｍはダミーゲート電極である。
ゲート電極１３０は、第１領域Ｒ１上に垂直に互いに離隔して積層され、第１領域Ｒ１から第２領域Ｒ２に互いに異なる長さで延長されて、階段状の段差構造をなす。ゲート電極１３０は、図２ｃに示すように、Ｘ方向に沿ってゲート電極１３０の間に段差構造を形成する。一実施形態において、ゲート電極１３０のうちの少なくとも一部は、一定の個数、例えば２個～６個のゲート電極１３０が一つのゲートグループをなし、Ｘ方向に沿ってゲートグループの間に段差構造を形成する。この場合、一つのゲートグループをなすゲート電極１３０は、Ｙ方向にも互いに段差構造を有するように配置される。上記段差構造により、ゲート電極１３０は、下部のゲート電極１３０が上部のゲート電極１３０よりも長く延長された階段状をなし、層間絶縁層１２０から上部に露出する端部を提供する。一実施形態において、上記端部において、ゲート電極１３０は上向きされた厚さを有する。
図１ａに示すように、ゲート電極１３０は、Ｘ方向に延長された第１分離領域ＭＳ１によってＹ方向に互いに分離して配置される。一対の第１分離領域ＭＳ１の間のゲート電極１３０は、一つのメモリブロックをなすが、メモリブロックの範囲はこれに限定されない。ゲート電極１３０のうちの一部、例えば、メモリゲート電極１３０Ｍは、一つのメモリブロック内で一つの層をなす。
ゲート電極１３０は金属物質、例えばタングステン（Ｗ）を含む。実施形態によって、ゲート電極１３０は、多結晶シリコンまたは金属シリサイド物質を含む。一実施形態において、ゲート電極１３０は、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含む、例えば、拡散防止膜は、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはこれらの組み合わせを含む。
層間絶縁層１２０は、ゲート電極１３０の間に配置される。層間絶縁層１２０も、ゲート電極１３０と同様に、第２基板１０１の上面に垂直な方向において互いに離隔し、Ｘ方向に延長されるように配置される。層間絶縁層１２０は、シリコン酸化物またはシリコン窒化物などの絶縁性物質を含む。
第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）は、ゲート電極１３０を貫通しＸ方向に沿って延長されるように配置される。第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）は、互いに平行に配置される。第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）は、第２基板１０１上に積層されたゲート電極１３０全体を貫通して第２基板１０１に連結される。第１分離領域ＭＳ１は、Ｘ方向に沿って一つに延長され、第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）は、一対の第１分離領域ＭＳ１の間で断続的に延長されるか、一部領域のみに配置される。例えば、第２中央分離領域ＭＳ２ａは、第１領域Ｒ１では一つに延長され、第２領域Ｒ２ではＸ方向に沿って断続的に延長される。第２補助分離領域ＭＳ２ｂは、第２領域Ｒ２のみに配置され、Ｘ方向に沿って断続的に延長される。但し、実施形態において、第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）の配置順序、個数などは図１ａに示したものに限定されない。第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）は、貫通配線領域ＴＲとは重畳して配置されず、貫通配線領域ＴＲから離隔して配置される。
図２ａ及び図２ｂに示すように、第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）には分離絶縁層１０５が配置される。分離絶縁層１０５は、高いアスペクト比により第２基板１０１に向かうほど幅が減少する形状を有するが、これに限定されず、第２基板１０１の上面に垂直な側面を有する。一実施形態において、第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）には、分離絶縁層１０５内に導電層がさらに配置される。この場合、導電層は、半導体装置１００の共通ソースラインまたは共通ソースラインに連結されるコンタクトプラグとして機能する。
上部分離領域ＳＳは、図１ａに示すように、第１領域Ｒ１において、第１分離領域ＭＳ１と第２中央分離領域ＭＳ２ａとの間及び第２中央分離領域ＭＳ２ａの間でＸ方向に延長される。上部分離領域ＳＳは、ゲート電極１３０のうち最上部の上部ゲート電極１３０Ｕを含むゲート電極１３０の一部を貫通するように配置される。上部分離領域ＳＳは、図２ｂに示すように、例えば、上部ゲート電極１３０Ｕを含み全部で四つのゲート電極１３０をＹ方向に互いに分離させる。但し、上部分離領域ＳＳによって分離されるゲート電極１３０の個数は、実施形態によって多様に変更される。上部分離領域ＳＳによって分離された上部ゲート電極１３０Ｕは、互いに異なるストリング選択ラインをなす。上部分離領域ＳＳには上部絶縁層１０３が配置される。上部絶縁層１０３は絶縁物質を含む。上部絶縁層１０３は、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含む。
チャネル構造物ＣＨは、図１ｃに示すように、それぞれ一つのメモリセルストリングをなし、第１領域Ｒ１上に、行と列をなしながら互いに離隔して配置される。チャネル構造物ＣＨは、格子を形成するように配置されるか、一方向においてジグザグの形で配置される。チャネル構造物ＣＨは、柱状を有し、アスペクト比に応じて、第２基板１０１に近いほど細くなる傾斜した側面を有する。
図２ｂの拡大図に示すように、チャネル構造物ＣＨ内にはチャネル層１４０が配置される。チャネル構造物ＣＨ内のチャネル層１４０は、内部のチャネル埋立絶縁層１５０を取り囲む環状（ａｎｎｕｌａｒ）に形成されるが、実施形態によって、チャネル埋立絶縁層１５０がなく、円柱や角柱のような柱状を有する。チャネル層１４０は、下部で第１水平導電層１０２に連結される。チャネル層１４０は、多結晶シリコンまたは単結晶シリコンのような半導体物質を含む。
チャネル構造物ＣＨにおいて、チャネル層１４０の上部にはチャネルパッド１５５が配置される。チャネルパッド１５５は、チャネル埋立絶縁層１５０の上面を覆い、チャネル層１４０と電気的に連結されるように配置される。チャネルパッド１５５は、例えば、ドーピングされた多結晶シリコンを含む。
ゲート誘電層１４５は、ゲート電極１３０とチャネル層１４０との間に配置される。具体的に図示してはいないが、ゲート誘電層１４５は、チャネル層１４０から順次に積層されたトンネリング層、電荷保存層、及びブロッキング層を含む。トンネリング層は、電荷を電荷保存層にトンネリングさせ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、またはこれらの組み合わせを含む。電荷保存層は、電荷トラップ層またはフローティングゲート導電層である。ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）誘電物質、またはこれらの組み合わせを含む。一実施形態において、ゲート誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延長される。
ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨと同一または類似の構造を有し、第１領域Ｒ１の一部及び第２領域Ｒ２で行と列をなしながら互いに離隔して配置される。ダミーチャネル構造物ＤＣＨは、上部の配線構造物に電気的に連結されないか、半導体装置１００内でチャネル構造物ＣＨとは異なりメモリセルストリングをなさない。第１領域Ｒ１において、ダミーチャネル構造物ＤＣＨは、第２領域Ｒ２に隣接した領域に配置される。
図２ａに示すように、第２領域Ｒ２においてダミーチャネル構造物ＤＣＨは、Ｚ方向に沿って水平絶縁層１１０を貫通するように配置される。ダミーチャネル構造物ＤＣＨは、下部が第２水平導電層１０４及び水平絶縁層１１０で取り囲まれ、第１水平導電層１０２とは離隔する。具体的に、ダミーチャネル構造物ＤＣＨは、層間絶縁層１２０及びゲート電極１３０を貫通し、下端で第２水平導電層１０４及び水平絶縁層１１０を貫通する。一実施形態において、ダミーチャネル構造物ＤＣＨは、貫通配線領域ＴＲ内にさらに配置され、層間絶縁層１２０及び犠牲絶縁層１１８を貫通し、下端で第２水平導電層１０４及び水平絶縁層１１０を貫通するように配置される。
貫通配線領域ＴＲは、メモリセル構造物ＣＥＬＬ及び周辺回路構造物ＰＥＲＩを互いに電気的に連結するための配線構造物を含む領域である。特に、貫通配線領域ＴＲは、第２領域Ｒ２を貫通するように配置される。貫通配線領域ＴＲは、第２基板１０１を貫通してＺ方向に延長される貫通コンタクトプラグ１７０、及び貫通コンタクトプラグ１７０を取り囲む絶縁領域ＩＲを含む。本明細書では、第２領域Ｒ２において、バリア構造物１６０内の領域を貫通配線領域ＴＲとして指定する。貫通配線領域ＴＲは、例えば、一つのメモリブロック当たり一つずつ配置され、第１領域Ｒ１にもさらに配置される。但し、貫通配線領域ＴＲの個数、大きさ、配置形態、及び形状などは実施形態によって多様に変更される。例えば、一部の実施形態において、貫通配線領域ＴＲは、複数のメモリブロック当たり一つずつ配置される。
貫通配線領域ＴＲは、図１ａ及び図１ｂに示すように、第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）から離隔して配置される。例えば、貫通配線領域ＴＲは、Ｙ方向に沿って互いに隣接する第１分離領域ＭＳ１から離隔して、一対の第１分離領域ＭＳ１の中央に配置される。このような配置により、貫通配線領域ＴＲには犠牲絶縁層１１８が残存する。
絶縁領域ＩＲは、メモリセル構造物ＣＥＬＬを貫通して第２基板１０１及びゲート電極１３０に並んで配置される。絶縁領域ＩＲは、ゲート電極１３０が延長されるか配置されず、絶縁物質からなる絶縁性積層構造物を含む。絶縁領域ＩＲは、第２基板１０１と並んで第２基板１０１と同一の高さレベルで配置される第１絶縁層である基板絶縁層１０９、第２基板１０１の上面に交互に積層される第２及び第３絶縁層である層間絶縁層１２０及び犠牲絶縁層１１８を含む。
第１絶縁層である基板絶縁層１０９は、第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４の一部を除去した領域に配置され、第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４で取り囲まれるように配置される。基板絶縁層１０９の下面は、第２基板１０１の下面と共面であるか、第２基板１０１の下面よりも低いレベルに位置する。一実施形態において、基板絶縁層１０９は複数の絶縁層を含む。第２絶縁層は、層間絶縁層１２０が延長されてなるため、層間絶縁層１２０と実質的に同一の高さレベルに位置する。第３絶縁層は、犠牲絶縁層１１８を含み、ゲート電極１３０と実質的に同一の高さレベルに位置する。
絶縁領域ＩＲをなす基板絶縁層１０９、層間絶縁層１２０、及び犠牲絶縁層１１８は絶縁物質からなる。例えば、基板絶縁層１０９、層間絶縁層１２０、及び犠牲絶縁層１１８はそれぞれ、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含む。基板絶縁層１０９及び犠牲絶縁層１１８は、異なる幅を有するか、実施形態によって互いに同一の幅を有する。
貫通コンタクトプラグ１７０は、絶縁領域ＩＲ全体を上下に貫通して第２基板１０１の上面に垂直に延長され、メモリセル構造物ＣＥＬＬと周辺回路構造物ＰＥＲＩの回路素子２２０を電気的に連結する。例えば、貫通コンタクトプラグ１７０は、メモリセル構造物ＣＥＬＬのゲート電極１３０及び／またはチャネル構造物ＣＨを、周辺回路構造物ＰＥＲＩの回路素子２２０に電気的に連結する。貫通コンタクトプラグ１７０は、上部で上部配線構造物である上部プラグ１７８及び配線ライン１８０に連結される。貫通コンタクトプラグ１７０は、下部で下部配線構造物である回路配線ライン２８０と連結される。
貫通コンタクトプラグ１７０は、絶縁領域ＩＲの層間絶縁層１２０及び犠牲絶縁層１１８を貫通し、下部で基板絶縁層１０９を貫通する。一つの貫通配線領域ＴＲ内の貫通コンタクトプラグ１７０の個数、形態、及び形状は、実施形態によって多様に変更される。実施形態によって、貫通コンタクトプラグ１７０は複数の層が連結された形態を有する。また、実施形態によって、絶縁領域ＩＲ内には貫通コンタクトプラグ１７０の他に、配線ライン形態の配線構造物がさらに配置される。貫通コンタクトプラグ１７０は導電性物質を含み、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含む。
バリア構造物１６０は、第２領域Ｒ２で貫通配線領域ＴＲを取り囲むように配置される。バリア構造物１６０は平面図上において、Ｘ方向に延長される第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）と一直線上に配置される水平領域及びＹ方向に延長される垂直領域を含む。本実施形態において、平面図上で水平領域及び垂直領域は単一閉曲線をなす。断面図を基準とした場合、水平領域は第１水平領域と称され、垂直領域は第２水平領域と称される。
図３に示すように、バリア構造物１６０は、延長方向に沿って互いに幅が異なる第１及び第２バリア領域を有する。第１及び第２バリア領域は少なくとも一部領域で交互に配置される。バリア構造物１６０は、実質的に一定の第１幅Ｗ１でＸ方向及びＹ方向に延長されたリング状または四角リング状の延長部１６２及び内側面１６０ＩＳにおいて延長部１６２から突出した突出部１６４を含む。例えば、第２バリア領域は、突出部１６４が配置された領域である。
突出部１６４は、延長部１６２の延長方向に対して垂直な方向に突出する。具体的に、突出部１６４は水平領域からＹ方向に突出し、垂直領域からＸ方向に突出する。突出部１６４は半円またはこれと類似の形状を有する。バリア構造物１６０の内側面１６０ＩＳは突出部１６４による屈曲を有し、バリア構造物１６０の外側面１６０ＯＳは実質的に平坦である。外側面１６０ＯＳを平坦にすることで、バリア構造物１６０の外側にダミーチャネル構造物ＤＣＨが配置される空間を確保する。
突出部１６４は、延長部１６２に一定間隔で互いに離隔して配置される。一実施形態において、延長部１６２の延長方向に沿った突出部１６４の長さＬ１及び突出部１６４間の間隔Ｌ２は多様に変更される。例えば、長さＬ１対間隔Ｌ２の割合（Ｌ１／Ｌ２）は、約０．３～約２．０の範囲である。この割合（Ｌ１／Ｌ２）が上記範囲よりも小さいかまたは大きければ、突出部１６４による後述する効果がわずかとなるおそれがある。延長部１６２は、延長方向に垂直な方向で第１幅Ｗ１を有し、突出部１６４は最大幅（高さ）である第２幅Ｗ２を有し、これによりバリア構造物１６０は最大幅である第３幅Ｗ３を有する。第１幅Ｗ１は、第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）の幅Ｗ４と実質的に同一である。例えば、第３幅Ｗ３は、第１幅Ｗ１の約１．３倍～約２．５倍の範囲である。第３幅Ｗ３が上記範囲よりも大きければ、即ち、第２幅Ｗ２が相対的に大きければ、工程難易度が増加し、上記範囲よりも小さければ突出部１６４による効果がわずかとなるおそれがある。特に、第３幅Ｗ３は、第１幅Ｗ１の約１．３倍～約２倍の範囲であり、例えば、第２幅Ｗ２は、第１幅Ｗ１よりも小さくてよい。例えば、第３幅Ｗ３は約１８０ｎｍ～約３００ｎｍの範囲である。
バリア構造物１６０は、内部に形成されたシーム（ｓｅａｍ）ＳＰを有する。シームＳＰは、突出部１６４に隣接する延長部１６２内に位置し、突出部１６４のそれぞれに対応するように互いに離隔して位置する。シームＳＰは、延長部１６２の延長方向に垂直な方向に沿った中心から突出部１６４に向かってシフトした位置に形成される。シームＳＰは、突出部１６４に向かって幅が減少する形態を有するが、これに限定されない。シームＳＰの最大長さＬ３は突出部１６４の長さＬ１よりも小さく、実施形態によって多様に変更される。
図２ａ及び図２ｃに示すように、バリア構造物１６０は、ゲート電極１３０と犠牲絶縁層１１８との境界に位置する。バリア構造物１６０の外側面はゲート電極１３０に接し、バリア構造物１６０の内側面は犠牲絶縁層１１８に接する。バリア構造物１６０は、第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）と実質的に同一の高さレベルに位置する。これはバリア構造物１６０が第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）と同一の工程段階で形成されたトレンチ内に形成されるからである。また、バリア構造物１６０は、第２領域Ｒ２における第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）の配置と同様に、第２水平導電層１０４が第２基板１０１に直接接触する領域に配置される。これにより、バリア構造物１６０は、下端で第２水平導電層１０４を貫通して水平導電層１０４に接し、第１水平導電層１０２及び水平絶縁層１１０とは離隔する。
図２ａの拡大図に示すように、バリア構造物１６０は、側面及び底面に沿って順次に積層された第１～第３バリア層（１６０Ｌ、１６０Ｍ、１６０Ｈ）を含む。第１～第３バリア層（１６０Ｌ、１６０Ｍ、１６０Ｈ）は互いに異なる物質を含む。シームＳＰは、相対的に厚い厚さを有する第３バリア層１６０Ｈ内に形成される。例えば、第１バリア層１６０Ｌ及び第２バリア層１６０Ｍはそれぞれ、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物のいずれか一つを含み、第３バリア層１６０Ｈは多結晶シリコンを含む。但し、実施形態によってバリア構造物１６０の内部構造は多様に変更される。
半導体装置１００は、バリア構造物１６０を含むことで、製造工程中に、ゲート電極１３０をなす物質が貫通配線領域ＴＲ内に流入しないようにして、ゲート電極１３０が延長される領域を制御する。但し、バリア構造物１６０は外側面と内側面が接する積層構造物の物質が異なるため、これにより外側面と内側面上の応力（ｓｔｒｅｓｓ）が異なり、物理的に脆弱な構造を有するおそれがある。従って、バリア構造物１６０の延長方向に沿ってシーム（ｓｅａｍ）が発生する場合、これからバリア構造物１６０にクラック（ｃｒａｃｋ）が発生するなどの不良を誘発し得る。しかし、バリア構造物１６０は、突出部１６４を含むことで、相対的に大きい幅Ｗ３を有する領域で蒸着が行われ続けて、シームＳＰが局部的に形成され、互いに連結されず離隔して位置するため、物理的脆弱性が改善される。また、突出部１６４の形状及び大きさなどを調節することで、シームＳＰの大きさ及び位置を制御する。
シミュレーションの結果によると、一実施形態によるバリア構造物１６０ではシームＳＰを局所化することで、バリア構造物１６０を基準として両側の積層構造物で変形量がバランスよく表れ、クラックが改善することを確認した。
ゲートコンタクトプラグ１７５は、図２ｃに示すように、第２領域Ｒ２においてゲート電極１３０の中で上部に上面が露出したゲート電極１３０に連結される。
上部プラグ１７８及び配線ライン１８０は、メモリセル構造物ＣＥＬＬ内のメモリセルに電気的に連結される上部配線構造物を構成する。配線ライン１８０は、例えば、貫通コンタクトプラグ１７０、ゲート電極１３０、及びチャネル構造物ＣＨに電気的に連結される。配線構造物を構成するコンタクトプラグ及び配線ラインの個数は実施形態によって多様に変更される。上部プラグ１７８及び配線ライン１８０は金属を含み、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含む。
セル領域絶縁層１９０は、第２基板１０１、第２基板１０１上のゲート電極１３０、及び周辺領域絶縁層２９０を覆うように配置される。セル領域絶縁層１９０は絶縁性物質からなり、複数の絶縁層からなる。
図４ａ及び図４ｂは、本発明の一実施形態による半導体装置の他の例を示す平面図である。図４ａ及び図４ｂは、図１ａの「Ａ」領域に対応する領域を拡大して示す図である。
図４ａを参照すると、半導体装置１００ａにおいて、バリア構造物１６０ａの突出部１６４ａは、四角形またはこれと類似の形状を有する。具体的に、突出部１６４ａは、延長部１６２の延長方向に対して垂直な方向に沿った幅が一定の領域を有する。但し、一実施形態において、工程的な要因により、突出部１６４ａのコーナーはラウンディングされた形態を有する。
シームＳＰａは、突出部１６４ａに対応するように延長部１６２内に離隔して形成され、突出部１６４ａに対応する形状または図４ａに示すものより上記延長方向に垂直な方向に伸長された（ｅｌｏｎｇａｔｅｄ）形状を有する。
図４ｂを参照すると、半導体装置１００ｂにおいて、バリア構造物１６０ｂの突出部１６４ｂは三角形またはこれと類似の形状を有する。但し、一実施形態において、工程的な要因により、突出部１６４ｂのコーナーはラウンディングされた形態を有する。
シームＳＰｂは、突出部１６４ｂに対応するように延長部１６２内に離隔して形成され、突出部１６４ｂに対応する形状またはそれより屈曲した形状を有する。
このように、一実施形態において突出部（１６４ａ、１６４ｂ）の具体的な形状は多様に変更される。
図５は、本発明の一実施形態による半導体装置のさらに他の例を示す平面図である。図５は、図１ａの「Ａ」領域に対応する領域を拡大した図である。
図５を参照すると、半導体装置１００ｃにおいて、バリア構造物１６０ｃの突出部１６４ｃは、バリア構造物１６０ｃの内側面だけでなく外側面にも配置される。突出部１６４ｃは、内側面及び外側面上で、互いに反対方向に突出しジグザグの形で配置されるが、これに限定されない。例えば、突出部１６４ｃは、内側面及び外側面上で、延長部１６２の延長方向に垂直な方向に沿って一直線上に配置される。
シームＳＰｃは、突出部１６４ｃに対応するように延長部１６２内に離隔して形成され、突出部１６４ｃに向かって幅が減少する形状を有するが、これに限定されない。
図６ａ～図６ｃは、本発明の一実施形態による半導体装置のその他の例を示す平面図である。図６ａ～図６ｃは、図１ａの「Ａ」領域に対応する領域を拡大た図である。
図６ａを参照すると、半導体装置１００ｄにおいて、バリア構造物１６０ｄは、水平領域１６０Ｆと垂直領域１６０Ｓとが互いに離隔した形態を有する。水平領域１６０Ｆは、Ｘ方向に沿って隣接する第２補助分離領域ＭＳ２ｂに並んで一直線上に配置される。垂直領域１６０Ｓは、Ｙ方向に沿って延長されるように水平領域１６０Ｆの間に配置される。実施形態によって、水平領域１６０Ｆと垂直領域１６０Ｓとの間の離隔距離は多様に変更される。
図６ｂを参照すると、半導体装置１００ｅにおいて、バリア構造物１６０ｅは、Ｙ方向に沿って隣接する一対の第１分離領域ＭＳ１を横切るように配置される。即ち、バリア構造物１６０ｅは、Ｙ方向に拡張された形態を有するように配置される。但し、この場合、Ｙ方向に沿って隣接する第２領域Ｒ２ではバリア構造物１６０ｅ及び貫通配線領域ＴＲが配置されない。例えば、貫通配線領域ＴＲが複数のメモリブロック当たり一つずつ配置される場合、バリア構造物１６０ｅの配置がこのように変更される。
図６ｃを参照すると、半導体装置１００ｆにおいて、バリア構造物１６０ｆは、図１ａの実施形態とは異なり、Ｙ方向に沿って減少した長さを有するように配置される。バリア構造物１６０ｆの水平領域のうちの一つは第２中央分離領域ＭＳ２ａと並んで配置され、他の一つは第２補助分離領域ＭＳ２ｂと並んで配置される。これにより、Ｙ方向に沿ったバリア構造物１６０ｆの一側でバリア構造物１６０ｆと第１分離領域ＭＳ１との間に第２補助分離領域ＭＳ２ｂがさらに配置される。
図７は、本発明の一実施形態による半導体装置の断面図である。
図７を参照すると、半導体装置１００ｇでは、ゲート電極１３０の積層構造物が垂直に積層された下部及び上部積層構造物からなり、チャネル構造物ＣＨｇが垂直に積層された第１チャネル構造物ＣＨ１及び第２チャネル構造物ＣＨ２を含む。ダミーチャネル構造物ＤＣＨ（図２ａ参照）もチャネル構造物ＣＨｇと同一の形態で配置される。このようなチャネル構造物ＣＨｇの構造は、相対的に積層されたゲート電極１３０の個数が多い場合にチャネル構造物ＣＨｇを安定して形成するために導入される。
チャネル構造物ＣＨｇは、下部の第１チャネル構造物ＣＨ１と上部の第２チャネル構造物ＣＨ２とが連結された形態を有し、連結領域で幅の差異による折曲部を有する。第１チャネル構造物ＣＨ１と第２チャネル構造物ＣＨ２との間でチャネル層１４０、ゲート誘電層１４５、及びチャネル埋立絶縁層１５０が互いに連結された状態である。チャネルパッド１５５は、上部の第２チャネル構造物ＣＨ２の上端のみに配置される。但し、一実施形態において、第１チャネル構造物ＣＨ１及び第２チャネル構造物ＣＨ２はそれぞれチャネルパッド１５５を含み、この場合、第１チャネル構造物ＣＨ１のチャネルパッド１５５は第２チャネル構造物ＣＨ２のチャネル層１４０に連結される。下部積層構造物の最上部には相対的に厚さが厚い上部層間絶縁層１２５が配置される。但し、層間絶縁層１２０及び上部層間絶縁層１２５の形態は実施形態によって多様に変更される。
一実施形態において、Ｚ方向に沿って積層される積層構造物の個数及びチャネル構造物の個数は多様に変更される。
図８ａ～図１３ｃは、本発明の一実施形態による半導体装置の製造方法を説明するための概略的な平面図及び断面図である。
図８ａ～図８ｃを参照すると、第１基板２０１上に回路素子２２０及び下部配線構造物を含む周辺回路構造物ＰＥＲＩを形成し、周辺回路構造物ＰＥＲＩの上部にメモリセル構造物ＣＥＬＬが提供される第２基板１０１、水平絶縁層１１０、第２水平導電層１０４、及び基板絶縁層１０９を形成した後、犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層する。
先ず、第１基板２０１内に素子分離層２１０を形成し、第１基板２０１上に回路ゲート誘電層２２２及び回路ゲート電極２２５を順次に形成する。素子分離層２１０は、例えば、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）ＳＴＩ工程により形成される。回路ゲート誘電層２２２と回路ゲート電極２２５は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）ＡＬＤまたは化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）ＣＶＤを用いて形成される。回路ゲート誘電層２２２はシリコン酸化物で形成され、回路ゲート電極２２５は多結晶シリコンまたは金属シリサイド層のうちの少なくとも一つで形成されるが、これに限定されない。次に、回路ゲート誘電層２２２及び回路ゲート電極２２５の両側壁にスペーサー層２２４及びソース／ドレイン領域２０５を形成する。実施形態によって、スペーサー層２２４は複数の層からなる。次に、イオン注入工程を行ってソース／ドレイン領域２０５を形成する。
下部配線構造物のうち、回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を一部形成した後、一部をエッチングして除去し、導電性物質を埋め立ることで形成する。回路配線ライン２８０は、例えば、導電性物質を蒸着した後、これをパターニングすることで形成する。
周辺領域絶縁層２９０は、複数個の絶縁層からなる。周辺領域絶縁層２９０は、下部配線構造物を形成する各段階で一部が形成され、最上部の回路配線ライン２８０の上部に一部を形成することで、最終的に回路素子２２０及び上下部配線構造物を覆うように形成される。
次に、第２基板１０１は、周辺領域絶縁層２９０上に形成される。第２基板１０１は、例えば、多結晶シリコンからなり、ＣＶＤ工程によって形成する。第２基板１０１をなす多結晶シリコンは不純物を含む。
水平絶縁層１１０をなす第１～第３水平絶縁層（１１１、１１２、１１３）は、順次に第２基板１０１上に積層される。水平絶縁層１１０は、後続工程を通じて一部が図２ｂの第１水平導電層１０２に交替される層である。第１水平絶縁層１１１及び第３水平絶縁層１１３は、第２水平絶縁層１１２とは異なる物質を含む。例えば、第１水平絶縁層１１１及び第３水平絶縁層１１３は、層間絶縁層１２０と同一の物質からなり、第２水平絶縁層１１２は、犠牲絶縁層１１８と同一の物質からなる。水平絶縁層１１０は、一部領域でパターニング工程によって除去される。
第２水平導電層１０４は、水平絶縁層１１０上に形成され、水平絶縁層１１０が除去された領域で第２基板１０１に接触する。これにより、第２水平導電層１０４は、水平絶縁層１１０の端部に沿って折れ曲がり、端部を覆って第２基板１０１上に延長される。
基板絶縁層１０９は、貫通配線領域ＴＲ（図２ａ参照）に該当する領域で第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４の一部を除去した後、絶縁物質を埋め立てることで形成される。基板絶縁層１０９は、貫通配線領域ＴＲの全体領域にわたって形成されるか、それよりも小さく形成される。絶縁物質の埋立後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ＣＭＰ工程を用いて平坦化工程をさらに行う。これにより、基板絶縁層１６０の上面は、第２水平導電層１０４の上面と実質的に共面をなす。
次に、犠牲絶縁層１１８は、後続工程を通じて一部がゲート電極１３０（図２ａ参照）に交替される層である。犠牲絶縁層１１８は、層間絶縁層１２０とは異なる物質からなり、層間絶縁層１２０に対して特定のエッチング条件でエッチング選択性を有してエッチング可能な物質で形成される。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物のうちの少なくとも一つからなり、犠牲絶縁層１１８は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物の中から選択される層間絶縁層１２０とは異なる物質からなる。実施形態において、層間絶縁層１２０の厚さは全て同一でなくてよい。層間絶縁層１２０及び犠牲絶縁層１１８の厚さ及び構成する膜の個数は、図示のものから多様に変更される。
次に、犠牲絶縁層１１８と層間絶縁層１２０の積層構造物の上部を覆うセル領域絶縁層１９０を形成する。
図９ａ～図９ｃを参照すると、犠牲絶縁層１１８及び層間絶縁層１２０の積層構造物を貫通するチャネル構造物ＣＨ（図２ｂ参照）及びダミーチャネル構造物ＤＣＨを形成し、積層構造物を貫通する開口部（ＯＰ１、ＯＰ２）を形成する。
先ず、犠牲絶縁層１１８及び層間絶縁層１２０の一部を除去して上部分離領域ＳＳを形成する。上部分離領域ＳＳは、別途のマスク層を用いて上部分離領域ＳＳが形成される領域を露出させ、最上部から所定個数の犠牲絶縁層１１８及び層間絶縁層１２０を除去した後、絶縁物質を蒸着することで形成する。上部分離領域ＳＳは、図２ｂの上部ゲート電極１３０Ｕが形成された領域よりＺ方向に沿って下部に延長される。
次に、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨは、犠牲絶縁層１１８、層間絶縁層１２０、及び水平絶縁層１１０を異方性エッチングして形成され、ホール形態のチャネルホールを形成した後、これを埋め立てることで形成される。一実施形態において、ダミーチャネル構造物ＤＣＨは、チャネル構造物ＣＨよりも大きいサイズで形成される。積層構造物の高さにより、チャネルホールの側壁は第２基板１０１の上面に垂直でなくてよい。チャネルホールは第２基板１０１の一部をリセスするように形成される。
次に、開口部（ＯＰ１、ＯＰ２）のうちの第１開口部ＯＰ１は、図１ａの第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）の位置に形成され、第２開口部ＯＰ２は、図１ａのバリア構造物１６０の位置に形成される。開口部（ＯＰ１、ＯＰ２）の形成前に、チャネル構造物ＣＨ及びダミーチャネル構造物ＤＣＨ上にセル領域絶縁層１９０をさらに形成する。開口部（ＯＰ１、ＯＰ２）はフォトリソグラフィー工程を用いてマスク層を形成し、積層構造物を異方性エッチングすることで形成される。第１開口部ＯＰ１はＸ方向に延長されたトレンチ形態で形成され、第２開口部ＯＰ２は四角リングまたはこれに類似の形態で形成される。第２開口部ＯＰ２は、平面図上で内側面に突出部による屈曲を有する。
図１０ａ～図１０ｃを参照すると、開口部（ＯＰ１、ＯＰ２）内に第１～第３バリア層（１６０Ｌ、１６０Ｍ、１６０Ｈ）を積層して予備バリア構造物１６０Ｐを形成する。
第１～第３バリア層（１６０Ｌ、１６０Ｍ、１６０Ｈ）は、開口部（ＯＰ１、ＯＰ２）の内側面及び底面に沿って順次に積層される。第１バリア層１６０Ｌ及び第２バリア層１６０Ｍは、第３バリア層１６０Ｈに比べて相対的に薄く形成される。第１～第３バリア層（１６０Ｌ、１６０Ｍ、１６０Ｈ）は互いに異なる物質を含む。例えば、第１バリア層１６０Ｌは、犠牲絶縁層１１８とエッチング選択性を有するように、犠牲絶縁層１１８とは異なる物質を含む。
予備バリア構造物１６０Ｐ内には中心を含む領域にシームＳＰが形成される。第２開口部ＯＰ２は、突出部によって幅が相対的に大きい領域を含み、上記領域に蒸着物質が持続的に供給される。これにより、相対的に幅の小さい延長部１６２Ｐで連続的に延長されるシームが生じず、突出部１６４Ｐに対応する領域で延長部１６２Ｐ内のみにシームＳＰが局所的に形成される。
図１１ａ～図１１ｃを参照すると、第１開口部ＯＰ１から予備バリア構造物１６０Ｐを除去する。
別途のマスク層を用いて第２開口部ＯＰ２の上部領域を覆い、第１開口部ＯＰ１のみで予備バリア構造物１６０Ｐを除去して第１開口部ＯＰ１を再び形成する。第２開口部ＯＰ２には予備バリア構造物１６０Ｐが残存してバリア構造物１６０をなす。
図１２ａ～図１２ｃを参照すると、第１水平導電層１０２を形成した後、第１開口部ＯＰ１を通じて犠牲絶縁層１１８の一部を除去してトンネル部ＴＬを形成する。
先ず、第１開口部ＯＰ１内に別途の犠牲スペーサー層を形成しながらエッチバック（ｅｔｃｈ－ｂａｃｋ）工程を行い、図２ｂのような第１領域Ｒ１で第２水平絶縁層１１２を露出させる。露出した領域から第２水平絶縁層１１２を選択的に除去し、その後、上下の第１及び第３水平絶縁層（１１１、１１３）を除去する。
第１～第３水平絶縁層（１１１、１１２、１１３）は、例えば、湿式エッチング工程によって除去される。第１水平絶縁層１１１及び第３水平絶縁層１１３の除去工程時に、第２水平絶縁層１１２が除去された領域で露出したゲート誘電層１４５の一部も共に除去される。第１～第３水平絶縁層（１１１、１１２、１１３）が除去された領域に導電性物質を蒸着して第１水平導電層１０２を形成した後、開口部内で犠牲スペーサー層を除去する。本工程により、第１領域Ａには第１水平導電層１０２が形成される。
次に、犠牲絶縁層１１８は、貫通配線領域ＴＲ（図２ａ参照）の外側で除去される。貫通配線領域ＴＲでは犠牲絶縁層１１８が残存して、層間絶縁層１２０及び基板絶縁層１０９と共に貫通配線領域ＴＲの絶縁領域ＩＲをなす。犠牲絶縁層１１８は、例えば、湿式エッチングを用いて、層間絶縁層１２０、第２水平導電層１０４、及び基板絶縁層１０９に対して選択的に除去される。それにより層間絶縁層１２０の間に複数のトンネル部ＴＬが形成される。
貫通配線領域ＴＲが形成される領域は、第１開口部ＯＰ１から離隔して、エッチング剤が到逹できないことで犠牲絶縁層１１８が残存する。したがって、貫通配線領域ＴＲは隣接する第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）の間で第１分離領域ＭＳ１及び第２分離領域（ＭＳ２ａ、ＭＳ２ｂ）の中央に形成される。また、バリア構造物１６０によりエッチング剤の流入が遮断されるため、犠牲絶縁層１１８の除去される領域がより正確に制御される。犠牲絶縁層１１８が残存する領域は、基板絶縁層１０９が配置される領域に一致しなくてもよいが、これに限定されない。
図１３ａ～図１３ｃを参照すると、トンネル部ＴＬに導電性物質を埋立ててゲート電極１３０を形成し、第１開口部ＯＰ１内に分離絶縁層１０５を形成し、貫通配線領域ＴＲに貫通コンタクトプラグ１７０（図２ａ参照）を形成するためのビアホールＶＨを形成する。
ゲート電極１３０をなす導電性物質は、トンネル部ＴＬを満たす。導電性物質は、金属、多結晶シリコン、または金属シリサイド物質を含む。ゲート電極１３０の側面は、バリア構造物１６０の側面に接する。バリア構造物１６０は、ゲート電極１３０の形成時、導電性物質が貫通配線領域ＴＲに流入することを防止する。ゲート電極１３０を形成した後、第１開口部ＯＰ１内に蒸着された導電性物質を追加の工程を通じて除去する。分離絶縁層１０５は、第１開口部ＯＰ１を満たすように形成される。
ビアホールＶＨの形成前に、分離絶縁層１０５を覆うようにセル領域絶縁層１９０をさらに形成する。次に、セル領域絶縁層１９０及び絶縁領域ＩＲを貫通するビアホールＶＨを形成する。ビアホールＶＨの下端では周辺回路構造物ＰＥＲＩの回路配線ライン２８０が露出する。本段階において、ゲート電極１３０に連結されるゲートコンタクトプラグ１７５（図２ｃ参照）を形成するためのホール（ＰＨ）も共に形成される。
次に、図１ａ～図２ｃを共に参照すると、ビアホールＶＨに導電性物質を埋立てて貫通コンタクトプラグ１７０を形成することで貫通配線領域ＴＲを形成し、貫通コンタクトプラグ１７０の上端に連結される上部プラグ１７８及び配線ライン１８０を形成して半導体装置１００が製造される。
図１４は、本発明の一実施形態による半導体装置を含むデータ格納システムの概略図である。
図１４を参照すると、データ格納システム１０００は、半導体装置１１００及び半導体装置１１００に電気的に連結されたコントローラ１２００を含む。データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピュータシステム、医療装置、または通信装置である。
半導体装置１１００は、不揮発性メモリ装置であり、例えば、図１～図７を参照して上述したＮＡＮＤフラッシュメモリ装置である。半導体装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含む。一実施形態において、第１構造物１１００Ｆは、第２構造物１１００Ｓの横に配置される。第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物である。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
第２構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、及び下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタ（ＬＴ１、ＬＴ２）の個数と上部トランジスタ（ＵＴ１、ＵＴ２）の個数は、実施形態によって多様に変形される。
一実施形態において、上部トランジスタ（ＵＴ１、ＵＴ２）はストリング選択トランジスタを含み、下部トランジスタ（ＬＴ１、ＬＴ２）は接地選択トランジスタを含む。ゲート下部ライン（ＬＬ１、ＬＬ２）はそれぞれ下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ライン（ＵＬ１、ＵＬ２）はそれぞれ上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。
一実施形態において、下部トランジスタ（ＬＴ１、ＬＴ２）は、直列に連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含む。上部トランジスタ（ＵＴ１、ＵＴ２）は、直列に連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含む。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ１のうちの少なくとも一つは、ＧＩＤＬ現象を用いてメモリセルトランジスタＭＣＴに格納されたデータを削除する消去動作に用いられる。
共通ソースラインＣＳＬ、第１及び第２ゲート下部ライン（ＬＬ１、ＬＬ２）、ワードラインＷＬ、及び第１及び第２ゲート上部ライン（ＵＬ１、ＵＬ２）は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される第１連結配線１１１５を通じてデコーダ回路１１１０に電気的に連結される。ビットラインＢＬは、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される第２連結配線１１２５を通じてページバッファ１１２０に電気的に連結される。
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうちの少なくとも一つの選択メモリセルトランジスタに対する制御動作を行う。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御される。半導体装置１０００は、ロジック回路１１３０に電気的に連結された入出力パッド１１０１を通じて、コントローラ１２００と通信する。入出力パッド１１０１は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される入出力連結配線１１３５を通じてロジック回路１１３０と電気的に連結される。
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含む。実施形態によって、データ格納システム１０００は、複数の半導体装置１１００を含み、この場合、コントローラ１２００は複数の半導体装置１１００を制御する。
プロセッサ１２１０は、コントローラ１２００を含むデータ格納システム１０００全般の動作を制御する。プロセッサ１２１０は、所定のファームウェアによって動作し、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み取ろうとするデータなどが伝送される。ホストインターフェース１２３０は、データ格納システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェース１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御する。
図１５は、本発明の一実施形態による半導体装置を含むデータ格納システムを概略的に示す斜視図である。
図１５を参照すると、本発明の一実施形態によるデータ格納システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラ２００２、一つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結される。
メイン基板２００１は、外部ホストに結合される複数のピンを有するコネクタ２００６を含む。コネクタ２００６において複数のピンの個数と配置は、データ格納システム２０００と外部ホストとの間の通信インターフェースによって変わる。一実施形態において、データ格納システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースのいずれか一つによって外部ホストと通信する。一実施形態において、データ格納システム２０００は、コネクタ２００６を通じて外部ホストから供給される電源によって動作する。データ格納システム２０００は、外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含む。
コントローラ２００２は、半導体パッケージ２００３にデータを記録するか、半導体パッケージ２００３からデータを読み取り、データ格納システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリである。データ格納システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作し、半導体パッケージ２００３に対する制御動作で仮にデータを格納するための空間を提供する。データ格納システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの他にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含む。
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、パッケージ上部パッド２１３０を含む印刷回路基板である。それぞれの半導体チップ２２００は、入出力パッド２２１０を含む。入出力パッド２２１０は、図１４の入出力パッド１１０１に該当する。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャネル構造物３２２０を含む。半導体チップ２２００のそれぞれは、図１～図７を参照して上述した半導体装置を含む。
一実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するポンディングワイヤである。よって、それぞれの第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、半導体チップ２２００は、ポンディングワイヤ方式で互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０に電気的に連結される。実施形態によって、それぞれの第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、半導体チップ２２００は、ポンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）ＴＳＶを含む連結構造物によって互いに電気的に連結される。
一実施形態において、コントローラ２００２と半導体チップ２２００は一つのパッケージに含まれる。一実施形態において、メイン基板２００１とは異なる別途のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００とが互いに連結される。
図１６は、本発明の一実施形態による半導体パッケージを概略的に示す断面図である。図１６は、図１５の半導体パッケージ２００３の例示的な実施形態を説明し、図１５の半導体パッケージ２００３を切断線ＩＶ－ＩＶ’に沿って切断した領域を概念的に示すものである。
図１６を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は印刷回路基板である。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１５参照）、パッケージ基板本体部２１２０の下面に配置されるか下面を通じて露出する下部パッド２１２５、及びパッケージ基板本体部２１２０の内部でパッケージ上部パッド２１３０と下部パッド２１２５とを電気的に連結する内部配線２１３５を含む。パッケージ上部パッド２１３０は、連結構造物２４００に電気的に連結される。下部パッド２１２５は、導電性連結部２８００を通じて図１５のようにデータ格納システム２０００のメイン基板２００１の配線パターン２００５に連結される。
半導体チップ２２００のそれぞれは、半導体基板３０１０及び半導体基板３０１０上に順に積層される第１構造物３１００及び第２構造物３２００を含む。第１構造物３１００は、周辺配線３１１０を含む周辺回路領域を含む。第２構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造物３２１０、ゲート積層構造物３２１０を貫通するチャネル構造物３２２０と分離領域３２３０、メモリチャネル構造物３２２０に電気的に連結されるビットライン３２４０、及びゲート積層構造物３２１０のワードラインＷＬ（図１４参照）に電気的に連結されるゲートコンタクトプラグ３２３５を含む。図１ａ～図３を参照して上述したように、半導体チップ２２００のそれぞれで貫通配線領域ＴＲを取り囲むバリア構造物１６０は、突出部を有する内側面を有する。
半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０に電気的に連結され、第２構造物３２００内に延長される貫通配線３２４５を含む。貫通配線３２４５は、ゲート積層構造物３２１０の外側に配置され、ゲート積層構造物３２１０を貫通するようにさらに配置される。半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０に電気的に連結される入出力パッド２２１０（図１５参照）をさらに含む。
本発明は、上述した実施形態及び図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で当技術分野における通常の知識を有する者により多様な形態の置換、変形及び変更と実施形態の組み合わせが可能である。
ＣＨ、ＣＨｇ チャネル構造物
ＣＨ１ 第１チャネル構造物
ＣＨ２ 第２チャネル構造物
ＤＣＨ ダミーチャネル構造物
ＧＳ 積層構造物
ＩＲ 絶縁領域
ＭＳ１ 第１分離領域
ＭＳ２ａ 第２中央分離領域
ＭＳ２ｂ 第２補助分離領域
ＳＰ、ＳＰａ、ＳＰｂ、ＳＰｃ シーム
ＳＳ 上部分離領域
ＴＲ 貫通配線領域
ＶＨ ビアホール
１００、１００ａ～１００ｇ、１１００ 半導体装置
１０１ 第２基板
１０２ 第１水平導電層
１０３ 上部絶縁層
１０４ 第２水平導電層
１０５ 分離絶縁層
１０９ 基板絶縁層
１１０ 水平絶縁層
１１１ 第１水平絶縁層
１１２ 第２水平絶縁層
１１３ 第３水平絶縁層
１１８ 犠牲絶縁層
１２０ 層間絶縁層
１２５ 上部層間絶縁層
１３０ ゲート電極
１３０Ｌ 下部ゲート電極
１３０Ｍ メモリゲート電極
１３０Ｕ 上部ゲート電極
１４０ チャネル層
１４５ ゲート誘電層
１５０ チャネル埋立絶縁層
１５５ チャネルパッド
１６０、１６０ａ～１６０ｆ バリア構造物
１６０Ｆ 水平領域
１６０ＩＳ 内側面
１６０Ｈ 第３バリア層
１６０Ｌ 第１バリア層
１６０Ｍ 第２バリア層
１６０ＯＳ 外側面
１６０Ｐ 予備バリア構造物
１６０Ｓ 垂直領域
１６２、１６２Ｐ 延長部
１６４、１６４ａ、１６４ｂ、１６４ｃ、１６４Ｐ 突出部
１７０ 貫通コンタクトプラグ
１７５ ゲートコンタクトプラグ
１７８ 上部プラグ
１８０ 配線ライン
１９０ セル領域絶縁層
２０１ 第１基板
２０５ ソース／ドレイン領域
２１０ 素子分離層
２２０ 回路素子
２２２ 回路ゲート誘電層
２２４ スペーサー層
２２５ 回路ゲート電極
２７０ 回路コンタクトプラグ
２８０ 回路配線ライン
２９０ 周辺領域絶縁層
１０００、２０００ データ格納システム
１１００Ｆ、３１００ 第１構造物
１１００Ｓ、３２００ 第２構造物
１１０１、２２１０ 入出力パッド
１１１０ デコーダ回路
１１１５ 第１連結配線
１１２０ ページバッファ
１１２５ 第２連結配線
１１３０ ロジック回路
１２００、２００２ コントローラ
１２１０ プロセッサ
１２２０ ＮＡＮＤコントローラ
１２２１ ＮＡＮＤインターフェース
１２３０ ホストインターフェース
２００１ メイン基板
２００３ 半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板本体部
２１２５ 下部パッド
２１３０ パッケージ上部パッド
２１３５ 内部配線
２２００ 半導体チップ
２３００ 接着層
２４００ 連結構造物
２５００ モールディング層
２８００ 導電性連結部
３０１０ 半導体基板
３１１０ 周辺配線
３２０５ 共通ソースライン
３２１０ ゲート積層構造物
３２２０ チャネル構造物
３２３０ 分離領域
３２３５ ゲートコンタクトプラグ
３２４０ ビットライン
３２４５ 貫通配線

Claims (20)

  1. 第１基板及び前記第１基板上の回路素子を含む周辺回路構造物と、
    前記周辺回路構造物上に配置され第１領域及び第２領域を有する第２基板、前記第１領域上で第１方向に沿って互いに離隔して積層され前記第２領域上で第２方向に沿って階段状をなして延長されたゲート電極、前記ゲート電極と交互に積層された層間絶縁層、前記ゲート電極を貫通し前記第１方向に沿って延長されチャネル層をそれぞれ含むチャネル構造物、及び前記ゲート電極を貫通し前記第２方向に延長され第３方向で互いに離隔する分離領域を含むメモリセル構造物とを含み、
    前記第２領域で前記ゲート電極に並んで配置され前記層間絶縁層と交互に積層された犠牲絶縁層、及び前記ゲート電極と前記回路素子とを電気的に連結する貫通コンタクトプラグを含む貫通配線領域を有し、
    前記貫通配線領域を取り囲むように配置され、複数の突出部を有する内側面を有するバリア構造物をさらに含むことを特徴とする半導体装置。
  2. 前記バリア構造物の外側面は前記ゲート電極に接し、前記内側面は前記犠牲絶縁層に接することを特徴とする請求項１に記載の半導体装置。
  3. 前記バリア構造物は、第１幅で延長され、前記突出部において前記第１幅よりも大きい最大幅である第２幅を有することを特徴とする請求項１に記載の半導体装置。
  4. 前記第２幅は、前記第１幅の１．３倍～２．５倍の範囲であることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２幅は、１８０ｎｍ～３００ｎｍの範囲であることを特徴とする請求項３に記載の半導体装置。
  6. 前記バリア構造物は、前記第２方向に延長された第１水平領域及び前記第３方向に延長された第２水平領域を有し、前記第１水平領域及び前記第２水平領域は単一閉曲線をなすことを特徴とする請求項１に記載の半導体装置。
  7. 前記第１水平領域において、前記突出部はそれぞれ前記第３方向に突出し、前記第２水平領域において、前記突出部はそれぞれ前記第２方向に突出することを特徴とする請求項６に記載の半導体装置。
  8. 前記第１水平領域は、隣接する前記分離領域と一直線上に配置されることを特徴とする請求項６に記載の半導体装置。
  9. 前記突出部は、半円、四角形、及び三角形のいずれか一つの形状を有することを特徴とする請求項１に記載の半導体装置。
  10. 前記バリア構造物の外側面は平坦であることを特徴とする請求項１に記載の半導体装置。
  11. 前記バリア構造物は、前記突出部のそれぞれに隣接した領域に形成され、互いに分離して位置するシーム（ｓｅａｍ）を有することを特徴とする請求項１に記載の半導体装置。
  12. 前記バリア構造物の外側面は、前記内側面の前記突出部とは反対方向に突出した外側突出部を有することを特徴とする請求項１に記載の半導体装置。
  13. 前記バリア構造物は、側面及び底面に沿って順次に積層され、互いに異なる物質を含む第１バリア層、第２バリア層、及び第３バリア層を含み、
    前記第１バリア層は、前記犠牲絶縁層とは異なる物質を含むことを特徴とする請求項１に記載の半導体装置。
  14. 前記メモリセル構造物は、前記第２基板上で前記ゲート電極の下部に水平に配置され、前記チャネル構造物のそれぞれの前記チャネル層に直接接触する第１水平導電層、及び前記第１水平導電層上の第２水平導電層をさらに含み、
    前記バリア構造物は、前記第２水平導電層に接し、前記第１水平導電層から離隔することを特徴とする請求項１に記載の半導体装置。
  15. 前記バリア構造物は、前記第２水平導電層が前記第２基板に接触する領域で前記第２水平導電層を貫通することを特徴とする請求項１４に記載の半導体装置。
  16. 第１基板と、
    前記第１基板上の回路素子と、
    前記回路素子の上部に配置される第２基板と、
    前記第２基板上で第１方向に沿って互いに離隔して積層されるゲート電極と、
    前記ゲート電極を貫通し前記第１方向に沿って延長されチャネル層をそれぞれ含むチャネル構造物と、
    前記ゲート電極を貫通し第２方向に延長される分離領域と、
    前記第２基板を貫通し前記第１方向に延長され、前記ゲート電極と前記回路素子を電気的に連結する貫通コンタクトプラグと、
    前記貫通コンタクトプラグから離隔して前記貫通コンタクトプラグを取り囲むように配置され、第１幅を有する第１領域及び前記第１幅よりも大きい第２幅を有する第２領域を有するバリア構造物とを含むことを特徴とする半導体装置。
  17. 前記バリア構造物は、延長方向に垂直な方向に沿って前記第１幅を有する延長部、及び前記延長部から前記第１幅よりも小さい第３幅を有するように突出した突出部を含むことを特徴とする請求項１６に記載の半導体装置。
  18. 前記突出部は、前記バリア構造物において、前記貫通コンタクトプラグに向かう内側面上に互いに離隔して配置されることを特徴とする請求項１７に記載の半導体装置。
  19. 第１基板と、前記第１基板上の回路素子と、前記回路素子の上部に配置された第２基板と、前記第２基板上で第１方向に沿って互いに離隔して積層されたゲート電極と、前記ゲート電極を貫通し前記第１方向に沿って延長されチャネル層をそれぞれ含むチャネル構造物と、前記ゲート電極を貫通し第２方向に延長された分離領域と、前記第２基板を貫通し前記第１方向に延長され、前記ゲート電極と前記回路素子を電気的に連結する貫通コンタクトプラグと、前記貫通コンタクトプラグから離隔して前記貫通コンタクトプラグを取り囲むように配置され、第１幅を有する第１領域及び前記第１幅よりも大きい第２幅を有する第２領域を有するバリア構造物と、前記回路素子に電気的に連結された入出力パッドを含む半導体格納装置と、
    前記入出力パッドを通じて前記半導体格納装置に電気的に連結され、前記半導体格納装置を制御するコントローラとを含むことを特徴とするデータ格納システム。
  20. 前記半導体格納装置において、前記バリア構造物の前記第２領域は、前記バリア構造物の内側面に突出した突出部を有することを特徴とする請求項１９に記載のデータ格納システム。
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