JP2024021042A - 半導体装置及びこれを含むデータ格納システム - Google Patents

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Abstract

【課題】生産性が向上された半導体装置及びデータ格納システムを提供すること。【解決手段】本発明の実施形態による半導体装置は、下部基板を含む第１半導体構造物と、第１半導体構造物上でボンディング構造物を通じて第１半導体構造物と接合された第２半導体構造物とを含み、第２半導体構造物は、パターン構造物と、パターン構造物上の上部絶縁層と、第１半導体構造物とパターン構造物の間でパターン構造物の下面に垂直な垂直方向に沿って交互に積層されるゲート電極層及び層間絶縁層を含む積層構造物と、積層構造物を貫通し、それぞれチャンネル層を含むチャンネル構造物と、積層構造物を貫通し、積層構造物を分離させる分離構造物とを含み、分離構造物のそれぞれは、積層構造物を貫通する第１部分及び第１部分から延長してパターン構造物を垂直に貫通する第２部分を含み、第２半導体構造物は、分離構造物の第２部分とパターン構造物を離隔させるスペーサ層をさらに含むことができる。【選択図】図３Ａ

Description

本発明は、半導体装置及びこれを含むデータ格納システムに関する。
データ格納を要するデータ格納システムにおいて、高容量のデータが格納可能な半導体装置が要求されている。これにより、半導体装置のデータ格納容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ格納容量を増加させるための方法の一つとして、２次元的に配列されるメモリーセルの代わりに、３次元的に配列されるメモリーセルを含む半導体装置が提案されている。
本発明が達成しようとする技術的課題の一つは、生産性が向上された半導体装置を提供することである。
本発明が達成しようとする技術的課題の一つは、生産性が向上された半導体装置を含むデータ格納システムを提供することである。
例示的な実施形態による半導体装置は、下部基板を含む第１半導体構造物と、上記第１半導体構造物上でボンディング構造物を通じて上記第１半導体構造物と接合された第２半導体構造物とを含み、上記第２半導体構造物は、パターン構造物と；上記パターン構造物上の上部絶縁層と；上記第１半導体構造物と上記パターン構造物の間で上記パターン構造物の下面に垂直な垂直方向に沿って交互に積層されるゲート電極層及び層間絶縁層を含む積層構造物と；上記積層構造物を貫通し、それぞれチャンネル層を含むチャンネル構造物と；上記積層構造物を貫通し、上記積層構造物を分離させる分離構造物と；を含み、上記分離構造物のそれぞれは、上記積層構造物を貫通する第１部分及び上記第１部分から延長して上記パターン構造物を垂直に貫通する第２部分を含み、上記第２半導体構造物は、上記分離構造物の複数の上記第２部分と上記パターン構造物を離隔させるスペーサ層をさらに含むことができる。
例示的な実施形態による半導体装置は、下部基板と；上記下部基板上の回路素子と；上記回路素子と電気的に連結される下部配線構造物と；上記下部配線構造物と連結される下部ボンディング構造物と；上記下部ボンディング構造物と接合する上部ボンディング構造物と；上記上部ボンディング構造物と連結される上部配線構造物と；上記上部配線構造物上のパターン構造物と；上記パターン構造物の下面に垂直な垂直方向に沿って互いに積層されるゲート電極層と；上記ゲート電極層を貫通し、チャンネル層をそれぞれ含むチャンネル構造物と；上記ゲート電極層を貫通し、第１水平方向に延長し上記ゲート電極層を分離させる分離構造物と；を含み、上記分離構造物のそれぞれは、上記ゲート電極層を貫通する第１部分、上記第１部分上で上記パターン構造物を貫通し延長する第２部分、及び上記第１部分及び上記第２部分によって定義される折曲部を含むことができる。
例示的な実施形態によるデータ格納システムは、下部基板を含む第１半導体構造物、上記第１半導体構造物上で上記第１半導体構造物と接合された第２半導体構造物、及び回路素子と電気的に連結される入出力パッドを含む半導体格納装置と；上記入出力パッドを通じて上記半導体格納装置と電気的に連結され、上記半導体格納装置を制御するコントローラと；を含み、上記第２半導体構造物は、パターン構造物と；上記パターン構造物上の上部絶縁層と；上記第１半導体構造物と上記パターン構造物の間で上記パターン構造物の下面に垂直な垂直方向に沿って交互に積層されるゲート電極層及び層間絶縁層を含む積層構造物と；上記積層構造物を貫通し、それぞれチャンネル層を含むチャンネル構造物と；上記積層構造物を貫通し、上記積層構造物を分離させる分離構造物と；を含み、上記分離構造物のそれぞれは、上記積層構造物を貫通する第１部分及び上記第１部分から延長して上記パターン構造物を垂直に貫通する第２部分を含み、上記第２半導体構造物は、上記分離構造物の上記第２部分と上記パターン構造物を離隔させるスペーサ層をさらに含むことができる。
二つ以上の半導体構造物が接合された構造において、上記接合のためのボンディング工程を行った後にゲート電極層を形成することで、上記ボンディング工程の工程難易度を改善するなど、生産性が向上された半導体装置及びこれを含むデータ格納システムが提供されることができる。
本発明の多様でかつ有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した図面である。 例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した斜視図である。 例示的な実施形態による半導体パッケージを概略的に示した断面図である。
以下、添付の図面を参照して本発明の好ましい実施形態を下記のように説明する。
図１は、例示的な実施形態による半導体装置の概略的な平面図であり、図２Ａ及び図２Ｂは、例示的な実施形態による半導体装置の概略的な断面図であり、図２Ａは図１の切断線Ｉ－Ｉ’に沿った断面を示し、図２Ｂは図１の切断線ＩＩ－ＩＩ’に沿った断面を示し、図３Ａ及び図３Ｂは、例示的な実施形態による半導体装置の部分拡大図であり、図３Ａは図２Ａの「Ａ」領域を拡大して示し、図３Ｂは図２Ｂの「Ｂ」領域を拡大して示す。
図１～図３Ｂを参照すると、半導体装置１００は、上下に積層された第１及び第２半導体構造物Ｓ１、Ｓ２を含む。例えば、第１半導体構造物Ｓ１は半導体装置１００の周辺回路領域を含み、第２半導体構造物Ｓ２は半導体装置１００のメモリーセル領域を含むことができる。図１では、第１及び第２半導体構造物Ｓ１、Ｓ２の界面から第２半導体構造物Ｓ２を見た方向における平面を示した。
第１半導体構造物Ｓ１は、下部基板２０１、下部基板２０１内のソース／ドレイン領域２０５及び素子分離層２１０、下部基板２０１上に配置された回路素子２２０、回路コンタクトプラグ２７０、回路配線ライン２８０、周辺領域絶縁層２９０、第１ボンディングビア２９５、及び第１ボンディング金属層２９８を含むことができる。
下部基板２０１は、ｘ方向とｙ方向に延長する上面を有することができる。下部基板２０１には、素子分離層２１０が形成され活性領域が定義されることができる。上記活性領域の一部には、不純物を含むソース／ドレイン領域２０５が配置されることができる。下部基板２０１は、半導体物質、例えばＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、下部基板２０１は、単結晶のバルクウェーハで提供されることができる。
回路素子２２０は、水平（ｐｌａｎａｒ）トランジスタを含むことができる。それぞれの回路素子２２０は、回路ゲート誘電層２２２、スペーサ層２２４及び回路ゲート電極層２２５を含むことができる。回路ゲート電極層２２５の両側で基板２０１内にはソース／ドレイン領域２０５が配置されることができる。
周辺領域絶縁層２９０が基板２０１上で回路素子２２０を覆うように配置されることができる。回路コンタクトプラグ２７０及び回路配線ライン２８０は、第１半導体構造物Ｓ１の下部配線構造物２７０、２８０を構成することができる。回路コンタクトプラグ２７０は、円柱状を有し、周辺領域絶縁層２９０を貫通してソース／ドレイン領域２０５に連結されることができる。回路コンタクトプラグ２７０によって回路素子２２０に電気的信号が印加されることができる。図示しない領域において、回路ゲート電極層２２５にも回路コンタクトプラグ２７０が連結されることができる。回路配線ライン２８０は、回路コンタクトプラグ２７０と連結されることができ、ライン状を有し、複数の層で配置されることができる。例示的な実施形態において、回路コンタクトプラグ２７０及び回路配線ライン２８０の層数は、多様に変更されることができる。
第１ボンディングビア２９５及び第１ボンディング金属層２９８は、下部ボンディング構造物２９５、２９８を構成し、最上部の回路配線ライン２８０の一部上に配置されることができる。下部ボンディング構造物２９５、２９８は、下部配線構造物２７０、２８０と連結されることができる。第１ボンディングビア２９５は、円柱状を有し、第１ボンディング金属層２９８は、平面上円形のパッド状または相対的に短いライン状を有することができる。第１ボンディング金属層２９８の上面は、第１半導体構造物Ｓ１の上面に露出することができる。第１ボンディングビア２９５及び第１ボンディング金属層２９８は、第１半導体構造物Ｓ１と第２半導体構造物Ｓ２のボンディング構造物またはボンディング層として機能することができる。また、第１ボンディングビア２９５及び第１ボンディング金属層２９８は、第２半導体構造物Ｓ２との電気的な連結経路を提供することができる。例示的な実施形態において、第１ボンディング金属層２９８のうち一部は、図２Ａに示すように、下部の回路配線ライン２８０と連結されず、ボンディングだけのために配置されてもよい。第１ボンディングビア２９５及び第１ボンディング金属層２９８は、導電性物質、例えば、銅（Ｃｕ）を含むことができる。
例示的な実施形態において、周辺領域絶縁層２９０は、上面から所定厚さのボンディング絶縁層を含むことができる。上記ボンディング絶縁層は、第２半導体構造物Ｓ２のボンディング絶縁層との誘電体－誘電体ボンディングのための層とすることができる。上記ボンディング絶縁層は、第１ボンディング金属層２９８の拡散防止層としても機能することができ、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮのうち少なくとも一つを含むことができる。
第２半導体構造物Ｓ２は、第１領域Ｒ１及び第２領域Ｒ２を有するパターン構造物１０１、パターン構造物１０１の下面上に積層されたゲート電極層１３０及びゲート電極層１３０と交互に積層される層間絶縁層１２０を含む積層構造物ＧＳ、積層構造物ＧＳを貫通するように配置されるチャンネル構造物ＣＨ、及び積層構造物ＧＳを貫通し、一方向に延長する分離構造物ＭＳを含むことができる。第２半導体構造物Ｓ２は、ゲート電極層１３０の一部を貫通する上部分離構造物ＳＳ、ゲート電極層１３０を覆うセル領域絶縁層１９０、及びパターン構造物１０１上の上部絶縁層１９９をさらに含むことができる。第２半導体構造物Ｓ２は、上部配線構造物１６０、１６５、１６７、１７０、１８０として、ゲート電極層１３０及びチャンネル構造物ＣＨの下に配置されるゲートコンタクト１６０、基板コンタクト１６５、入出力コンタクト１６７、セルコンタクトプラグ１７０、及びセル配線ライン１８０をさらに含むことができる。第２半導体構造物Ｓ２は、上部ボンディング構造物１９５、１９８として第２ボンディングビア１９５及び第２ボンディング金属層１９８をさらに含むことができる。
パターン構造物１０１は、ｘ方向とｙ方向に延長する上面を有することができる。パターン構造物１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウムまたはシリコン－ゲルマニウムを含むことができる。パターン構造物１０１は、不純物をさらに含むことができる。パターン構造物１０１は、多結晶シリコン層のような多結晶半導体層またはエピタキシャル層で提供されることができる。
パターン構造物１０１の第１領域Ｒ１は、ゲート電極層１３０が垂直に積層され、チャンネル構造物ＣＨが配置される領域で、メモリーセルが配置される領域とすることができる。パターン構造物１０１の第２領域Ｒ２は、ゲート電極層１３０が互いに異なる長さで延長する領域で、上記メモリーセルを第１半導体構造物Ｓ１と電気的に連結するための領域に該当することができる。第２領域Ｒ２は、少なくとも一方向、例えばｘ方向に第１領域Ｒ１の少なくとも一端に配置されることができる。
ゲート電極層１３０は、パターン構造物１０１の下面上に垂直に離隔して積層され、層間絶縁層１２０と共に積層構造物ＧＳをなすことができる。図２Ｂを参照すると、積層構造物ＧＳは、第１積層構造物ＧＳ１及び第１積層構造物ＧＳ１の下で第１積層構造物ＧＳ１と垂直に積層された第２積層構造物ＧＳ２を含むことができる。但し、実施形態によって積層構造物ＧＳの段数はこれに限定されず、多様に変更されることができ、単一積層構造物からなってもよい。ゲート電極層１３０は、第１積層構造物ＧＳ１の第１ゲート電極層１３０ａ及び第２積層構造物ＧＳ２の第２ゲート電極層１３０ｂを含むことができる。
図２Ａを参照すると、ゲート電極層１３０は、消去動作に利用される消去トランジスタをなす消去ゲート電極層１３０Ｅ、接地選択トランジスタのゲートをなす少なくとも一つの下部ゲート電極層１３０Ｌ、複数のメモリーセルをなすメモリーゲート電極層１３０Ｍ、及びストリング選択トランジスタのゲートをなす上部ゲート電極層１３０Ｕを含むことができる。ここで、下部ゲート電極層１３０Ｌ及び上部ゲート電極層１３０Ｕは、製造工程時の方向を基準として「下部」及び「上部」と指称されたものとすることができる。半導体装置１００の容量によって、メモリーセルをなす上記メモリーゲート電極層の個数が決められることができる。実施形態によって、上部及び下部ゲート電極層１３０Ｕ、１３０Ｌは、それぞれ１個～４個、またはそれ以上であってよく、メモリーゲート電極層１３０Ｍと同一であるか異なる構造を有してよい。消去ゲート電極層１３０Ｅは、上部ゲート電極層１３０Ｕの下及び／または下部ゲート電極層１３０Ｌの上に配置され、ゲート誘導漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を利用した消去動作に用いられることができる。但し、実施形態によって消去ゲート電極層１３０Ｅは省略されることができる。
ゲート電極層１３０のうち少なくとも一部、例えば、上部または下部ゲート電極層１３０Ｕ、１３０Ｌに隣接した上記メモリーゲート電極層は、ダミーゲート電極層とすることができる。
ゲート電極層１３０は、パターン構造物１０１の下面上に垂直に互いに離隔して積層され、第１領域Ｒ１から第２領域Ｒ２に互いに異なる長さで延長して階段形態の段差構造をなすことができる。ゲート電極層１３０は、ｘ方向に沿って段差構造をなし、ｙ方向にも段差をなすように配置されることができる。例示的な実施形態において、ゲート電極層１３０ａ、１３０ｂのうち少なくとも一部は、一定個数、例えば２個～６個のゲート電極層１３０ａ、１３０ｂが一つのゲートグループをなし、ｘ方向に沿って上記ゲートグループ間に段差構造を形成することができる。
上記段差構造によって、ゲート電極層１３０は、上部のゲート電極層１３０が下部のゲート電極層１３０より長く延長し、層間絶縁層１２０から下面が下部に露出する領域をそれぞれ有することができ、上記領域は、ゲートパッド領域１３０Ｐとして指称されることができる。それぞれのゲート電極層１３０において、ゲートパッド領域１３０Ｐは、ｘ方向に沿った端部を含む領域とすることができる。ゲートパッド領域１３０Ｐは、パターン構造物１０１の第２領域Ｒ２において積層構造物ＧＳをなすゲート電極層１３０のうち、各領域で最下部に位置するゲート電極層１３０の一部分に該当することができる。ゲート電極層１３０は、ゲートパッド領域１３０Ｐでゲートコンタクト１６０と連結されることができる。それぞれのゲート電極層１３０において、ゲートパッド領域１３０Ｐを除いた残りの領域は、積層領域として指称されることができ、上記積層領域は、層間絶縁層１２０から下部面が露出しない部分とすることができる。ゲート電極層１３０は、ゲートパッド領域１３０Ｐで増加した厚さを有することができる。
ゲート電極層１３０は、ｙ方向に沿って分離構造物ＭＳにより一定単位で少なくとも一部が分離して配置されることができる。隣接する一対の第１分離構造物ＭＳ１の間でゲート電極層１３０は一つのメモリーブロックをなすことができるが、メモリーブロックの範囲はこれに限定されない。
ゲート電極層１３０は、金属物質、例えばタングステン（Ｗ）を含むことができる。実施形態によって、ゲート電極層１３０は、多結晶シリコンまたは金属シリサイド物質を含むことができる。
層間絶縁層１２０は、ゲート電極層１３０の間に配置されることができる。層間絶縁層１２０は、ゲート電極層１３０と同様にパターン構造物１０１の下面に垂直な方向に互いに離隔してｘ方向に延長して配置されることができる。図２Ｂを参照すると、層間絶縁層１２０は、第１積層構造物ＧＳ１の第１層間絶縁層１２０ａ及び第２積層構造物ＧＳ２の第２層間絶縁層１２０ｂを含むことができる。層間絶縁層１２０は、シリコン酸化物またはシリコン窒化物のような絶縁性物質を含むことができる。
第１積層構造物ＧＳ１は、パターン構造物１０１の下面上で交互に積層される第１層間絶縁層１２０ａ及び第１ゲート電極層１３０ａを含み、第１ゲート電極層１３０ａのうち最下部ゲート電極層１３０ａの下面上に配置される連結絶縁層をさらに含むことができる。連結絶縁層は、絶縁物質、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物のうち少なくとも一つを含むことができる。連結絶縁層は、層間絶縁層１２０と同一の物質を含むことができる。
第２積層構造物ＧＳ２は、第１積層構造物ＧＳ１の下面上で交互に積層される第２層間絶縁層１２０ｂ及び第２ゲート電極層１３０ｂを含むことができる。
チャンネル構造物ＣＨは、パターン構造物１０１の第１領域Ｒ１の下面上に配置されることができる。チャンネル構造物ＣＨは、それぞれ一つのメモリーセルストリングをなし、パターン構造物１０１の下面上に行と列をなしながら互いに離隔して配置されることができる。チャンネル構造物ＣＨは、ｘ－ｙ平面において、格子縞を形成するように配置されるか、一方向からジグザグ形態で配置されることができる。チャンネル構造物ＣＨは、ホール模様で柱状を有し、縦横比によってパターン構造物１０１に近いほど細くなる傾いた側面を有することができる。
チャンネル構造物ＣＨのそれぞれは、ｚ方向に沿って積層構造物ＧＳを貫通し、パターン構造物１０１と接触することができる。例示的な実施形態において、チャンネル構造物ＣＨは、パターン構造物１０１内に延長してパターン構造物１０１と接触することができる。
チャンネル構造物ＣＨのそれぞれは、第１積層構造物ＧＳ１を貫通する第１チャンネル構造物ＣＨ１と第２積層構造物ＧＳ２を貫通する第２チャンネル構造物ＣＨ２とを含むことができる。第２チャンネル構造物ＣＨ２は、第２積層構造物ＧＳ２を貫通し、第１チャンネル構造物ＣＨ１と連結されることができる。すなわち、第１及び第２チャンネル構造物ＣＨ１、ＣＨ２は、互いに連結された形態を有することができる。チャンネル構造物ＣＨのそれぞれは、第１及び第２チャンネル構造物ＣＨ１、ＣＨ２の上記連結領域における幅の差異または変更による折曲部を有することができる。これは、第１チャンネル構造物ＣＨ１の最下部の幅が、第２チャンネル構造物ＣＨ２の最上部の幅より大きいためである。
例示的な実施形態において、チャンネル構造物ＣＨのうち一部はダミーチャンネルであってよい。また、図１に示すように、第２領域Ｒ２の下面上にはダミーチャンネルＤＣＨがさらに配置されることができる。
図２Ｂの断面図及び図３Ｂの拡大図に示すように、チャンネル構造物ＣＨ のそれぞれは、チャンネル層１４０、チャンネル層１４０を満たすチャンネル埋め込み絶縁層１４２、チャンネル層１４０を取り囲むゲート誘電層１４３、及びチャンネルパッド１４４をさらに含むことができる。
チャンネル層１４０は、内部のチャンネル埋め込み絶縁層１４２を取り囲む環状（ａｎｎｕｌａｒ）で形成されることができるが、実施形態によって、チャンネル埋め込み絶縁層１４２がなく円柱または角柱のような柱状を有してもよい。チャンネル層１４０は、下部でパターン構造物１０１と連結されることができる。チャンネル層１４０は、多結晶シリコンまたは単結晶シリコンのような半導体物質を含むことができ、上記半導体物質は、ドーピングされていない物質であるか、ｐ型またはｎ型不純物を含む物質とすることができる。
ゲート誘電層１４３は、ゲート電極層１３０とチャンネル層１４０の間に配置されることができる。ゲート誘電層１４３は、チャンネル層１４０から順次に積層されたトンネリング層１４３－１、電荷格納層１４３－２、及びブロッキング層１４３－３を含むことができる。トンネリング層１４３－１は、電荷を電荷格納層１４３－２にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）またはこれらの組み合わせを含むことができる。電荷格納層１４３－２は、電荷トラップ層またはフローティングゲート導電層とすることができる。ブロッキング層１４３－３は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）誘電物質またはこれらの組み合わせを含むことができる。
チャンネルパッド１４４は、チャンネル構造物ＣＨのそれぞれにおいて第２チャンネル構造物ＣＨ２の下段のみに配置されることができる。但し、実施形態によって第１及び第２チャンネル構造物ＣＨ１、ＣＨ２は、それぞれチャンネルパッド１４４を含んでもよく、この場合、第１チャンネル構造物ＣＨ１のチャンネルパッド１４４は、第２チャンネル構造物ＣＨ２のチャンネル層１４０と連結されてよい。チャンネルパッド１４４は、チャンネル埋め込み絶縁層１４２の下面を覆いチャンネル層１４０と電気的に連結するように配置されることができる。チャンネルパッド１４４は、例えば、ドーピングされた多結晶シリコンを含むことができる。
第１チャンネル構造物ＣＨ１と第２チャンネル構造物ＣＨ２の間でチャンネル層１４０、ゲート誘電層１４３、及びチャンネル埋め込み絶縁層１４２が互いに連結された状態とすることができる。
図３Ｂの拡大図に示すように、チャンネル構造物ＣＨのそれぞれは、積層構造物ＧＳを貫通し、パターン構造物１０１内に延長することができる。チャンネル層１４０の上段部はパターン構造物１０１と直接接触することができる。チャンネル層１４０の上記上段部は、チャンネル構造物ＣＨがパターン構造物１０１内に延長する部分と隣接した領域であることを意味することができる。ゲート誘電層１４３は、チャンネル層１４０の下段部を取り囲むことができる。
分離構造物ＭＳは、積層構造物ＧＳを貫通し、積層構造物ＧＳをｘ方向に互いに離隔させることができる。積層構造物ＧＳは、分離構造物ＭＳによってｙ方向に互いに離隔させる複数の積層部分を含むことができる。分離構造物ＭＳは、互いに平行に配置される第１及び第２分離構造物ＭＳ１、ＭＳ２ａ、ＭＳ２ｂを含むことができる。第１及び第２分離構造物ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、パターン構造物１０１上に積層されたゲート電極層１３０全体を貫通し、パターン構造物１０１と連結されることができる。第１分離構造物ＭＳ１は、ｘ方向に沿って一つの層に延長し、第２分離構造物ＭＳ２ａ、ＭＳ２ｂは、一対の第１分離構造物ＭＳ１の間で断続的に延長するか、一部領域のみに配置されることができる。具体的に、第２分離構造物ＭＳ２ａ、ＭＳ２ｂは、第２中央分離構造物ＭＳ２ａ、及び第１分離構造物ＭＳ１と第２中央分離構造物ＭＳ２ａの間に配置される第２補助分離構造物ＭＳ２ｂを含むことができる。第２中央分離構造物ＭＳ２ａは、第１領域Ｒ１及び第２領域Ｒ２にわたって配置され、第２補助分離構造物ＭＳ２ｂは、第２領域Ｒ２のみに配置されることができる。第２中央分離構造物ＭＳ２ａは、第２領域Ｒ２においてｘ方向に沿って互いに離隔して配置されることができる。実施形態によって、第２領域Ｒ２において第２分離構造物ＭＳ２ａ、ＭＳ２ｂが離隔して配置される形態は、多様に変更されることができる。また、実施形態において、第１及び第２分離構造物ＭＳ１、ＭＳ２ａ、ＭＳ２ｂの配置手順、個数などは、図１に示したものに限定されない。
例示的な実施形態において、分離構造物ＭＳのそれぞれは、積層構造物ＧＳを貫通する第１部分ＭＳ＿Ｐ１及び第１部分ＭＳ＿Ｐ１から延長してパターン構造物１０１を貫通する第２部分ＭＳ＿Ｐ２を含むことができる。第１部分ＭＳ＿Ｐ１及び第２部分ＭＳ＿Ｐ２は、一体で連結されることができる。分離構造物ＭＳのそれぞれは、第１部分ＭＳ＿Ｐ１及び第２部分ＭＳ＿Ｐ２内で連続的に延長する絶縁物質を含み、上記絶縁物質は、シリコン酸化物、シリコン窒化物、またはシリコン炭化物のうち少なくとも一つを含むことができる。
第１部分ＭＳ＿Ｐ１は、第１水平方向、例えばｘ方向に延長されることができる。上記第１水平方向と垂直な第２水平方向、例えばｙ方向において、第１部分ＭＳ＿Ｐ１は、第１半導体構造物Ｓ１からパターン構造物１０１に向かう方向に減少する幅を有することができる。これにより、第１部分ＭＳ＿Ｐ１は、第１半導体構造物Ｓ１に向かうほど幅が増加するように傾いた側面を有することができる。
上記第２水平方向において、第２部分ＭＳ＿Ｐ２は、第１半導体構造物Ｓ１からパターン構造物１０１に向かう方向に増加する幅を有することができる。これにより、第２部分ＭＳ＿Ｐ２は、第１半導体構造物Ｓ１に向かうほど幅が減少するように傾いた側面を有することができる。
分離構造物ＭＳのそれぞれは、第１部分ＭＳ＿Ｐ１及び第２部分ＭＳ＿Ｐ２によって定義される折曲部ＭＳ＿ＢＰをさらに含むことができる。折曲部ＭＳ＿ＢＰは、第１部分ＭＳ＿Ｐ１及び第２部分ＭＳ＿Ｐ２が連結される部分に位置することができる。換言すると、折曲部ＭＰ＿ＢＰにおいて第１部分ＭＳ＿Ｐ１と第２部分ＭＳ＿Ｐ２の側壁は不連続的とすることができる。第１部分ＭＳ＿Ｐ１の上段の上記第２水平方向への第１幅は、第２部分ＭＳ＿Ｐ２の下段の上記第２水平方向への第２幅より小さくてよい。これにより、第１部分ＭＳ＿Ｐ１の上記上段及び第２部分ＭＳ＿Ｐ２の上記下段の間で折曲部ＭＳ＿ＢＰが形成されることができる。これは、第１及び第２半導体構造物Ｓ１、Ｓ２間の接合工程以後、第１部分ＭＳ＿Ｐ１を露出させるために行われる開口部形成工程の工程マージンを考慮した構造とすることができる。折曲部ＭＳ＿ＢＰは、ゲート電極層１３０のうち最上部ゲート電極層１３０の上面より高いレベルに位置することができる。例えば、折曲部ＭＳ＿ＢＰは、パターン構造物１０１の下面と実質的に同一のレベルに位置することができる。
例示的な実施形態において、半導体装置１００は、分離構造物ＭＳの第２部分ＭＳ＿Ｐ２とパターン構造物１０１を離隔させるスペーサ層１０５をさらに含むことができる。スペーサ層１０５は、第２部分ＭＳ＿Ｐ２の外側面を取り囲むことができる。スペーサ層１０５は、第２部分ＭＳ＿Ｐ２に対応する開口部形成後に行われる犠牲絶縁層１１８の除去工程でパターン構造物１０１に対して発生する不良を防止するための構成とすることができる。スペーサ層１０５の下段は、折曲部ＭＳ＿ＢＰが位置するレベルと隣接したレベルに位置することができる。
スペーサ層１０５は、シリコン酸化物などの酸化物系列物質または窒化物系列物質を含むことができる。
上部分離構造物ＳＳは、図１に示すように、第１領域Ｒ１において、第１分離構造物ＭＳ１と第２中央分離構造物ＭＳ２ａの間及び第２中央分離構造物ＭＳ２ａ同士の間でｘ方向に延長することができる。上部分離構造物ＳＳは、ゲート電極層１３０のうち最下部の上部ゲート電極層１３０Ｕを含むゲート電極層１３０の一部を貫通するように配置されることができる。上部分離構造物ＳＳは、図２Ｂに示すように、例えば、上部ゲート電極層１３０Ｕを含み、全３個のゲート電極層１３０をｙ方向に互いに分離させることができる。但し、上部分離構造物ＳＳによって分離するゲート電極層１３０の個数は、実施形態で多様に変更されることができる。上部分離構造物ＳＳによって分離された上部ゲート電極層１３０Ｕは、互いに異なるストリング選択ラインをなすことができる。上部分離構造物ＳＳは絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
セル領域絶縁層１９０は、パターン構造物１０１、パターン構造物１０１の下面上のゲート電極層１３０を覆うように配置されることができる。セル領域絶縁層１９０は、絶縁物質から構成されることができ、例えば、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物のうち少なくとも一つを含むことができる。実施形態によって、セル領域絶縁層１９０は複数の絶縁層から構成されることができる。
上部絶縁層１９９は、パターン構造物１０１の上面上に配置されることができる。上部絶縁層１９９は、半導体装置１００を保護するパシベーション層として機能することもできる。例示的な実施形態において、上部絶縁層１９９は、一部領域で開口部を有し、これにより外部素子と連結されるパッド領域が定義されることができる。半導体装置１００における上部絶縁層１９９は、シリコン酸化物、シリコン窒化物、及びシリコン炭化物のうち少なくとも一つを含むことができる。
例示的な実施形態において、スペーサ層１０５の上段は、パターン構造物１０１の上面より高いレベルに位置することができる。分離構造物ＭＳのそれぞれの第２部分ＭＳ＿Ｐ２は、パターン構造物１０１及び上部絶縁層１９９を貫通することができ、スペーサ層１０５は、第２部分ＭＳ＿Ｐ２と上部絶縁層１９９を離隔させることができる。すなわち、スペーサ層１０５は、第２部分ＭＳ＿Ｐ２とパターン構造物１０１の間から第２部分ＭＳ＿Ｐ２と上部絶縁層１９９の間に延長することができる。
上部配線構造物１６０、１６５、１６７、１７０、１８０は、ゲートコンタクト１６０、基板コンタクト１６５、入出力コンタクト１６７、セルコンタクトプラグ１７０、及びセル配線ライン１８０を含み、第２半導体構造物Ｓ２が第１半導体構造物Ｓ１と電気的に連結されるようにする構成とすることができる。
ゲートコンタクト１６０は、セル領域絶縁層１９０を貫通し、ゲート電極層１３０と連結されることができる。ゲートコンタクト１６０は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びこの合金のうち少なくとも一つを含むことができる。例示的な実施形態において、ゲートコンタクト１６０は、ゲートコンタクト１６０が配置されるコンタクトホールの側壁及び上面を覆うバリアー層をさらに含むことができる。上記バリアー層は、例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、及びタンタル窒化物（ＴａＮ）のうち少なくとも一つを含むことができる。
例示的な実施形態において、ゲートコンタクト１６０は、第２領域Ｒ２で最下部のゲート電極層１３０及びその上部の絶縁構造物１２５を貫通し、ゲート電極層１３０のゲートパッド領域１３０Ｐと連結されることができる。すなわち、ゲートコンタクト１６０のそれぞれは、ゲート電極層１３０のゲートパッド領域１３０Ｐとゲートパッド領域１３０Ｐの上部に配置された絶縁構造物１２５を貫通することができる。ゲートコンタクト１６０は、積層構造物ＧＳを貫通し、パターン構造物１０１の下面内に一部延長されることができる。
絶縁構造物１２５は、層間絶縁層１２０と交互に配置されながらゲートコンタクト１６０を取り囲むことができる。絶縁構造物１２５は、ゲートパッド領域１３０Ｐの上部でゲートコンタクト１６０の側面を取り囲むように配置されることができる。絶縁構造物１２５の内側面はゲートコンタクト１６０を取り囲み、絶縁構造物１２５の外側面はゲート電極層１３０によって取り囲まれることができる。絶縁構造物１２５によってゲートコンタクト１６０は、一つのゲート電極層１３０と物理的及び電気的に連結され、その上部のゲート電極層１３０とは電気的に分離することができる。
例示的な実施形態において、半導体装置１００は、パターン構造物１０１とゲートコンタクト１６０を物理的に離隔させ電気的に分離するコンタクトスペーサ１０３をさらに含むことができる。図２Ｂにおいて、コンタクトスペーサ１０３は、パターン構造物１０１とゲートコンタクト１６０の間で実質的に均一な厚さを有し延長するライナー形態で示されたが、コンタクトスペーサ１０３の形態は多様に変更されることができる。ゲートコンタクト１６０は、コンタクトスペーサ１０３によってパターン構造物１０１と電気的に分離することができる。
例示的な実施形態において、ゲートコンタクト１６０のそれぞれの下面は、チャンネル構造物ＣＨのそれぞれの下面と実質的に同一のレベルに配置されることができる。これは、チャンネル構造物ＣＨを形成するためのチャンネルホール形成工程において、ゲートコンタクト１６０を形成するためのコンタクトホールを共に形成するためである。但し、実施形態によって、ゲートコンタクト１６０のそれぞれの上記下面がチャンネル構造物ＣＨのそれぞれの上記下面より低いレベルに配置されてもよい。
基板コンタクト１６５は積層構造物ＧＳと離隔し、セル領域絶縁層１９０を貫通し、パターン構造物１０１と連結されることができる。
入出力コンタクト１６７は、積層構造物ＧＳと離隔しセル領域絶縁層１９０を貫通することができる。入出力コンタクト１６７は、半導体装置１００及び外部パッド構造物を電気的に連結させるコンタクト構造物とすることができる。上記外部パッド構造物は、半導体装置１００を外部素子と電気的に連結するための構造物とすることができる。
例示的な実施形態において、上記外部パッド構造物は、導電性パッド１０６、ランディングパッド１０８、及びパッドスペーサ１０７を含むことができる。導電性パッド１０６は、上部絶縁層１９９上に配置されることができる。ランディングパッド１０８は、上部絶縁層１９９及びパターン構造物１０１を貫通することができ、導電性パッド１０６と接触することができる。ランディングパッド１０８は、導電性物質、例えば金属窒化物（ｅ．ｇ．，ＴｉＮ、ＴａＮまたはＷＮなど）または金属（ｅ．ｇ．，Ｗ、ＣｕまたはＡｌなど）のうち少なくとも一つを含むことができる。パッドスペーサ１０７は、ランディングパッド１０８の外側面を取り囲むことができる。但し、実施形態によって、パッドスペーサ１０７は、ランディングパッド１０８の外側面に沿ってランディングパッド１０８及びセル領域絶縁層１９０の間に延長する部分を含んでもよい。パッドスペーサ１０７は、シリコン酸化物などの絶縁物質を含むことができる。ランディングパッド１０８は、パッドスペーサ１０７によってパターン構造物１０１と電気的に離隔することができる。入出力コンタクト１６７は、セル領域絶縁層１９０を貫通し、ランディングパッド１０８と接触することができる。
ランディングパッド１０８の上面は、分離構造物ＭＳそれぞれの第２部分ＭＳ＿Ｐ２の上面と実質的に同一であるか高いレベルに位置することができる。これは、分離構造物ＭＳを形成した後、ランディングパッド１０８を形成するためである。
セルコンタクトプラグ１７０は、第１～第３セルコンタクトプラグ１７２、１７４、１７６を含み、セル配線ライン１８０は、第１及び第２セル配線ライン１８２、１８４を含むことができる。チャンネルパッド１４４、ゲートコンタクト１６０、基板コンタクト１６５、及び入出力コンタクト１６７は、下段で第１セルコンタクトプラグ１７２と連結されることができる。第１セルコンタクトプラグ１７２は下段で第２セルコンタクトプラグ１７４と連結され、第２セルコンタクトプラグ１７４は下段で第１セル配線ライン１８２と連結されることができる。第３セルコンタクトプラグ１７６は、第１及び第２セル配線ライン１８２、１８４を上下で連結することができる。セルコンタクトプラグ１７０は、円筒状の形状を有することができる。セルコンタクトプラグ１７０は、互いに異なる長さを有することができる。例えば、第１セルコンタクトプラグ１７２は、相対的に長い長さを有することができる。実施形態において、セルコンタクトプラグ１７０は、縦横比によって、パターン構造物１０１に近いほど幅が細くなり、第１半導体構造物Ｓ１に向かうほど幅が増加するように傾いた側面を有することができる。実施形態によって、セルコンタクトプラグ１７０の一部は、電気的信号が印加されないダミーコンタクトプラグであってもよい。
第１セル配線ライン１８２は、チャンネル構造物ＣＨと連結される第１領域Ｒ１のビットライン及び上記ビットラインと同一の高さレベルに配置される第２領域Ｒ２の配線ラインを含むことができる。第２セル配線ライン１８４は、第１セル配線ライン１８２より下部に配置される配線ラインとすることができる。セル配線ライン１８０は、少なくとも一方向に延長するライン形態を有することができる。例示的な実施形態において、第２セル配線ライン１８４は、第１セル配線ライン１８２より厚い厚さを有することができる。セル配線ライン１８０は、パターン構造物１０１に向かって幅が細くなるように傾いた側面を有することができる。
ゲートコンタクト１６０、基板コンタクト１６５、入出力コンタクト１６７、セルコンタクトプラグ１７０、及びセル配線ライン１８０は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはこれらの組み合わせを含むことができる。
上部ボンディング構造物１９５、１９８の第２ボンディングビア１９５は、第２セル配線ライン１８４の下部に配置されて第２セル配線ライン１８４と連結され、上部ボンディング構造物１９５、１９８の第２ボンディング金属層１９８は、第２ボンディングビア１９５と連結されることができる。第２ボンディング金属層１９８は、下面が第２半導体構造物Ｓ２の下面に露出することができる。第２ボンディング金属層１９８は、第１半導体構造物Ｓ１の第１ボンディング金属層２９８とボンディングして連結されることができる。第２ボンディングビア１９５及び第２ボンディング金属層１９８は、導電性物質、例えば、銅（Ｃｕ）を含むことができる。
例示的な実施形態において、セル領域絶縁層１９０は、下面から所定厚さのボンディング絶縁層を含むことができる。この場合、上記ボンディング絶縁層は、第１半導体構造物Ｓ１のボンディング絶縁層との誘電体－誘電体ボンディングを形成することができる。上記ボンディング絶縁層は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮのうち少なくとも一つを含むことができる。
第１及び第２半導体構造物Ｓ１、Ｓ２は、第１ボンディング金属層２９８と第２ボンディング金属層１９８の接合及びボンディング絶縁層の接合によってボンディングされることができる。第１ボンディング金属層２９８と第２ボンディング金属層１９８の接合は、例えば銅（Ｃｕ）－銅（Ｃｕ）ボンディングであってよく、ボンディング絶縁層の接合は、例えばＳｉＣＮ－ＳｉＣＮボンディングのような誘電体－誘電体ボンディングであってよい。第１及び第２半導体構造物Ｓ１、Ｓ２は、銅（Ｃｕ）－銅（Ｃｕ）ボンディング及び誘電体－誘電体ボンディングを含むハイブリッドボンディングによって接合されることができる。
図４Ａは、例示的な実施形態による半導体装置の部分拡大図である。図４Ａは、図２Ａの「Ａ」領域に対応する領域を示す。
図４Ａを参照すると、半導体装置１００ａは、図２Ａと異なるスペーサ層１０５ａ及び分離構造物ＭＳ’構造を含むことができる。
第２水平方向、例えばｙ方向において、スペーサ層１０５ａは、下部に向かうほど幅が減少する部分を含むことができる。上記構造は、例えば、第１傾斜を有する側面及び第２傾斜を有する側面に起因した構造とすることができるが、これと違って、ラウンドの側面に起因した構造であってもよい。これにより、スペーサ層１０５ａの上記側面と接する第２部分ＭＳ＿Ｐ２の側面も直線で傾いた側面ではなく他の形状を有することができる。これは、開口部を形成し上記開口部の外側壁にスペーサ層を形成した後、別途のエッチバック工程を行うことにより形成された構造とすることができる。
上記第２水平方向において、分離構造物ＭＳ’のそれぞれの第２部分ＭＳ＿Ｐ２の下段の幅が相対的に広くなることにより、後続工程の工程難易度が改善するなど、生産性が向上された半導体装置１００ａが提供されることができる。
図４Ｂは、例示的な実施形態による半導体装置の部分拡大図であり、図２Ａの「Ａ」領域に対応する領域を示す。
図４Ｂを参照すると、半導体装置１００ｂは、図２Ａと異なる分離構造物ＭＳ’’構造を含むことができる。
分離構造物ＭＳ’’それぞれの折曲部ＭＳ＿ＢＰは、パターン構造物１０１の下面より低いレベルに位置することができる。これは、第２部分ＭＳ＿Ｐ２及びスペーサ層１０５に対応する開口部を形成するためのエッチング工程の工程条件によって最上部の層間絶縁層１２０の一部が除去されるためである。これにより、スペーサ層１０５の下段は、折曲部ＭＳ＿ＢＰが位置するレベルと隣接した領域まで延長して、パターン構造物１０１の前記下面より低いレベルに位置することができる。
図５は、例示的な実施形態による半導体装置の部分拡大図であり、図２Ａの「Ａ」領域に対応する領域を示す。
図５を参照すると、半導体装置１００ｃは、図２Ａと異なる分離構造物ＭＳ’’’構造を含み、プレート導電層１０２をさらに含むことができる。
プレート導電層１０２は、上部絶縁層１９９’とパターン構造物１０１の間に配置されることができる。
分離構造物ＭＳ’’’のそれぞれは、プレート導電層１０２と一体をなすようにプレート導電層１０２の下面から延長する垂直導電層ＭＳ＿Ｌ２及び垂直導電層ＭＳ＿Ｌ２の外側面を取り囲む絶縁性ライナーＭＳ＿Ｌ１を含むことができる。プレート導電層１０２と垂直導電層ＭＳ＿Ｌ２は、同一の導電性物質、例えば、ドーピングされた多結晶シリコンまたは金属（Ｗ、Ｃｕ、またはＡｌなど）を含むことができる。プレート導電層１０２及び垂直導電層ＭＳ＿Ｌ２は、パターン構造物１０１と共に共通ソースラインとして機能するか、共通ソースラインのノイズを減少させる役割を果たすことができる。
分離構造物ＭＳ’’’のそれぞれは、第１部分ＭＳ＿Ｐ１及び第２部分ＭＳ＿Ｐ２を含み、垂直導電層ＭＳ＿Ｌ２及び絶縁性ライナーＭＳ＿Ｌ１のそれぞれは、第１部分ＭＳ＿Ｐ１及び第２部分ＭＳ＿Ｐ２内で一体的に延長することができる。
図６Ａ及び図６Ｂは、例示的な実施形態による半導体装置の概略的な平面図であり、例示的な実施形態による半導体装置の構成のうち一つの分離構造物ＭＳを概略的に示す平面図である。分離構造物ＭＳは、第１水平方向、例えばｘ方向に延長することができる。
図６Ａを参照すると、第２部分ＭＳ＿Ｐ２は、第１部分ＭＳ＿Ｐ１上で上記第１水平方向に延長することができる。上記第１水平方向と垂直な第２水平方向、例えばｙ方向において、第２部分ＭＳ＿Ｐ２の幅は第１部分ＭＳ＿Ｐ１の幅より大きくすることができる。これにより、平面において、第１部分ＭＳ＿Ｐ１の全体は第２部分ＭＳ＿Ｐ２と重畳することができる。
図６Ｂを参照すると、第２部分ＭＳ＿Ｐ１は、図６Ａと違って第１部分ＭＳ＿Ｐ１上に配置される複数の離隔したパターンとすることができる。すなわち、第１部分ＭＳ＿Ｐ１は、上記第１水平方向に延長するライン形態（例えば、連続的なライン形態）であり、第２部分ＭＳ＿Ｐ２は、第１部分ＭＳ＿Ｐ１上で上記第１水平方向に沿って断続的に延長するパターン形態とすることができる。
図７は、例示的な実施形態による半導体装置の概略的な断面図であり、図７を参照すると、半導体装置１００ｆは、図２Ａと異なるゲートコンタクト１６０’を含むことができる。
ゲートコンタクト１６０’は、セル領域絶縁層１９０を貫通し下部面が露出したゲート電極層１３０と接触してゲート電極層１３０と電気的に連結されることができる。ゲートコンタクト１６０’は、上記下部面が露出したゲート電極層１３０上に上面が配置されることができる。すなわち、ゲートコンタクト１６０’は、積層構造物ＧＳを貫通し、パターン構造物１０１内に延長されなくてよい。
半導体装置１００ｆは、図２Ａのコンタクトスペーサ１０３及び／または絶縁構造物１２５を含まなくてよい。
図８は、例示的な実施形態による半導体装置１００ｇの部分拡大図であり、図２Ｂの「Ｂ」領域に対応する領域を示す。
図８を参照すると、半導体装置１００ｇは、パターン構造物１０１とゲート電極層１３０ａ、１３０ｂの間に配置される第１及び第２水平導電層１０２、１０４をさらに含むことができる。
第１及び第２水平導電層１０２、１０４は、パターン構造物１０１の第１領域Ｒ１（図２Ａ参照）の下面上に順次に積層されて配置されることができる。第１水平導電層１０２は、パターン構造物１０１の第２領域Ｒ２に延長されず、第２水平導電層１０４は、第２領域Ｒ２に延長することができる。
第１水平導電層１０２は、半導体装置１００ｅの共通ソースラインの一部として機能することができ、例えば、パターン構造物１０１と共に共通ソースラインとして機能することができる。第１水平導電層１０２は、チャンネル層１４０の周りで、チャンネル層１４０と直接連結されることができる。
第２水平導電層１０４は、第１水平導電層１０２が配置されていない一部領域でパターン構造物１０１と接触することができる。第２水平導電層１０４は、上記一部領域で第１水平導電層１０２の端部を覆いながら折り曲げられてパターン構造物１０１上に延長することができる。
第１及び第２水平導電層１０２、１０４は、半導体物質を含むことができ、例えば、第１及び第２水平導電層１０２、１０４は、全て多結晶シリコンを含むことができる。この場合、少なくとも第１水平導電層１０２はドーピングされた層であってよく、第２水平導電層１０４は、ドーピングされた層であるか第１水平導電層１０２から拡散した不純物を含む層であってよい。但し、例示的な実施形態において、第２水平導電層１０４は絶縁層で代替されることができる。
半導体装置１００ｇは、第２領域Ｒ２（図２Ｂ参照）の少なくとも一部において、第１水平導電層１０２と並んでパターン構造物１０１の下面上に配置される水平絶縁層をさらに含むことができる。上記水平絶縁層は、パターン構造物１０１の下面上に交互に積層された第１～第３水平絶縁層を含むことができる。上記水平絶縁層は、半導体装置の製造工程で一部が第１水平導電層１０２に交替（ｒｅｐｌａｎｃｅｍｅｎｔ）された後、残存する層とすることができる。上記水平絶縁層は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。
例示的な実施形態において、ゲート誘電層１４３は、図８に示すように、第１水平導電層１０２の下でチャンネル層１４０の側面を取り囲むように配置されることができるが、これに限定されるものではない。この場合、ゲート誘電層１４３は、第１水平導電層１０２上でチャンネル層１４０の側面及び上面も共に覆うように配置されることができる。
図９～図１５は、例示的な実施形態による半導体装置の製造方法を説明するための概略的な図面である。図９、図１０Ａ、図１１、及び図１２Ａは図２Ｂに対応する断面図を示し、図１０Ｂ、図１２Ｂ、図１３、図１４、及び図１５は図２Ａに対応する断面図である。
図９を参照すると、下部基板２０１上に、回路素子２２０、下部配線構造物２７０、２８０、及び下部ボンディング構造物２９５、２９８を含む第１半導体構造物Ｓ１を形成することができる。
先ず、下部基板２０１内に素子分離層２１０を形成し、下部基板２０１上に回路ゲート誘電層２２２及び回路ゲート電極層２２５を順次に形成することができる。素子分離層２１０は、例えば、シャロートレンチ素子分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、ＳＴＩ）工程によって形成されることができる。回路ゲート誘電層２２２と回路ゲート電極層２２５は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）または化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を利用して形成されることができる。回路ゲート誘電層２２２はシリコン酸化物で形成され、回路ゲート電極層２２５は多結晶シリコンまたは金属シリサイド層のうち少なくとも一つで形成されることができるが、これに限定されない。次に、回路ゲート誘電層２２２と回路ゲート電極層２２５の両側壁にスペーサ層２２４及びソース／ドレイン領域２０５を形成することができる。実施形態によって、スペーサ層２２４は複数の層からなってもよい。次に、イオン注入工程を行いソース／ドレイン領域２０５を形成することができる。
下部配線構造物２７０、２８０の回路コンタクトプラグ２７０及び下部ボンディング構造物２９５、２９８の第１ボンディングビア２９５は、周辺領域絶縁層２９０を一部形成した後、一部をエッチングして除去し導電性物質を埋め込むことで形成することができる。下部配線構造物２７０、２８０の回路配線ライン２８０及び下部ボンディング構造物２９５、２９８の第１ボンディング金属層２９８は、例えば、導電性物質を蒸着した後、これをパターニングすることで形成することができる。第１ボンディング金属層２９８は、周辺領域絶縁層２９０を通じて上面が露出するように形成されることができる。
周辺領域絶縁層２９０は、複数個の絶縁層から構成されることができる。周辺領域絶縁層２９０は、下部配線構造物２７０、２８０及び下部ボンディング構造物２９５、２９８を形成する各段階で一部が形成されることができる。本段階により、第１半導体構造物Ｓ１が設けられることができる。
図１０Ａ及び図１０Ｂを参照すると、第２半導体構造物Ｓ２の製造工程が始められる。先ず、ベース基板ＳＵＢ上に予備基板１０１’を形成し、交互に積層される犠牲絶縁層１１８ａ、１１８ｂ及び層間絶縁層１２０ａ、１２０ｂを含む予備積層構造物を形成した後、上記予備積層構造物を貫通するチャンネル構造物ＣＨ、予備分離構造物１１９、及び上部配線構造物１６０、１６５、１６７、１７０、１８０、及び上部ボンディング構造物１９６、１９８を形成することができる。
ベース基板ＳＵＢは、後続工程を通じて除去される層で、シリコン（Ｓｉ）のような半導体基板とすることができる。予備基板１０１’は、後続工程を通じて除去される層で、例えば、多結晶シリコン層またはエピタキシャル層で形成されることができる。例示的な実施形態において、予備基板１０１’は、不純物を含まない多結晶シリコン層で形成されることができる。但し、実施形態により、ベース基板ＳＵＢは省略されるか、予備基板１０１’が省略されるなど、一つの基板を用いて後続工程を進行してもよい。
次に、層間絶縁層１２０ａ、１２０ｂ及び犠牲絶縁層１１８ａ、１１８ｂを予備基板１０１’上に交互に蒸着して上記予備積層構造物を形成することができる。上記予備積層構造物は、第１層間絶縁層１２０ａ及び第１犠牲絶縁層１１８ａを含む第１予備積層構造物と、第２層間絶縁層１２０ｂ及び第２犠牲絶縁層１１８ｂを含む第２予備積層構造物とを含むことができる。犠牲絶縁層１１８ａ、１１８ｂは、後続工程を通じてゲート電極層１３０に交替される層とすることができる。犠牲絶縁層１１８ａ、１１８ｂは、特定のエッチング条件で層間絶縁層１２０ａ、１２０ｂに対してエッチング選択性を有しエッチングされることができる物質で形成されることができる。例えば、層間絶縁層１２０ａ、１２０ｂは、シリコン酸化物及びシリコン窒化物のうち少なくとも一つから構成されることができ、犠牲絶縁層１１８ａ、１１８ｂは、シリコン、シリコン酸化物、シリコンカーバイド及びシリコン窒化物の中から選択された層間絶縁層１２０ａ、１２０ｂと異なる物質から構成されることができる。実施形態において、層間絶縁層１２０ａ、１２０ｂの厚さは、全て同一でなくてよい。
上記予備積層構造物を覆うセル領域絶縁層１９０を形成し、上記第２予備積層構造物の一部を除去して上部分離構造物ＳＳを形成することができる。上部分離構造物ＳＳは、別途のマスク層を用いて上部分離構造物ＳＳが形成される領域を露出させ、最上部から所定個数の犠牲絶縁層１１８及び層間絶縁層１２０を除去した後、絶縁物質を蒸着することで形成されることができる。
異方性エッチング工程を行い上記予備積層構造物を貫通しながら予備基板１０１’を露出させるチャンネルホールを形成し、上記チャンネルホール内にゲート誘電層１４３（図３Ｂ参照）、チャンネル層１４０、及びチャンネル埋め込み絶縁層１４２、及びチャンネルパッド１４４を順に蒸着してチャンネル構造物ＣＨを形成することができる。例示的な実施形態において、上記チャンネルホールは、上記第１予備積層構造物を貫通する第１チャンネルホールにチャンネル犠牲層を形成し、上記第２予備積層構造物を貫通する第２チャンネルホールを通じて上記チャンネル犠牲層を除去することで形成されることができるが、上記チャンネルホールを形成する方法は、これに限定されるものではない。上記チャンネルホール内にトンネリング層１４３－１（図３Ｂ参照）、情報格納層１４３－２（図３Ｂ参照）、及びブロッキング層１４３－３（図３Ｂ参照）を順に蒸着工程を行いゲート誘電層１４３（図３Ｂ参照）を形成することができる。例えば、上記蒸着工程は、原子層蒸着（ＡＬＤ、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）工程または化学気相蒸着（ＣＶＤ、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を含むことができる。
上部配線構造物１６０、１６５、１６７、１７０、１８０のうちゲートコンタクト１６０、基板コンタクト１６５、及び入出力コンタクト１６７は、予備基板１０１’上でセル領域絶縁層１９０をエッチングしてコンタクトホールを形成し、上記コンタクトホールに導電性物質を満たすことで形成することができる。
ゲートコンタクト１６０は、上記予備積層構造物を貫通する開口部を形成し、上記開口部を通じて露出した犠牲絶縁層１１８の一部を除去してトンネル部を形成し、上記トンネル部のうち犠牲ゲートパッド領域１１８Ｐを除いた残りの領域内に絶縁構造物１２５を形成し、導電性物質を満たすことで形成することができる。例示的な実施形態において、上記開口部は、上記チャンネルホールと共に形成されることができる。この場合、ゲートコンタクト１６０は、チャンネル構造物ＣＨと実質的に同一のレベルの上面を有することができる。但し、実施形態により、ゲートコンタクト１６０の構造及び製造方法は、これと違って多様に変更されることができる。
基板コンタクト１６５及び入出力コンタクト１６７は、セル領域絶縁層１９０を貫通し、予備基板１０１’を露出させるコンタクトホール内に導電性物質を満たすことで形成されることができる。上記コンタクトホールは、上記予備積層構造物と離隔することができる。
次に、セル領域絶縁層１９０をさらに形成し、エッチング工程を行い上記予備積層構造物を貫通する開口部を形成し、上記開口部内に多結晶シリコンなどの半導体物質、酸化物、または窒化物のうち少なくとも一つを含む物質を蒸着して予備分離構造物１１９を形成することができる。予備分離構造物１１９は、分離構造物ＭＳ（図１参照）の第１部分ＭＳ＿Ｐ１（図２Ａ参照）と対応する領域を含むことができる。すなわち、予備分離構造物１１９は、第１水平方向、例えば、ｘ方向に延長するトレンチ形態で形成されることができる。
次に、上記予備積層構造物上に上部配線構造物１６０、１６５、１６７、１７０、１８０のうちセルコンタクトプラグ１７０及びセル配線ライン１８０を形成し、上部ボンディング構造物１９５、１９８を形成することができる。セルコンタクトプラグ１７０は、チャンネルパッド１４４、ゲートコンタクト１６０、基板コンタクト１６５、入出力コンタクト１６７上でセル領域絶縁層１９０をエッチングし、導電性物質を蒸着して形成することができる。セル配線ライン１８０は、導電性物質の蒸着及びパターニング工程を通じて形成するか、セル領域絶縁層１９０をなす絶縁層を一部形成した後、これをパターニングし導電性物質を蒸着することで形成することができる。本段階において、ゲート電極層１３０（図１５参照）形成工程を行わずにセルコンタクトプラグ１７０及びセル配線ライン１８０を形成することで、セルコンタクトプラグ１７０及びセル配線ライン１８０の工程難易度が改善されることができる。ゲート電極層１３０の形成により積層構造物に引張応力が作用して上記積層構造物の撓み現象が発生するおそれがある。但し、本実施形態によると、上記撓み現象により発生し得る工程不良、例えば、セルコンタクトプラグ１７０がミスアラインメントされてチャンネルパッド１４４などと連結されない不良などが抑制されるため、生産性が向上した半導体装置が提供されることができる。
第２ボンディングビア１９５及び第２ボンディング金属層１９８は、セル配線ライン１８０上にセル領域絶縁層１９０をさらに形成した後、これを一部除去して導電性物質を蒸着することで形成することができる。第２ボンディング金属層１９８の上面は、セル領域絶縁層１９０から露出することができる。
本明細書において、第２半導体構造物Ｓ２の製造工程のうち、図１０Ａ及び図１０Ｂで説明した工程段階を終えた第２半導体構造物Ｓ２は、「第２予備半導体構造物」として指称されてもよい。
図１１を参照すると、第１半導体構造物Ｓ１と第２半導体構造物Ｓ２を接合することができる。
第１半導体構造物Ｓ１と第２半導体構造物Ｓ２は、第１ボンディング金属層２９８と第２ボンディング金属層１９８を加圧によりボンディングすることで連結することができる。同時に、周辺領域絶縁層２９０及びセル領域絶縁層１９０の一部であるボンディング絶縁層も加圧によりボンディングされることができる。第１半導体構造物Ｓ１上に第２半導体構造物Ｓ２を覆して、第２ボンディング金属層１９８が下部に向かうようにした後、ボンディングが行われることができる。図面では理解を助けるために、第２半導体構造物Ｓ２が図１０Ａで示した構造のミラーイメージである形態で接合されるものとして示した。
第１半導体構造物Ｓ１と第２半導体構造物Ｓ２は、別途の接着層のような接着剤を介在せずに直接接合（ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ）されることができる。実施形態により、ボンディング前に、接合力を強化するために、第１半導体構造物Ｓ１の上面及び第２半導体構造物Ｓ２の下面に対して水素プラズマ処理のような表面処理工程がさらに行われることができる。
本段階において、ゲート電極層１３０（図１５参照）を形成せずに第１半導体構造物Ｓ１と第２半導体構造物Ｓ２をボンディングすることでボンディング工程の工程難易度が改善することができる。犠牲絶縁層１１８ａ、１１８ｂを除去してゲート電極層１３０に置換することにより、ベース基板ＳＵＢまたは予備基板１０１’の撓み現象が発生するおそれがある。但し、犠牲絶縁層１１８ａ、１１８ｂを含んだ状態で上記ボンディング工程を行うことにより、上記撓み現象による工程不良が改善することができる。これにより、生産性が向上した半導体装置が提供されることができる。
図１２Ａ及び図１２Ｂを参照すると、ベース基板ＳＵＢ及び予備基板１０１’を除去し、コンタクトスペーサ１０３を形成し、パターン構造物１０１を形成することができる。
グラインディング（ｇｒｉｎｄｉｎｇ）工程のような研磨工程によって選択的にベース基板ＳＵＢ及び予備基板１０１’を除去し、予備基板１０１’が除去されることによって露出したゲート誘電層１４３に対して選択的にエッチング工程を行いチャンネル層１４０を露出させることができる。次に、予備基板１０１’が除去されることによって露出したゲートコンタクト１６０を覆うコンタクトスペーサ１０３を形成することができるが、コンタクトスペーサ１０３の構造及び形成方法は、多様に変更されることができる。
チャンネル層１４０及び最上部層間絶縁層１２０ａを覆うパターン構造物１０１を形成することができる。パターン構造物１０１は、半導体物質、例えば多結晶シリコンを含むことができる。例示的な実施形態において、パターン構造物１０１は不純物を含むことができる。
図１３を参照すると、パターン構造物１０１上に上部絶縁層１９９を形成し、第１及び第２開口部ＯＰ１、ＯＰ２を形成することができる。
パターン構造物１０１上にコンフォーマルな厚さを有する絶縁物質層を蒸着して上部絶縁層１９９を形成することができる。
エッチング工程を行いパターン構造物１０１を貫通して予備分離構造物１１９の上面を露出させる第１開口部ＯＰ１を形成することができる。
例示的な実施形態において、上記エッチング工程を通じてパターン構造物１０１と共に最上部層間絶縁層１２０ａの一部が除去されることができる。この場合、図４Ｂの半導体装置１００ｂが提供されることができる。
例示的な実施形態において、第１開口部ＯＰ１のそれぞれは、予備分離構造物１１９上で第１水平方向に延長するライン形態（すなわち、トレンチ形態）で形成されることができる。この場合、図６Ａの半導体装置１００ｄが提供されることができる。但し、実施形態によって、第１開口部ＯＰ１のそれぞれは、予備分離構造物１１９上で第１水平方向に断続的に延長するパターン形態で形成されてよい。この場合、図６Ｂの半導体装置１００ｅが提供されることができる。
次に、第１開口部ＯＰ１によって露出したパターン構造物１０１の側面を覆うスペーサ層１０５を形成することができる。例示的な実施形態において、スペーサ層１０５は、パターン構造物１０１の側面に対する酸化工程を行って形成されてよいが、実施形態によってパターン構造物１０１の側面に酸化膜を蒸着する蒸着工程を行って形成されてもよい。この場合、上記蒸着工程を行う前に予備分離構造物１１９の上面高さを所定高さほど低くするエチバック工程が追加的に行われることができる。
次に、第１開口部ＯＰ１によって露出した予備分離構造物１１９を選択的に除去することによって第２開口部ＯＰ２を形成することができる。
第１開口部ＯＰ１は、後続工程を通じて形成される分離構造物ＭＳ（図２Ａ参照）の第１部分ＭＳ＿Ｐ１（図２Ａ参照）に対応する領域とすることができ、第２開口部ＯＰ２は、後続工程を通じて形成される分離構造物ＭＳ（図２Ａ参照）の第２部分ＭＳ＿Ｐ２（図２Ａ参照）に対応する領域とすることができる。
図１４を参照すると、トンネル部ＴＬを形成することができる。
第２開口部ＯＰ２によって露出する犠牲絶縁層１１８を除去してトンネル部ＴＬを形成することができる。層間絶縁層１２０に対して犠牲絶縁層１１８を選択的に除去するエッチング工程を行い犠牲絶縁層１１８が除去されることができる。
図１５を参照すると、ゲート電極層１３０が形成されることができる。
犠牲絶縁層１１８が除去された領域であるトンネル部ＴＬ内に導電性物質を蒸着することによってゲート電極層１３０を形成することができる。例示的な実施形態において、ゲート電極層１３０を形成する前に層間絶縁層１２０をコンフォーマルに覆う補助ゲート誘電層を先に形成してもよいが、これに限定されるものではない。ゲート電極層１３０は、犠牲絶縁層１１８が除去された領域に導電性物質を埋め込み、第１及び第２開口部ＯＰ１、ＯＰ２に満たされた導電性物質に対するエッチング工程を行うことで形成されることができる。上記導電性物質は、金属、多結晶シリコン、または金属シリサイド物質を含むことができる。
次に、第１及び第２開口部ＯＰ１、ＯＰ２内に絶縁物質を満たして第１及び第２部分ＭＳ＿Ｐ１、ＭＳ＿Ｐ２を含む分離構造物ＭＳ（図２Ａ）を形成し、外部パッド構造物１０６、１０７、１０８を形成して図１～図３Ｂの半導体装置１００が提供されることができる。
実施形態によって、上部絶縁層１９９をエッチングしてパターン構造物１０１の上面を露出させ、第１及び第２開口部ＯＰ１、ＯＰ２内に絶縁性ライナーＭＳ＿Ｌ１を形成し、第１及び第２開口部ＯＰ１、ＯＰ２内に導電性物質を蒸着することで垂直導電層ＭＳ＿Ｌ２を形成して分離構造物ＭＳを形成し、上記導電性物質を追加的に蒸着し平坦化工程を行ってプレート導電層１０２を形成し、プレート導電層１０２上に上部絶縁層１９９’を追加で形成して図５の半導体装置１００ｃが提供されることもできる。
図１６は、例示的な実施形態による半導体装置を含むデータ格納システム１０００を概略的に示した図面である。
図１６を参照すると、データ格納システム１０００は、半導体装置１１００及び半導体装置１１００と電気的に連結されるコントローラ１２００を含むことができる。データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）とすることができる。例えば、データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピュータシステム、医療装置または通信装置とすることができる。
半導体装置１１００は、非揮発性メモリー装置とすることができ、例えば、図１～図８を参照して上述したＮＡＮＤフラッシュメモリー装置とすることができる。半導体装置１１００は、第１半導体構造物１１００Ｆ及び第１半導体構造物１１００Ｆ上の第２半導体構造物１１００Ｓを含むことができる。第１半導体構造物１１００Ｆは、デコーダー回路１１１０、ページバッファ１１２０、及びロジッグ回路１１３０を含む周辺回路構造物とすることができる。第２半導体構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリーセルストリングＣＳＴＲを含むメモリーセル構造物とすることができる。
第２半導体構造物１１００Ｓにおいて、それぞれのメモリーセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２の間に配置される複数のメモリーセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の個数と上部トランジスタＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形されることができる。
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２は、ストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は、接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２は、それぞれ下部トランジスタＬＴ１、ＬＴ２のゲート電極層とすることができる。ワードラインＷＬは、メモリーセルトランジスタＭＣＴのゲート電極層とすることができ、ゲート上部ラインＵＬ１、ＵＬ２は、それぞれ上部トランジスタＵＴ１、ＵＴ２のゲート電極層とすることができる。
例示的な実施形態において、下部トランジスタＬＴ１、ＬＴ２は、直列連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含むことができる。上部トランジスタＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含むことができる。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ２のうち少なくとも一つは、ＧＩＤＬ現象を利用してメモリーセルトランジスタＭＣＴに格納されたデータを削除する消去動作に利用されることができる。
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延長される第１連結配線１１１５を通じてデコーダー回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延長される第２連結配線１１２５を通じてページバッファ１１２０と電気的に連結されることができる。
第１半導体構造物１１００Ｆにおいて、デコーダー回路１１１０及びページバッファ１１２０は、複数のメモリーセルトランジスタＭＣＴのうち少なくとも一つの選択メモリーセルトランジスタに対する制御動作を実行することができる。デコーダー回路１１１０及びページバッファ１１２０は、ロジッグ回路１１３０によって制御されることができる。半導体装置１１００は、ロジッグ回路１１３０と電気的に連結される入出力パッド１１０１を通じて、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延長される入出力連結配線１１３５を通じてロジッグ回路１１３０と電気的に連結されることができる。
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含むことができる。実施形態によって、データ格納システム１０００は、複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は、複数の半導体装置１１００を制御することができる。
プロセッサ１２１０は、コントローラ１２００を含むデータ格納システム１０００全般の動作を制御することができる。プロセッサ１２１０は、所定のファームウエアに応じて動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するコントローラインターフェース１２２１を含むことができる。コントローラインターフェース１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリーセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリーセルトランジスタＭＣＴから読み取ろうとするデータなどが伝送されることができる。ホストインターフェース１２３０は、データ格納システム１０００と外部ホスト間の通信機能を提供することができる。ホストインターフェース１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体装置１１００を制御することができる。
図１７は、例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した斜視図である。
図１７を参照すると、本発明の例示的な実施形態によるデータ格納システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラ２００２、一つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結されることができる。
メイン基板２００１は、外部ホストと結合する複数のピンを含むコネクター２００６を含むことができる。コネクター２００６において、上記複数のピンの個数と配置は、データ格納システム２０００と上記外部ホスト間の通信インターフェースによって変わることができる。例示的な実施形態において、データ格納システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインターフェースのうちいずれか一つによって外部ホストと通信することができる。例示的な実施形態において、データ格納システム２０００は、コネクター２００６を通じて外部ホストから供給される電源によって動作することができる。データ格納システム２０００は、上記外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含んでもよい。
コントローラ２００２は、半導体パッケージ２００３にデータを記録するか、半導体パッケージ２００３からデータを読み取ることができ、データ格納システム２０００の動作速度を改善することができる。
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストの速度差を緩和するためのバッファメモリーとすることができる。データ格納システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリーとしても動作することができ、半導体パッケージ２００３に対する制御動作で臨時にデータを格納するための空間を提供することもできる。データ格納システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの他にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、それぞれ複数の半導体チップ２２００を含む半導体パッケージとすることができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含むことができる。
パッケージ基板２１００は、パッケージ上部パッド２１３０を含む印刷回路基板とすることができる。それぞれの半導体チップ２２００は、入出力パッド２２１０を含むことができる。入出力パッド２２１０は、図１６の入出力パッド１１０１に該当することができる。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャンネル構造物３２２０を含むことができる。半導体チップ２２００のそれぞれは、図１～図８を参照して上述した半導体装置を含むことができる。
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤとすることができる。従って、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００は、ボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物によって互いに電気的に連結されてもよい。
例示的な実施形態において、コントローラ２００２と半導体チップ２２００は、一つのパッケージに含まれてもよい。例示的な実施形態において、メイン基板２００１と他の別途のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに連結されることもできる。
図１８は、例示的な実施形態による半導体パッケージを概略的に示した断面図である。図１８は、図１７の半導体パッケージ２００３の例示的な実施形態を説明し、図１７の半導体パッケージ２００３を切断線ＩＩＩ－ＩＩＩ’に沿って切断した領域を概念的に示した。
図１８を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板とすることができる。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１７参照）、パッケージ基板本体部２１２０の下面に配置されるか下面を通じて露出するパッケージ下部パッド２１２５、及びパッケージ基板本体部２１２０の内部でパッケージ上部パッド２１３０とパッケージ下部パッド２１２５を電気的に連結する内部配線２１３５を含むことができる。パッケージ上部パッド２１３０は、連結構造物２４００と電気的に連結されることができる。パッケージ下部パッド２１２５は、導電性連結部２８００を通じて図１７のようにデータ格納システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。
半導体パッケージ２００３において、半導体チップ２２００ａのそれぞれは、半導体基板４０１０、半導体基板４０１０上の第１構造物４１００、及び第１構造物４１００上でウェーハボンディング方式で第１構造物４１００と接合された第２構造物４２００を含むことができる。
第１構造物４１００は、周辺配線４１１０及び第１接合構造物４１５０を含む周辺回路領域を含むことができる。第２構造物４２００は、共通ソースライン４２０５、共通ソースライン４２０５と第１構造物４１００間のゲート積層構造物４２１０、ゲート積層構造物４２１０を貫通するチャンネル構造物４２２０と分離領域４２３０、及びメモリーチャンネル構造物４２２０及びゲート積層構造物４２１０のワードライン（図１６のＷＬ）とそれぞれ電気的に連結される第２接合構造物４２５０を含むことができる。例えば、第２接合構造物４２５０は、メモリーチャンネル構造物４２２０と電気的に連結されるビットライン４２４０及びワードライン（図１６のＷＬ）と電気的に連結されるゲートコンタクト１６０（図２Ｂ参照）を通じて、それぞれメモリーチャンネル構造物４２２０及びワードライン（図１６のＷＬ）と電気的に連結されることができる。第１構造物４１００の第１接合構造物４１５０及び第２構造物４２００の第２接合構造物４２５０は、互いに接触しながら接合されることができる。第１接合構造物４１５０及び第２接合構造物４２５０の接合される部分は例えば、銅（Ｃｕ）で形成されることができる。
第２構造物４２００は、拡大図に示すように、第１及び第２部分ＭＳ＿Ｐ１、ＭＳ＿Ｐ２を有する分離構造物ＭＳを含むことができる。半導体チップ２２００ａのそれぞれにおいて、分離構造物ＭＳのそれぞれは、図１～図８を参照して上述したように、第１及び第２部分ＭＳ＿Ｐ１、ＭＳ＿Ｐ２によって定義される折曲部を有することができる。
半導体チップ２２００ａは、ボンディングワイヤ形態の連結構造物２４００によって互いに電気的に連結されることができる。但し、例示的な実施形態において、半導体チップ２２００ａのような一つの半導体パッケージ内における半導体チップは、貫通電極ＴＳＶを含む連結構造物によって互いに電気的に連結されてもよい。
本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の請求の範囲によって限定する。従って、請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で当技術分野の通常の知識を有する者によって多様な形態の置換、変形及び変更と実施形態の組み合わせが可能であり、これも本発明の範囲に属するといえる。
ＣＨ：チャンネル構造物 ＭＳ：分離構造物
ＭＳ＿Ｐ１：第１部分 ＭＳ＿Ｐ２：第２部分
ＧＳ：積層構造物 ＳＳ：上部分離構造物
１０１：パターン構造物 １０５：スペーサ層
１１８：犠牲絶縁層 １２０：層間絶縁層
１２５：絶縁構造物 １３０：ゲート電極層
１４０：チャンネル層 １６０：ゲートコンタクト
１６５：基板コンタクト １６７：入出力コンタクト
１９０：セル領域絶縁層 １９８：第２ボンディング金属層
２０１：下部基板 ２９８：第１ボンディング金属層

Claims (20)

  1. 下部基板を含む第１半導体構造物と、
    前記第１半導体構造物上でボンディング構造物を通じて前記第１半導体構造物と接合された第２半導体構造物とを含み、
    前記第２半導体構造物は、
    パターン構造物と、
    前記パターン構造物上の上部絶縁層と、
    前記第１半導体構造物と前記パターン構造物の間で前記パターン構造物の下面に垂直な垂直方向に沿って交互に積層されるゲート電極層及び層間絶縁層を含む積層構造物と、
    前記積層構造物を貫通し、それぞれチャンネル層を含むチャンネル構造物と、
    前記積層構造物を貫通し、前記積層構造物を分離させる分離構造物と、
    を含み、
    前記分離構造物のそれぞれは、前記積層構造物を貫通する第１部分及び前記第１部分から延長して前記パターン構造物を垂直に貫通する第２部分を含み、
    前記第２半導体構造物は、前記分離構造物の前記第２部分と前記パターン構造物を離隔させるスペーサ層をさらに含む、半導体装置。
  2. 前記分離構造物は、第１水平方向に延長し、前記積層構造物を前記第１水平方向と垂直な第２水平方向に互いに離隔する複数の積層部分に分離させる、請求項１に記載の半導体装置。
  3. 前記スペーサ層は、前記分離構造物のそれぞれの前記第２部分の外側面を取り囲む、請求項１に記載の半導体装置。
  4. 前記スペーサ層の上段は、前記パターン構造物の上面が下部基板の表面から離れている距離よりも前記下部基板の表面からさらに離れて位置する、請求項１に記載の半導体装置。
  5. 前記分離構造物のそれぞれは第１水平方向に延長し、
    前記第１水平方向と垂直な第２水平方向において、前記スペーサ層は、前記下部基板からの距離が減少することによって第２水平方向に幅が減少する部分を含む、請求項１に記載の半導体装置。
  6. 前記分離構造物のそれぞれは、前記第１部分及び前記第２部分の間に折曲部を有する、請求項１に記載の半導体装置。
  7. 前記折曲部は、前記パターン構造物の下面が前記下部基板の表面に接するレベルよりも前記下部基板の表面にさらに近いレベルに位置する、請求項６に記載の半導体装置。
  8. 前記分離構造物のそれぞれの前記第１部分は、連続的な形態を有し、
    前記分離構造物のそれぞれの前記第２部分は、断続的な形態を有し、前記第１部分上で第１水平方向に沿って延長する、請求項１に記載の半導体装置。
  9. 前記分離構造物のそれぞれは、前記第１部分及び前記第２部分内で連続的に延長する絶縁物質を含み、
    前記絶縁物質は、シリコン酸化物、シリコン窒化物、またはシリコン炭化物のうち少なくとも一つを含む、請求項１に記載の半導体装置。
  10. 前記上部絶縁層と前記パターン構造物の間のプレート導電層をさらに含み、
    前記分離構造物のうち少なくとも一つは、前記プレート導電層と一体化された垂直導電層を含み、前記垂直導電層は、前記プレート導電層と同一の金属物質を含み、前記少なくとも一つの分離構造は、前記垂直導電層の外側面を取り囲む絶縁性ライナーを含む、請求項１に記載の半導体装置。
  11. 前記分離構造物のそれぞれは、第１水平方向に延長し、
    前記第１水平方向と垂直な第２水平方向において、前記分離構造物のそれぞれの前記第１部分は、前記第１半導体構造物から前記パターン構造物に向かう方向に減少する幅を有し、
    前記第２水平方向において、前記分離構造物のそれぞれの第２部分は、前記第１半導体構造物から前記パターン構造物に向かう方向に増加する幅を有する、請求項１に記載の半導体装置。
  12. 上部絶縁層上の導電性パッドと、
    前記上部絶縁層及び前記パターン構造物を貫通する前記導電性パッドと接するランディングパッドと、
    前記ランディングパッドの外側面を取り囲むパッドスペーサと、
    前記ランディングパッドと上部配線構造物を電気的に連結する入出力コンタクトとをさらに含み、
    前記ランディングパッドは、前記パッドスペーサによって前記パターン構造物と離隔する、請求項１に記載の半導体装置。
  13. 前記ランディングパッドの上面は、前記第２部分の上面と同一平面であるかそれより高く位置する、請求項１２に記載の半導体装置。
  14. 前記ゲート電極層のそれぞれは、第２方向に沿って互いに異なる長さで延長し、下面が下部に露出するゲートパッド領域をそれぞれ含み、
    上部配線構造物と、
    前記上部配線構造物と連結され、前記ゲート電極層の前記ゲートパッド領域を貫通し前記パターン構造物内に延長するゲートコンタクトと、
    それぞれの前記ゲートパッド領域の上で前記層間絶縁層と交互に配置され、前記ゲートコンタクトを取り囲む絶縁構造物とをさらに含む、請求項１に記載の半導体装置。
  15. 前記ゲートコンタクトのそれぞれの下面は、前記チャンネル構造物のそれぞれの下面と同一平面に位置する、請求項１４に記載の半導体装置。
  16. 下部基板と、
    前記下部基板上の回路素子と、
    前記回路素子と電気的に連結される下部配線構造物と、
    前記下部配線構造物と連結される下部ボンディング構造物と、
    前記下部ボンディング構造物と接合する上部ボンディング構造物と、
    前記上部ボンディング構造物と連結される上部配線構造物と、
    前記上部配線構造物上のパターン構造物と、
    前記パターン構造物の下面に垂直な垂直方向に沿って互いに積層されるゲート電極層と、
    前記ゲート電極層を貫通し、チャンネル層をそれぞれ含むチャンネル構造物と、
    前記ゲート電極層を貫通し、第１水平方向に延長し前記ゲート電極層を分離させる分離構造物と、を含み、
    前記分離構造物のそれぞれは、前記ゲート電極層を貫通する第１部分、前記第１部分上で前記パターン構造物を貫通し延長する第２部分、及び前記第１部分及び前記第２部分によって定義される折曲部を含む、半導体装置。
  17. 前記折曲部は、最上部ゲート電極層の上面より高いレベルに位置し、前記パターン構造物の下面と実質的に同一であるか低いレベルに位置する、請求項１６に記載の半導体装置。
  18. 前記第１部分の上段の前記第１水平方向と垂直な第２水平方向への第１幅は、前記第２部分の下段の前記第２水平方向への第２幅より小さい、請求項１６に記載の半導体装置。
  19. 前記第１水平方向と垂直な第２水平方向において、前記第２部分は前記下部基板に向かうほど幅が減少するように傾いた側面を有する、請求項１６に記載の半導体装置。
  20. 下部基板を含む第１半導体構造物、前記第１半導体構造物上で前記第１半導体構造物と接合された第２半導体構造物、及び回路素子と電気的に連結される入出力パッドを含む半導体格納装置と、
    前記入出力パッドを通じて前記半導体格納装置と電気的に連結され、前記半導体格納装置を制御するコントローラとを含み、
    前記第２半導体構造物は、
    パターン構造物と、
    前記パターン構造物上の上部絶縁層と、
    前記第１半導体構造物と前記パターン構造物の間で前記パターン構造物の下面に垂直な垂直方向に沿って交互に積層されるゲート電極層及び層間絶縁層を含む積層構造物と、
    前記積層構造物を貫通しそれぞれチャンネル層を含むチャンネル構造物と、
    前記積層構造物を貫通し前記積層構造物を分離させる分離構造物と、を含み、
    前記分離構造物のそれぞれは、前記積層構造物を貫通する第１部分及び前記第１部分から延長して前記パターン構造物を垂直に貫通する第２部分を含み、
    前記第２半導体構造物は、前記分離構造物の前記第２部分と前記パターン構造物を離隔させるスペーサ層をさらに含む、データ格納システム。
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