KR20210093045A - 메모리 장치 - Google Patents

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KR20210093045A
KR20210093045A KR1020200006744A KR20200006744A KR20210093045A KR 20210093045 A KR20210093045 A KR 20210093045A KR 1020200006744 A KR1020200006744 A KR 1020200006744A KR 20200006744 A KR20200006744 A KR 20200006744A KR 20210093045 A KR20210093045 A KR 20210093045A
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KR
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bonding pad
bit line
electrode
memory device
pad
Prior art date
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KR1020200006744A
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이병진
양우성
강범규
임준성
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삼성전자주식회사
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Abstract

메모리 장치가 제공된다. 상기 메모리 장치는 하부 구조체, 및 상기 하부 구조체 상에 적층된 복수의 상부 구조체를 포함하고, 상기 복수의 상부 구조체의 각각의 상부 구조체는 적층 구조체, 각각이 상기 적층 구조체를 관통하는 복수의 채널 구조체, 상기 복수의 채널 구조체에 연결되는 비트 라인, 상기 적층 구조체를 관통하는 관통 전극, 및 상기 관통 전극에 연결되는 하부 결합 패드를 포함하고, 상기 각각의 상부 구조체의 상기 비트 라인은 수평 방향으로 연장되는 제1 부분, 상기 수평 방향으로 연장되는 제2 부분, 및 상기 각각의 상부 구조체의 상기 비트 라인의 상기 제1 부분과 상기 제2 부분을 상기 수평 방향으로 이격시키는 갭을 포함하고, 평면적 관점에서, 상기 각각의 상부 구조체의 상기 관통 전극은 상기 각각의 상부 구조체의 상기 비트 라인의 상기 갭과 중첩될 수 있다.

Description

메모리 장치{Memory device}
본 개시는 메모리 장치에 관한 것이다. 보다 구체적으로 본 개시는 적층된 복수의 메모리 셀 어레이들을 포함하는 메모리 장치에 관한 것이다.
정보 통신 장치의 다기능, 고성능, 및 소형화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 이에 따라 적층된 복수의 메모리 셀 어레이들을 포함하는 메모리 장치가 제안되었다. 이러한 메모리 장치에서, 메모리 셀 어레이들을 적층시킴으로써 메모리 셀 어레이들이 차지하는 평면적이 감소될 수 있다.
본 개시가 해결하고자 하는 과제는 메모리 장치의 평면적 및 성능을 용이하게 조절가능한 메모리 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 메모리 장치는 하부 구조체, 및 상기 하부 구조체 상에 적층된 복수의 상부 구조체를 포함하고, 상기 하부 구조체는 주변 회로, 및 상기 주변 회로에 연결되며 상기 하부 구조체의 상면에 위치하는 상부 결합 패드를 포함하고, 상기 복수의 상부 구조체의 각각의 상부 구조체는 수직 방향으로 적층된 복수의 게이트 층을 포함하는 적층 구조체, 각각이 상기 수직 방향으로 상기 적층 구조체를 관통하는 복수의 채널 구조체, 상기 적층 구조체 아래에 위치하며 상기 복수의 채널 구조체에 연결되는 비트 라인, 상기 적층 구조체를 상기 수직 방향으로 관통하는 관통 전극, 및 상기 각각의 상부 구조체의 하면에 위치하며 상기 관통 전극에 연결되는 하부 결합 패드를 포함하고, 상기 복수의 상부 구조체 중 최상부 상부 구조체가 아닌 각각의 상부 구조체는 상기 각각의 상부 구조체의 상면에 위치하며 상기 관통 전극에 연결되는 상부 결합 패드를 더 포함하고, 상기 각각의 상부 구조체의 상기 비트 라인은 수평 방향으로 연장되는 제1 부분, 상기 수평 방향으로 연장되는 제2 부분, 및 상기 각각의 상부 구조체의 상기 비트 라인의 상기 제1 부분과 상기 제2 부분을 상기 수평 방향으로 이격시키는 갭을 포함하고, 평면적 관점에서, 상기 각각의 상부 구조체의 상기 관통 전극은 상기 각각의 상부 구조체의 상기 비트 라인의 상기 갭과 중첩되고, 상기 복수의 상부 구조체 중 최하부 상부 구조체의 상기 하부 결합 패드가 상기 하부 구조체의 상기 상부 결합 패드에 접촉하도록 상기 최하부 상부 구조체는 상기 하부 구조체 상에 상기 수직 방향으로 적층되고, 상기 복수의 상부 구조체는 상기 수직 방향으로 적층되는 제1 상부 구조체 및 제2 상부 구조체를 포함하고, 상기 제2 상부 구조체의 상기 하부 결합 패드는 상기 제1 상부 구조체의 상기 상부 결합 패드에 접촉할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치는 제1 구조체, 및 상기 제1 구조체 상의 제2 구조체를 포함하고, 상기 제1 구조체는 주변 회로, 상기 주변 회로에 연결되는 제1 상부 결합 패드, 및 상기 주변 회로에 연결되는 제2 상부 결합 패드를 포함하고, 상기 제2 구조체는 상기 제1 구조체의 상기 제1 상부 결합 패드에 연결되는 제1 하부 결합 패드, 상기 제2 구조체의 상기 제1 하부 결합 패드에 연결되는 제1 관통 전극, 상기 제2 구조체의 상기 제1 관통 전극에 연결되는 제1 상부 결합 패드, 상기 제1 구조체의 상기 제2 상부 결합 패드에 연결되는 제2 하부 결합 패드, 상기 제2 구조체의 상기 제2 하부 결합 패드에 연결되는 제1 비트 라인, 및 상기 제2 구조체의 상기 제1 비트 라인에 연결되는 메모리 셀 어레이를 포함하고, 상기 제2 구조체의 상기 제1 비트 라인은 제1 부분, 제2 부분, 및 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분과 상기 제2 부분 사이의 제1 갭을 포함하고, 상기 제2 구조체의 상기 제1 하부 결합 패드는 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분 및 상기 제2 부분에 연결되지 않을 수 있다.
본 개시의 일 실시예에 따른 메모리 장치는 제1 구조체, 및 상기 제1 구조체 상의 제2 구조체를 포함하고, 상기 제1 구조체는 주변 회로, 상기 주변 회로에 연결되는 제1 상부 결합 패드, 및 상기 주변 회로에 연결되는 제2 상부 결합 패드를 포함하고, 상기 제2 구조체는 상기 제1 구조체의 상기 제1 상부 결합 패드에 연결되는 제1 하부 결합 패드, 상기 제2 구조체의 상기 제1 하부 결합 패드에 연결되는 제1 관통 전극, 상기 제2 구조체의 상기 제1 하부 결합 패드와 상기 제1 관통 전극 사이를 연결하는 제1 하부 라인, 상기 제2 구조체의 상기 제1 관통 전극에 연결되는 제1 상부 결합 패드, 상기 제1 구조체의 상기 제2 상부 결합 패드에 연결되는 제2 하부 결합 패드, 상기 제2 구조체의 상기 제2 하부 결합 패드에 연결되는 제1 비트 라인, 및 상기 제2 구조체의 상기 제1 비트 라인에 연결되는 메모리 셀 어레이를 포함하고, 상기 제2 구조체의 상기 제1 비트 라인은 제1 부분, 제2 부분, 및 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분과 상기 제2 부분 사이의 제1 갭을 포함하고, 상기 제2 구조체의 상기 제1 하부 라인은 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분 및 상기 제2 부분에 연결되지 않을 수 있다.
본 개시는, 복수의 메모리 셀 어레이들이 적층된 메모리 장치에서, 상이한 메모리 셀 어레이들에 연결되는 비트 라인들을 동일 노드 또는 상이한 노드들에 연결할지를 용이하게 설정할 수 있는 구조를 제안한다. 상이한 메모리 셀 어레이들에 연결되는 비트 라인들이 동일 노드에 연결되는 경우, 주변 회로의 필요한 트랜지스터의 개수가 감소될 수 있고 따라서 메모리 장치의 평면적이 감소될 수 있으나, 메모리 장치의 성능이 감소될 수 있다. 반면, 상이한 메모리 셀 어레이들에 연결되는 비트 라인들이 상이한 노드들에 연결되는 경우, 메모리 장치의 성능이 증가될 수 있으나, 주변 회로의 필요한 트랜지스터의 개수가 증가될 수 있고 따라서 메모리 장치의 평면적이 증가될 수 있다. 따라서 본 개시에 따르면, 메모리 장치의 평면적 및 성능을 용이하게 조절할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이에 포함되는 메모리 블록들 중 하나를 개략적으로 나타낸 회로도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체를 개략적으로 나타낸 단면도이다.
도 5a 및 도 5b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 6a 및 도 6b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 7a 및 도 7b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 8a 및 도 8b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 9a 및 도 9b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 10a 및 도 10b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 11a 및 도 11b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 12a 및 도 12b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 13a 및 도 13b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 14a 및 도 14b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 15a 및 도 15b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 16a 및 도 16b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 17a 및 도 17b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 18a 및 도 18b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 19a 및 도 19b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 20a 및 도 20b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 21a 및 도 21b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 22a 및 도 22b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 23은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 24는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 25는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 26은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 27은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 28은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 29는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 30은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 31은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 32는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 33은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 34는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 35a 내지 도 35d는 본 개시의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 36a 및 도 36b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 37a 및 도 37b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 단면도 및 평면도이다.
도 38은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 39는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 40은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체를 개략적으로 나타낸 평면도이다.
도 41은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 42는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 43은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 44는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 복수의 메모리 셀 어레이(MCA) 및 주변 회로(PC)를 포함할 수 있다. 주변 회로(PC)는 로우 디코더(12), 페이지 버퍼(13), 및 제어 로직(14)을 포함할 수 있다.
각각의 메모리 셀 어레이(MCA)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1 내지 BLKz)은 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(MCA)는 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 불휘발성 메모리 셀들을 포함할 있다. 예를 들어, 메모리 셀 어레이(MCA)는 EEPROM(Electrically Erasable Programmable Read-Only Memory) 셀, 플래시 메모리(flash memory) 셀, PRAM(Phase Change Random Access Memory) 셀, RRAM(Resistance Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, 또는 이들의 조합을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(MCA)가 낸드(NAND) 플래쉬 메모리 셀들을 포함하는 경우를 가정하여 본 개시의 실시예들이 상세히 설명된다.
로우 디코더(12)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)에 의해 메모리 셀 어레이(MCA)에 연결될 수 있다. 로우 디코더(12)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 메모리 셀 어레이(MCA)의 복수의 블록들(BLK1 내지 BLKz) 중 적어도 하나를 선택할 수 있다. 로우 디코더(12)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 선택된 메모리 블록의 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL) 중 적어도 하나를 선택할 수 있다.
페이지 버퍼(13)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(MCA)에 연결될 수 있다. 페이지 버퍼(13)는 비트 라인들(BL) 중 적어도 하나를 선택할 수 있다. 페이지 버퍼(13)는 메모리 컨트롤러(미도시)로부터 입력 받은 데이터(DATA)를 메모리 셀 어레이(MCA)에 저장시킬 수 있다. 또한, 페이지 버퍼(13)는 메모리 셀 어레이(MCA)로부터 읽은 데이터(DATA)를 메모리 컨트롤러(미도시)로 출력할 수 있다.
제어 로직(14)은 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 구체적으로, 제어 로직(14)은 로우 디코더(12), 및 페이지 버퍼(13)의 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 메모리 장치(10)를 제어할 수 있다. 또한, 제어 로직(14)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 메모리 장치(10) 내에서 이용되는 다양한 내부 제어 신호들을 생성할 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(10, 도 1 참조)에 포함되는 메모리 셀 어레이(MCA, 도 1 참조)에 포함되는 메모리 블록들 중 하나(BLK1)를 개략적으로 나타낸 회로도이다.
도 2를 참조하면, 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33)을 포함할 수 있다. 도 2에는 하나의 메모리 블록(BLK1)이 9개의 낸드 스트링들(NS11 내지 NS33)을 포함하는 것으로 도시되었으나, 하나의 메모리 블록(BLK1)에 포함되는 낸드 스트링들의 개수는 이에 제한되지 않는다. 각각의 낸드 스트링(NS11 내지 NS33)은 직렬로 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 2에는 각각의 낸드 스트링(NS11 내지 NS33)이 1개의 스트링 선택 트랜지스터(SST), 8개의 메모리 셀들(MC1 내지 MC8) 및 1개의 접지 선택 트랜지스터(GST)를 포함하는 것으로 도시되었으나, 하나의 낸드 스트링(NS11 내지 NS33) 내에 포함되는 스트링 선택 트랜지스터, 메모리 셀, 및 접지 선택 트랜지스터의 수는 이에 제한되지 않는다.
낸드 스트링들(NS11 내지 NS33)은 비트 라인들(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인들(SS1 내지 SSL3)에 연결될 수 있고, 메모리 셀들(MC1 내지 MC8)의 게이트들은 워드 라인들(WL1 내지 WL8)에 연결될 수 있고, 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인들(GSL1 내지 GSL3)에 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다. 또한, 워드 라인들(WL1 내지 WL8)은 복수의 낸드 스트링들(NS11 내지 NS33)에 공통적으로 연결될 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치(10)를 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 메모리 장치(10)는 수직 방향(Z 방향)으로 적층된 복수의 구조체들(S1 내지 S5)을 포함할 수 있다. 도 3에는 메모리 장치(10)가 5개의 구조체들(S1 내지 S5)을 포함하는 것으로 도시되었으나, 메모리 장치(10)는 5개보다 많거나 작은 개수의 구조체들을 포함할 수 있다. 본 명세서에서, 가장 아래의 제1 구조체(S1)는 하부 구조체로도 불릴 수 있으며, 나머지 구조체들(예를 들어, 제2 내지 제5 구조체(S2 내지 S5)) 각각은 상부 구조체로도 불릴 수 있다. 하부 구조체(S1)는 하부 구조체(S1)의 상면에 위치하는 상부 결합 패드들(UBP1)을 포함할 수 있다. 상부 구조체(S2)는 상부 구조체(S2)의 하면에 위치하는 하부 결합 패드들(LBP2)을 포함할 수 있다. 복수의 상부 구조체들(S2 내지 S5) 중 최상부 상부 구조체(S5)가 아닌 각각의 상부 구조체(S2 내지 S4)는 각각의 상부 구조체(S2 내지 S4)의 상면에 위치하는 상부 결합 패드들(UBP2)을 더 포함할 수 있다.
복수의 상부 구조체들(S2 내지 S5) 중 최하부 상부 구조체(S2)의 하부 결합 패드들(LBP2)은 하부 구조체(S1)의 상부 결합 패드들(UBP1)에 각각 접촉하도록 최하부 상부 구조체(S2)는 하부 구조체(S1) 상에 수직 방향(Z 방향)으로 적층될 수 있다. 따라서, 최하부 상부 구조체(S2)의 하부 결합 패드들(LBP2)은 하부 구조체(S1)의 상부 결합 패드들(UBP1)에 각각 연결될 수 있다. 제3 구조체(S3)의 하부 결합 패드들(LBP2)은 제2 구조체(S2)의 상부 결합 패드들(UBP2)에 각각 접촉할 수 있다. 따라서, 제3 구조체(S3)의 하부 결합 패드들(LBP2)은 제2 구조체(S2)의 상부 결합 패드들(UBP2)에 각각 연결될 수 있다. 유사하게, 제4 구조체(S4)의 하부 결합 패드들(LBP2)은 제3 구조체(S3)의 상부 결합 패드들(UBP2)에 각각 접촉할 수 있고, 제5 구조체(S5)의 하부 결합 패드들(LBP2)은 제4 구조체(S4)의 상부 결합 패드들(UBP2)에 각각 접촉할 수 있다. 따라서, 제4 구조체(S4)의 하부 결합 패드들(LBP2)은 제3 구조체(S3)의 상부 결합 패드들(UBP2)에 각각 연결될 수 있고, 제5 구조체(S5)의 하부 결합 패드들(LBP2)은 제4 구조체(S4)의 상부 결합 패드들(UBP2)에 각각 연결될 수 있다.
하부 구조체(S1)의 상부 결합 패드들(UBP1) 및 상부 구조체들(S2 내지 S5)의 하부 결합 패드들(LBP2) 및 상부 구조체들(S2 내지 S4)의 상부 결합 패드들(UBP2)은 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 구조체들(S1 내지 S5) 사이의 정렬을 위하여 하부 구조체(S1)의 상부 결합 패드들(UBP1) 및 상부 구조체들(S2 내지 S5)의 하부 결합 패드들(LBP2) 및 상부 구조체들(S2 내지 S4)의 상부 결합 패드들(UBP2) 각각의 평면적(즉, Z 방향에 수직한 단면의 면적)은 약1μm x 1μm 이상일 수 있다.
하부 구조체(S1)는 도 4에 도시된 하부 구조체(S1a), 도 9a 및 도 9b에 도시된 하부 구조체(S1Xb), 도 10a 및 도 10b에 도시된 하부 구조체(S1Yb), 도 11a 및 도 11b에 도시된 하부 구조체(S1Xc), 도 12a 및 도 12b에 도시된 하부 구조체(S1Yc), 또는 이들의 조합을 포함할 수 있다.
각각의 상부 구조체들(S2 내지 S5)은 도 5a 및 5b에 도시된 상부 구조체 (S2Xa), 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya), 도 7a 및 도 7b에 도시된 상부 구조체(S2Xb), 도 8a 및 도 8b에 도시된 상부 구조체(S2Yb), 도 13a 및 도 13b에 도시된 상부 구조체(S2XYa), 도 14a 및 도 14b에 도시된 상부 구조체(S2XYb), 도 15a 및 도 15b에 도시된 상부 구조체(S2XYc), 도 16a 및 도 16b에 도시된 상부 구조체(S2XYd), 도 17a 및 도 17b에 도시된 상부 구조체(S2XYe), 도 18a 및 도 18b에 도시된 상부 구조체(S2XYf), 도 19a 및 도 19b에 도시된 상부 구조체(S2XYg), 도 20a 및 도 20b에 도시된 상부 구조체(S2XYh), 도 21a 및 도 21b에 도시된 상부 구조체(S2XYi), 도 22a 및 도 22b에 도시된 상부 구조체(S2XYj), 도 23에 도시된 상부 구조체(S2XYk), 도 24에 도시된 상부 구조체(S2XYl), 도 25에 도시된 상부 구조체(S2XYm), 도 26에 도시된 상부 구조체(S2XYn), 도 27에 도시된 상부 구조체(S2XXa), 도 28에 도시된 상부 구조체(S2XXb), 또는 이들의 조합을 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체(S1a)를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 하부 구조체(S1a)는 주변 회로(PC), 및 주변 회로(PC)에 연결되는 상부 결합 패드(UBP1a)를 포함할 수 있다. 일부 실시예에서, 주변 회로(PC)는 기판(SUB), 기판(SUB) 상의 트랜지스터들(TR)과 같은 능동 엘리먼트들, 기판(SUB) 상의 캐패시터들(미도시) 또는 저항들(미도시)과 같은 수동 엘리먼트들, 및 상기 능동 엘리먼트들 및 상기 수동 엘리먼트들을 연결하는 인터커넥션(ICN)을 포함할 수 있다. 하부 구조체(S1a)는 주변 회로(PC)를 덮는 절연 층(IL1)을 더 포함할 수 있다. 상부 결합 패드(UBP1a)는 절연 층(IL1) 상에 위치할 수 있다.
기판(SUB)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, Ⅱ-Ⅵ족 반도체 물질, 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 인듐갈륨비소(InGaAs), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 황화카드뮴(CdS), 또는 이들의 조합을 포함할 수 있다. 절연 층(IL1)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
도 5a 및 도 5b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2Xa)를 개략적으로 나타낸 단면도 및 평면도이다.
도 5a 및 도 5b를 참조하면, 상부 구조체(S2Xa)는 메모리 셀 어레이(MCA), 메모리 셀 어레이(MCA) 상의 공통 소스 라인(CSL), 메모리 셀 어레이(MCA)에 연결되는 복수의 비트 라인들(BL1 내지 BL4), 하부 구조체(S1, 도 3 참조)의 상부 결합 패드(UBP1, 도 1 참조)에 연결되는 하부 결합 패드(LBP2Xa), 및 하부 결합 패드(LBP2Xa)에 연결되는 관통 전극(THV)을 포함할 수 있다.
메모리 셀 어레이(MCA)는 적층 구조체(110) 및 각각이 수직 방향(Z 방향)으로 적층 구조체(110)를 관통하는 복수의 채널 구조체(120)를 포함할 수 있다. 적층 구조체(110)는 수직 방향(Z 방향)으로 적층되는 복수의 게이트 층들(111)을 포함할 수 있다. 적층 구조체(110)는 복수의 게이트 층들(111)을 서로로부터 이격시키는 복수의 층간 절연 층들(112)을 더 포함할 수 있다. 복수의 게이트 층들(111) 및 복수의 층간 절연 층들(112)은 하나씩 교대로 수직 방향(Z 방향)으로 적층될 수 있다.
채널 구조체(120)는 적층 구조체(110)를 수직 방향(Z 방향)으로 관통하는 채널 홀(120H) 내에 형성될 수 있다. 채널 구조체(120)는 채널 홀(120H)의 상면 및 측면 상의 채널 층(121), 및 채널 홀(120H)의 하면 상의 패드(124)를 포함할 수 있다. 채널 층(121) 및 패드(124)는 반도체 물질을 포함할 수 있다. 일부 실시예에서, 채널 구조체(120)는 채널 홀(120H)의 측면과 채널 층(121) 사이의 게이트 절연 층(123)을 더 포함할 수 있다. 일부 실시예에서, 게이트 절연 층(123)은 블로킹 절연 층, 전하 저장 층, 및 터널 절연 층을 포함할 수 있으며, 예를 들어, 산화물 층, 질화물 층, 및 산화물 층을 포함할 수 있다. 일부 실시예에서, 채널 홀(120H)은 채널 층(121)에 의해 정의되는 빈 공간을 채우는 충진 절연 층(122)을 더 포함할 수 있다. 다른 실시예에서, 채널 홀(120H)은 원기둥 형상일 수 있으며, 채널 홀(120H)은 충진 절연 층(122)을 포함하지 않을 수 있다.
공통 소스 라인(CSL)은 적층 구조체(110) 상에 위치할 수 있다. 공통 소스 라인(CSL)은 채널 구조체(120)의 채널 층(121)에 접촉할 수 있다. 공통 소스 라인(CSL)은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 상부 구조체(S2Xa)는 공통 소스 라인(CSL) 상의 상부 절연 층(IL2u)을 더 포함할 수 있다.
비트 라인들(BL1 내지 BL4)은 적층 구조체(110) 아래에 위치할 수 있다. 비트 라인들(BL1 내지 BL4)은 복수의 채널 구조체들(120)에 연결될 수 있다. 비트 라인들(BL1 내지 BL4)은 각각 X 방향으로 연장되며 서로로부터 Y 방향으로 이격될 수 있다. 제1 비트 라인(BL1)은 수평 방향(X 방향)으로 연장되는 제1 부분(P1), 수평 방향(X 방향)으로 연장되는 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2)을 수평 방향(X 방향)으로 이격시키는 제1 갭(G1)을 포함할 수 있다.
일부 실시예에서, 상부 구조체(S2Xa)는 채널 구조체들(120)을 비트 라인들(BL1 내지 BL4)에 연결하는 비아들(V)을 더 포함할 수 있다. 비아들(V)은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 상부 구조체(S2Xa)는 적층 구조체(110) 아래의 하부 절연 층(IL2l)을 더 포함할 수 있다. 하부 결합 패드(LBP2Xa)는 하부 절연 층(IL2l) 아래에 위치할 수 있다. 하부 결합 패드(LBP2Xa)는 관통 전극(THV)에 연결되나, 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)에 연결되지 않을 수 있다.
일부 실시예에서, 관통 전극(THV)은 메모리 셀 어레이(MCA)를 관통할 수 있다. 구체적으로, 관통 전극(THV)은 적층 구조체(110)를 수직 방향(Z 방향)으로 관통할 수 있다. 관통 전극(THV)은 공통 소스 라인(CSL)을 더 관통할 수 있다. 관통 전극(THV)은 상부 절연 층(IL2u)을 더 관통할 수 있다. 관통 전극(THV)은 전도성 물질을 포함할 수 있다. 관통 전극(THV)은 관통 전극 홀(THVH) 내에 위치할 수 있다. 일부 실시예에서, 상부 구조체(S2Xa)는 관통 전극 홀(THVH)의 측면과 관통 전극(THV) 사이의 관통 전극 절연 층(ILt)을 더 포함할 수 있다. 일부 실시예에서, 평면적 관점에서, 관통 전극(THV)은 제1 비트 라인(BL1)의 제1 갭(G1)과 중첩될 수 있다.
일부 실시예에서, 상부 구조체(S2Xa)는 관통 전극(THV)에 연결되는 상부 결합 패드(UBP2)를 더 포함할 수 있다. 상부 결합 패드(UBP2)는 관통 전극(THV)의 상단 상에 위치할 수 있다. 일부 실시예에서, 상부 구조체(S2Xa)는 관통 전극(THV)과 상부 결합 패드(UBP2) 사이를 연결하는 내부 패드(IP)를 더 포함할 수 있다. 내부 패드(IP)는 전도성 물질을 포함할 수 있다.
일부 실시예에서, 상부 구조체(S2Xa)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하는 하부 연결 패드(LCP2Xa)를 더 포함할 수 있다. 하부 연결 패드(LCP2Xa)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결할 수 있는 임의의 형상을 가질 수 있다. 하부 연결 패드(LCP2Xa)는 상부 구조체(S2Xa)의 하면에 위치할 수 있다. 하부 연결 패드(LCP2Xa)의 하면은 하부 결합 패드(LBPXa)의 하면과 동일 평면 상에 위치할 수 있다. 하부 연결 패드(LCP2Xa)는 전도성 물질을 포함할 수 있다. 하부 연결 패드(LCP2Xa)는 하부 결합 패드(LBP2Xa)와 실질적으로 동일한 물질을 포함할 수 있다. 본 명세서에서 두 물체가 실질적으로 동일한 물질을 포함한다는 것은 두 물체의 조성 차이가 두 물체가 동일한 소스 물질을 사용하여 동일한 장비 내에서 동시에 형성되었을 때 공정적 한계로 인해 발생할 수 있는 두 물체의 조성 차이 내인 것을 의미한다.
일부 실시예에서, 상부 구조체(S2Xa)는 하부 결합 패드(LBP2Xa)와 관통 전극(THV) 사이를 연결하는 제1 비아(V1Xa)를 더 포함할 수 있다. 일부 실시예에서, 상부 구조체(S2Xa)는 하부 연결 패드(LCP2Xa)와 제1 비트 라인(BL1)의 제1 부분(P1) 사이를 연결하는 제2 비아(V2Xa), 및 하부 연결 패드(LCP2Xa)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제3 비아(V3Xa)를 더 포함할 수 있다. 제1 내지 제3 비아들(V1Xa, V2Xa, V3Xa)은 전도성 물질을 포함할 수 있다.
도 6a 및 도 6b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2Ya)를 개략적으로 나타낸 단면도 및 평면도이다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b에 도시된 상부 구조체(S2Xa)와 비교할 때, 하부 결합 패드(LBP2Ya)는 관통 전극(THV)뿐만 아니라 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)에 연결될 수 있다. 하부 결합 패드(LBP2Ya)는 관통 전극(THV) 및 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)을 연결할 수 있는 임의의 형상을 가질 수 있다. 일부 실시예에서, 상부 구조체(S2Ya)는 하부 결합 패드(LBP2Ya)와 관통 전극(THV) 사이를 연결하는 제1 비아(V1Ya), 하부 결합 패드(LBP2Ya)와 제1 비트 라인(Bl1)의 제1 부분(P1) 사이를 연결하는 제2 비아(V2Ya), 및 하부 결합 패드(LBP2Ya)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제3 비아(V3Ya)를 포함할 수 있다.
도 7a 및 도 7b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2Xb)를 개략적으로 나타낸 단면도 및 평면도이다.
도 7a 및 도 7b를 참조하면, 도 5a 및 도 5b에 도시된 상부 구조체(S2Xa)와 비교할 때, 상부 구조체(S2Xb)는 하부 결합 패드(LBP2Xb)와 관통 전극(THV) 사이를 연결하는 제1 하부 라인(LL1Xb)을 포함할 수 있다. 상부 구조체(S2Xb)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하는 제2 하부 라인(LL2Xb)을 더 포함할 수 있다. 제2 하부 라인(LL2Xb)은 하부 결합 패드(LBP2Xb)에 연결되지 않을 수 있다. 제2 하부 라인(LL2Xb)은 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결할 수 있는 임의의 형상을 가질 수 있다. 제1 하부 라인(LL1Xb)의 하면과 제2 하부 라인(LL2Xb)의 하면은 동일 평면 상에 위치할 수 있다. 제1 하부 라인(LL1Xb) 및 제2 하부 라인(LL2Xb)은 전도성 물질을 포함할 수 있다. 제1 하부 라인(LL1Xb)은 제2 하부 라인(LL2Xb)과 실질적으로 동일한 물질을 포함할 수 있다.
도 8a 및 도 8b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2Yb)를 개략적으로 나타낸 단면도 및 평면도이다.
도 8a 및 도 8b를 참조하면, 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya)와 비교할 때, 상부 구조체(S2Yb)는 관통 전극(THV), 및 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)을 하부 결합 패드(LBP2Yb)에 연결하는 하부 라인(LL1Yb)을 더 포함할 수 있다. 하부 라인(LL1Yb)은 관통 전극(THV), 및 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)을 하부 결합 패드(LBP2Yb)에 연결할 수 있는 임의의 형상을 가질 수 있다. 하부 라인(LL1Yb)은 전도성 물질을 포함할 수 있다.
도 9a 및 도 9b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체(S1Xb)를 개략적으로 나타낸 단면도 및 평면도이다.
도 9a 및 도 9b를 참조하면, 도 4에 도시된 하부 구조체(S1a)와 비교할 때, 하부 구조체(S1Xb)는 주변 회로(PC) 상의 절연 층(IL1) 상의 공통 소스 라인(CSL), 공통 소스 라인(CSL) 상의 메모리 셀 어레이(MCA), 메모리 셀 어레이(MCA)에 연결되는 복수의 비트 라인들(BL1 내지 BL4), 및 상부 결합 패드(UBP1Xb)와 주변 회로(PC) 사이를 연결하는 관통 전극(THV)을 더 포함할 수 있다.
메모리 셀 어레이(MCA)는 적층 구조체(110) 및 각각이 수직 방향(Z 방향)으로 적층 구조체(110)를 관통하는 복수의 채널 구조체(120)를 포함할 수 있다. 적층 구조체(110)는 주변 회로(PC) 상에 수직 방향(Z 방향)으로 적층된 복수의 게이트 층(111)을 포함할 수 있다. 적층 구조체(110)는 복수의 게이트 층들(111)을 서로로부터 이격시키는 복수의 층간 절연 층들(112)을 더 포함할 수 있다. 복수의 게이트 층들(111) 및 복수의 층간 절연 층들(112)은 하나씩 교대로 수직 방향(Z 방향)으로 적층될 수 있다. 채널 구조체(120)는 채널 홀(120H)의 하면 및 측면 상의 채널 층(121), 및 채널 홀(120H)의 상면 상의 패드(124)를 포함할 수 있다. 채널 구조체(120)의 채널 층(121)은 공통 소스 라인(CSL)에 접촉할 수 있다.
비트 라인들(BL1 내지 BL4)은 적층 구조체(110) 상에 위치할 수 있으며, 복수의 채널 구조체들(120)에 연결될 수 있다. 제1 비트 라인(BL1)은 수평 방향(X 방향)으로 연장되는 제1 부분(P1), 수평 방향(X 방향)으로 연장되는 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2)을 수평 방향(X 방향)으로 이격시키는 제1 갭(G1)을 포함할 수 있다. 일부 실시예에서, 하부 구조체(S1Xb)는 채널 구조체들(120)을 비트 라인들(BL1 내지 BL4)에 연결하는 비아들(V)을 더 포함할 수 있다.
일부 실시예에서, 하부 구조체(S1Xb)는 적층 구조체(110) 상의 상부 절연 층(IL1u)을 더 포함할 수 있다. 상부 결합 패드(UBP1Xb)는 상부 절연 층(IL1u) 상에 위치할 수 있다. 상부 결합 패드(LBP1Xb)는 관통 전극(THV)에 연결되나, 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)에 연결되지 않을 수 있다.
일부 실시예에서, 관통 전극(THV)은 메모리 셀 어레이(MCA)를 관통할 수 있다. 구체적으로, 관통 전극(THV)은 적층 구조체(110)를 수직 방향(Z 방향)으로 관통할 수 있다. 관통 전극(THV)은 공통 소스 라인(CSL)을 더 관통할 수 있다. 관통 전극(THV)은 절연 층(IL1)을 더 관통할 수 있다. 관통 전극(THV)은 관통 전극 홀(THVH) 내에 위치할 수 있다. 일부 실시예에서, 하부 구조체(S1Xb)는 관통 전극 홀(THVH)의 측면과 관통 전극(THV) 사이의 관통 전극 절연 층(ILt)을 더 포함할 수 있다. 일부 실시예에서, 평면적 관점에서, 관통 전극(THV)은 제1 비트 라인(BL1)의 제1 갭(G1)과 중첩될 수 있다.
일부 실시예에서, 하부 구조체(S1Xb)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하는 상부 연결 패드(UCP1Xb)를 더 포함할 수 있다. 상부 연결 패드(UCP1Xb)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결할 수 있는 임의의 형상을 가질 수 있다. 상부 연결 패드(UCP1Xb)는 하부 구조체(S1Xb)의 상면에 위치할 수 있다. 상부 연결 패드(UCP1Xb)의 상면은 상부 결합 패드(UBP1Xb)의 상면과 동일 평면 상에 위치할 수 있다. 상부 연결 패드(UCP1Xb)는 전도성 물질을 포함할 수 있다. 상부 연결 패드(UCP1Xb)는 상부 결합 패드(UBP1Xb)와 실질적으로 동일한 물질을 포함할 수 있다.
일부 실시예에서, 하부 구조체(S1Xb)는 상부 결합 패드(UBP1Xb)와 관통 전극(THV) 사이를 연결하는 제1 비아(V1Xb)를 더 포함할 수 있다. 일부 실시예에서, 하부 구조체(S1Xb)는 상부 연결 패드(UCP1Xb)와 제1 비트 라인(BL1)의 제1 부분(P1) 사이를 연결하는 제2 비아(V2Xb), 및 상부 연결 패드(UCP1Xb)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제3 비아(V3Xb)를 더 포함할 수 있다. 제1 내지 제3 비아들(V1Xb, V2Xb, V3Xb)은 전도성 물질을 포함할 수 있다.
도 10a 및 도 10b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체(S1Yb)를 개략적으로 나타낸 단면도 및 평면도이다.
도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b에 도시된 하부 구조체(S1Xb)와 비교할 때, 상부 결합 패드(UBP1Yb)는 관통 전극(THV)뿐만 아니라 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)에 연결될 수 있다. 상부 결합 패드(UBP1Yb)는 관통 전극(THV) 및 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)을 연결할 수 있는 임의의 형상을 가질 수 있다. 일부 실시예에서, 하부 구조체(S1Yb)는 상부 결합 패드(UBP1Yb)와 관통 전극(THV) 사이를 연결하는 제1 비아(V1Yb), 상부 결합 패드(UBP1Yb)와 제1 비트 라인(Bl1)의 제1 부분(P1) 사이를 연결하는 제2 비아(V2Yb), 및 상부 결합 패드(UBP1Yb)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제3 비아(V3Ya)를 더 포함할 수 있다.
도 11a 및 도 11b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체(S1Xc)를 개략적으로 나타낸 단면도 및 평면도이다.
도 11a 및 도 11b를 참조하면, 도 9a 및 도 9b에 도시된 하부 구조체(S1Xb)와 비교할 때, 하부 구조체(S1Xc)는 상부 결합 패드(UBP1Xc)와 관통 전극(THV) 사이를 연결하는 제1 상부 라인(UL1Xc)을 더 포함할 수 있다. 하부 구조체(S1Xc)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하는 제2 상부 라인(UL2Xc)을 더 포함할 수 있다. 제2 상부 라인(UL2Xc)은 상부 결합 패드(UBP1Xc)에 연결되지 않을 수 있다. 제2 상부 라인(UL2Xc)은 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결할 수 있는 임의의 형상을 가질 수 있다. 제1 상부 라인(UL1Xc)의 상면과 제2 상부 라인(UL2Xc)의 상면은 동일 평면 상에 위치할 수 있다. 제1 상부 라인(UL1Xc) 및 제2 상부 라인(UL2Xc)은 전도성 물질을 포함할 수 있다. 제1 상부 라인(UL1Xc)은 제2 상부 라인(UL2Xc)과 실질적으로 동일한 물질을 포함할 수 있다.
도 12a 및 도 12b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 하부 구조체(S1Yc)를 개략적으로 나타낸 단면도 및 평면도이다.
도 12a 및 도 12b를 참조하면, 도 10a 및 도 10b에 도시된 하부 구조체(S1Yb)와 비교할 때, 하부 구조체(S1Yc)는 관통 전극(THV), 및 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)을 상부 결합 패드(UBP1Yc)에 연결하는 상부 라인(UL1Yc)을 포함할 수 있다. 상부 라인(UL1Yc)은 관통 전극(THV), 및 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)을 상부 결합 패드(UBP1Yc)에 연결할 수 있는 임의의 형상을 가질 수 있다. 상부 라인(UL1Yc)은 전도성 물질을 포함할 수 있다.
도 13a 및 도 13b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYa)를 개략적으로 나타낸 단면도 및 평면도이다.
도 13a 및 도 13b를 참조하면, 상부 구조체(S2XYa)는 하부 구조체(S1, 도 3 참조)의 제1 상부 결합 패드(UBP1, 도 3 참조)에 연결되는 제1 하부 결합 패드(LBP2Xa), 제1 하부 결합 패드(LBP2Xa)에 연결되는 제1 관통 전극(THV1), 제1 관통 전극(THV1)에 연결되는 제1 상부 결합 패드(UBP2-1), 하부 구조체(S1, 도 3 참조)의 제2 상부 결합 패드(UBP1, 도 3 참조)에 연결되는 제2 하부 결합 패드(LBP2Ya), 제2 하부 결합 패드(LBP2Ya)에 연결되는 제1 비트 라인(BL1), 및 제1 비트 라인(BL1)에 연결되는 메모리 셀 어레이(MCA)를 포함할 수 있다. 일부 실시예에서, 상부 구조체(S2XYa)는 도 5a 및 도 5b에 도시된 상부 구조체(S2Xa)와 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya)의 조합일 수 있다.
제1 하부 결합 패드(LBP2Xa) 및 제2 하부 결합 패드(LBP2Ya)는 상부 구조체(S2XYa)의 하면에 위치할 수 있다. 제1 비트 라인(BL1)은 제1 부분(P1), 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2) 사이의 제1 갭(G1)을 포함할 수 있다. 제1 하부 결합 패드(LBP2Xa)는 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 부분(P2)에 연결되지 않을 수 있다. 제1 상부 결합 패드(UBP2-1)는 제1 관통 전극(THV1)의 상단 상에 위치할 수 있다. 일부 실시예에서, 상부 구조체(S2XYa)는 제1 관통 전극(THV1)과 제1 상부 결합 패드(UBP2-1) 사이를 연결하는 제1 내부 패드(IP1)를 더 포함할 수 있다.
일부 실시예에서, 제1 관통 전극(THV1)은 메모리 셀 어레이(MCA)를 관통할 수 있다. 구체적으로, 제1 관통 전극(THV1)은 적층 구조체(110)를 수직 방향(Z 방향)으로 관통할 수 있다. 제1 관통 전극(THV1)은 제1 관통 전극 홀(THVH1) 내에 위치할 수 있다. 일부 실시예에서, 상부 구조체(S2XYa)는 제1 관통 전극 홀(THVH1)의 측면과 제1 관통 전극(THV1) 사이의 제1 관통 전극 절연 층(ILt1)을 더 포함할 수 있다. 일부 실시예에서, 평면적 관점에서, 제1 관통 전극(THV1)은 제1 비트 라인(BL1)의 제1 갭(G1)과 중첩될 수 있다.
일부 실시예에서, 상부 구조체(S2XYa)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하는 제1 하부 연결 패드(LCP2Xa)를 더 포함할 수 있다. 제1 하부 연결 패드(LCP2Xa)는 제1 하부 결합 패드(LBP2Xa)에 연결되지 않을 수 있다. 일부 실시예에서, 상부 구조체(S2XYa)는 제1 하부 결합 패드(LBP2Xa)와 제1 관통 전극(THV1) 사이를 연결하는 제1 비아(V1Xa), 제1 하부 연결 패드(LCP2Xa)와 제1 비트 라인(BL1)의 제1 부분(P1) 사이를 연결하는 제2 비아(V2Xa), 및 제1 하부 연결 패드(LCP2Xa)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제3 비아(V3Xa)를 더 포함할 수 있다.
일부 실시예에서, 상부 구조체(S2XYa)는 제2 하부 결합 패드(LBP2Ya)에 연결되는 제2 관통 전극(THV2), 및 제2 관통 전극(THV2)에 연결되는 제2 상부 결합 패드(UBP2-2)를 더 포함할 수 있다. 즉, 제1 비트 라인(BL1)뿐만 아니라 제2 관통 전극(THV2)도 제2 하부 결합 패드(LBP2Ya)에 연결될 수 있다. 일부 실시예에서, 상부 구조체(S2XYa)는 제2 관통 전극(THV2)과 제2 상부 결합 패드(UBP2-2) 사이를 연결하는 제2 내부 패드(IP2)를 더 포함할 수 있다.
일부 실시예에서, 제1 비트 라인(BL1)은 제3 부분(P3) 및 제1 비트 라인(BL1)의 제2 부분(P2)과 제3 부분(P3) 사이의 제2 갭(G2)을 더 포함할 수 있다. 제2 하부 결합 패드(LBP2Ya)는 제1 비트 라인(BL1)의 제2 부분(P2) 및 제3 부분(P3)에 연결될 수 있다. 일부 실시예에서, 상부 구조체(S2XYa)는 제2 하부 결합 패드(LBP2Ya)와 제2 관통 전극(THV2) 사이를 연결하는 제4 비아(V1Ya), 제2 하부 결합 패드(LBP2Ya)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제5 비아(V2Ya), 및 제2 하부 결합 패드(LBP2Ya)와 제1 비트 라인(BL1)의 제3 부분(P3) 사이를 연결하는 제6 비아(V3Ya)를 더 포함할 수 있다.
일부 실시예에서, 제2 관통 전극(THV2)은 메모리 셀 어레이(MCA)를 관통할 수 있다. 구체적으로, 제2 관통 전극(THV2)은 적층 구조체(110)를 수직 방향(Z 방향)으로 관통할 수 있다. 제2 관통 전극(THV2)은 제2 관통 전극 홀(THVH2) 내에 위치할 수 있다. 일부 실시예에서, 상부 구조체(S2XYa)는 제2 관통 전극 홀(THVH2)의 측면과 제2 관통 전극(THV2) 사이의 제2 관통 전극 절연 층(ILt2)을 더 포함할 수 있다. 일부 실시예에서, 평면적 관점에서, 제2 관통 전극(THV2)은 제1 비트 라인(BL1)의 제2 갭(G2)과 중첩될 수 있다.
도 14a 및 도 14b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYb)를 개략적으로 나타낸 단면도 및 평면도이다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b에 도시된 상부 구조체(S2XYa)와 비교할 때, 제2 하부 결합 패드(LBP2Ya)는 제2 관통 전극(THV2) 및 제1 비트 라인(BL1)의 제2 부분(P2) 및 제3 부분(P3)뿐만 아니라 제1 비트 라인(BL1)의 제1 부분(P1)에도 연결될 수 있다. 일부 실시예에서, 상부 구조체(S2XYb)는 제2 하부 결합 패드(LBP2Ya)와 제2 관통 전극(THV2) 사이를 연결하는 제1 비아(V1Ya), 제2 하부 결합 패드(LBP2Ya)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제2 비아(V2Ya), 제2 하부 결합 패드(LBP2Ya)와 제1 비트 라인(BL1)의 제3 부분(P3) 사이를 연결하는 제3 비아(V3Ya), 제2 하부 결합 패드(LBP2Ya)와 제1 비트 라인(BL1)의 제1 부분(P1) 사이를 연결하는 제4 비아(V4Ya), 및 제1 하부 결합 패드(LBP2Xa)와 제1 관통 전극(THV1) 사이를 연결하는 제5 비아(V1Xa)를 포함할 수 있다.
도 15a 및 도 15b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYc)를 개략적으로 나타낸 단면도 및 평면도이다.
도 15a 및 도 15b를 참조하면, 도 13a 및 도 13b에 도시된 상부 구조체(S2XYa)와 비교할 때, 상부 구조체(S2XYc)는 제2 관통 전극(THV2), 및 제1 비트 라인(BL1)의 제2 부분(P2) 및 제3 부분(P3)을 제2 하부 결합 패드(LBP2Yb)에 연결하는 하부 라인(LL1Yb)을 더 포함할 수 있다. 일부 실시예에서, 상부 구조체(S2XYc)는 도 5a 및 도 5b에 도시된 상부 구조체(S2Xa)와 도 8a 및 도 8b에 도시된 상부 구조체(S2Yb)의 조합일 수 있다.
도 16a 및 도 16b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYd)를 개략적으로 나타낸 단면도 및 평면도이다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b에 도시된 상부 구조체(S2XYc)와 비교할 때, 제2 하부 연결 패드(LBP2Yb)는 하부 라인(LL1Yb)뿐만 아니라 제1 비트 라인(BL1)의 제1 부분(P1)에도 연결될 수 있다. 일부 실시예에서, 상부 구조체(S2XYd)는 제1 하부 결합 패드(LBP2Xa)과 제1 관통 전극(THV1) 사이를 연결하는 제1 비아(V1Xa) 및 제2 하부 결합 패드(LBP2Yb)와 제1 비트 라인(BL1)의 제1 부분(BL1) 사이를 연결하는 제2 비아(V4Xa)를 더 포함할 수 있다.
도 17a 및 도 17b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYe)를 개략적으로 나타낸 단면도 및 평면도이다.
도 17a 및 도 17b를 참조하면, 도 15a 및 도 15b에 도시된 상부 구조체(S2XYc)와 비교할 때, 하부 라인(LL1Yb)은 제2 관통 전극(THV2), 및 제1 비트 라인(BL1)의 제3 부분(P3)을 제2 하부 결합 패드(LBP2Yb)에 연결할 수 있다. 제2 하부 연결 패드(LBP2Yb)는 하부 라인(LL1Yb)뿐만 아니라 제1 비트 라인(BL1)의 제1 부분(P1)에도 연결될 수 있다. 일부 실시예에서, 상부 구조체(S2XYe)는 제1 하부 결합 패드(LBP2Xa)과 제1 관통 전극(THV1) 사이를 연결하는 제1 비아(V1Xa), 제2 하부 결합 패드(LBP2Yb)와 제1 비트 라인(BL1)의 제1 부분(BL1) 사이를 연결하는 제2 비아(V4Xa), 및 제2 하부 결합 패드(LBP2Yb)와 제1 비트 라인(BL1)의 제2 부분(P2) 사이를 연결하는 제3 비아(V5Xa)를 더 포함할 수 있다.
도 18a 및 도 18b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYf)를 개략적으로 나타낸 단면도 및 평면도이다.
도 18a 및 도 18b를 참조하면, 도 13a 및 도 13b에 도시된 상부 구조체(S2XYa)와 비교할 때, 상부 구조체(S2XYf)는 제1 하부 결합 패드(LBP2Xb)와 제1 관통 전극(THV1) 사이를 연결하는 제1 하부 라인(LL1Xb), 및 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하는 제2 하부 라인(LL2Xb)을 더 포함할 수 있다. 제2 하부 라인(LL2Xb)은 하부 결합 패드(LBP2Xb)에 연결되지 않을 수 있다. 일부 실시예에서, 상부 구조체(S2XYf)는 도 7a 및 도 7b에 도시된 상부 구조체(S2Xb)와 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya)의 조합일 수 있다.
도 19a 및 도 19b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYg)를 개략적으로 나타낸 단면도 및 평면도이다.
도 19a 및 도 19b를 참조하면, 도 18a 및 도 18b에 도시된 상부 구조체(S2CYf)와 비교할 때, 제2 하부 라인(LL2Xb)은 제2 하부 결합 패드(LBP2Ya)에도 연결될 수 있다. 제2 하부 결합 패드(LBP2Ya)는 제2 하부 라인(LL2Xb)을 통해 제1 비트 라인(BL1)의 제2 부분(P2)에 연결될 수 있다. 상부 구조체(S2XYg)는 제2 하부 결합 패드(LBP2Ya)와 제2 관통 전극(THV2) 사이를 연결하는 제1 비아(V1Ya), 및 제2 하부 결합 패드(LBP2Ya)와 제1 비트 라인(BL1)의 제3 부분(P3) 사이를 연결하는 제2 비아(V3Ya)를 포함할 수 있다.
도 20a 및 도 20b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYh)를 개략적으로 나타낸 단면도 및 평면도이다.
도 20a 및 도 20b를 참조하면, 도 18a 및 도 18b에 도시된 상부 구조체(S2CYf)와 비교할 때, 제2 하부 라인(LL2Xb)은 제1 비트 라인(BL1)의 제1 부분(P1) 및 제2 하부 결합 패드(LBP2Ya)에 연결될 수 있다. 제2 하부 라인(LL2Xb)은 제2 하부 결합 패드(LBP2Ya)를 통해 제1 비트 라인(BL1)의 제2 부분(P2)에 연결될 수 있다.
도 21a 및 도 21b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYi)를 개략적으로 나타낸 단면도 및 평면도이다.
도 21a 및 도 21b를 참조하면, 도 18a 및 도 18b에 도시된 상부 구조체(S2CYf)와 비교할 때, 상부 구조체(S2CYi)는 제2 관통 전극(THV2), 및 제1 비트 라인(BL1)의 제2 부분(P2) 및 제3 부분(P3)을 제2 하부 결합 패드(LBP2Yb)에 연결하는 제3 하부 라인(LL1Yb)을 더 포함할 수 있다. 일부 실시예에서, 상부 구조체(S2XYi)는 도 7a 및 도 7b에 도시된 상부 구조체(S2Xb)와 도 8a 및 도 8b에 도시된 상부 구조체(S2Yb)의 조합일 수 있다.
도 22a 및 도 22b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYj)를 개략적으로 나타낸 단면도 및 평면도이다.
도 22a 및 도 22b를 참조하면, 도 21a 및 도 21b에 도시된 상부 구조체(S2CYi)와 비교할 때, 제3 하부 라인(LL1Yb)은 제2 관통 전극(THV2), 및 제1 비트 라인(BL1)의 제2 부분(P2) 및 제3 부분(P3)뿐만 아니라 제1 비트 라인(BL1)의 제1 부분(P1)에도 연결될 수 있다. 즉, 제3 하부 라인(LL1Yb)은 제1 비트 라인(BL1)의 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3), 및 제2 관통 전극(THV2)을 제2 하부 결합 패드(LBP2Yb)에 연결시킬 수 있다.
도 23은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYk)를 개략적으로 나타낸 평면도이다.
도 23을 참조하면, 제1 비트 라인(BL1)은 제1 부분(P1), 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2) 사이의 갭(G1)을 포함할 수 있다. 평면적 관점에서, 제1 관통 전극(THV1)은 제1 비트 라인(BL1)의 제1 갭(G1)과 중첩될 수 있다. 제1 하부 결합 패드(LBP2Xa)는 제1 관통 전극(THV1)에 연결될 수 있다. 제1 하부 연결 패드(LCP2Xa)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하며 제1 하부 결합 패드(LBP2Xa)에 연결되지 않을 수 있다.
제1 비트 라인(BL1)과 평행하게 연장될 수 있는 제2 비트 라인(BL2)은 제1 부분(P1), 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2) 사이의 갭(G1)을 포함할 수 있다. 평면적 관점에서, 제2 관통 전극(THV2)은 제2 비트 라인(BL2)의 갭(G1)과 중첩될 수 있다. 제2 하부 결합 패드(LBP2Ya)는 제2 관통 전극(THV2) 및 제2 비트 라인(BL2)의 제1 부분(P1) 및 제2 부분(P2)에 연결될 수 있다. 제2 하부 결합 패드(LBP2Ya)는 제1 하부 연결 패드(LCP2Xa)에 연결되지 않을 수 있다.
일부 실시예에서, 상부 구조체(S2XYk)는 제1 관통 전극(THV1)과 제1 하부 결합 패드(LBP2Xa) 사이를 연결하는 제1 비아(V1Xa), 제1 비트 라인(BL1)의 제1 부분(P1)과 제1 연결 패드(LCP2Xa) 사이를 연결하는 제2 비아(V2Xa), 제1 비트 라인(BL1)의 제2 부분(P2)과 제1 연결 패드(LCP2Xa) 사이를 연결하는 제3 비아(V3Xa), 제2 관통 전극(THV2)과 제2 하부 결합 패드(LBP2Ya) 사이를 연결하는 제4 비아(V1Ya), 제2 비트 라인(BL2)의 제1 부분(P1)과 제2 하부 결합 패드(LBP2Ya) 사이를 연결하는 제5 비아(V2Ya), 및 제2 비트 라인(BL2)의 제2 부분(P2)과 제2 결합 패드(LBP2Ya) 사이를 연결하는 제6 비아(V3Ya)를 포함할 수 있다.
도 24는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYl)를 개략적으로 나타낸 평면도이다.
도 24를 참조하면, 도 23에 도시된 상부 구조체(S2XYk)와 비교할 때, 상부 구조체(S2XYl)는 제2 관통 전극(THV2) 및 제2 비트 라인(BL2)의 제1 부분(P1) 및 제2 부분(P2)을 제2 하부 결합 패드(LBP2Yb)에 연결시키는 하부 라인(LL1Yb)을 더 포함할 수 있다. 하부 라인(LL1Yb)은 제1 연결 패드(LCP2Xa)에 연결되지 않을 수 있다.
도 25는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYm)를 개략적으로 나타낸 평면도이다.
도 25를 참조하면, 도 23에 도시된 상부 구조체(S2XYk)와 비교할 때, 상부 구조체(S2XYm)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하며 제1 하부 결합 패드(LBP2Xb) 및 제2 하부 결합 패드(LBP2Ya)에 연결되지 않는 제1 하부 라인(LL2Xb)을 더 포함할 수 있다.
일부 실시예에서, 상부 구조체(S2XYm)는 제2 관통 전극(THV2)과 제2 하부 결합 패드(LBP2Ya) 사이를 연결하는 제1 비아(V1Ya), 제2 비트 라인(BL2)의 제1 부분(P1)과 제2 하부 결합 패드(LBP2Ya) 사이를 연결하는 제2 비아(V2Ya), 제2 비트 라인(BL2)의 제2 부분(P2)과 제2 결합 패드(LBP2Ya) 사이를 연결하는 제3 비아(V3Ya), 및 제1 관통 전극(THV1)과 제1 하부 결합 패드(LBP2Xa) 사이를 연결하는 제4 비아(V1Xa)를 포함할 수 있다.
도 26은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYn)를 개략적으로 나타낸 평면도이다.
도 26을 참조하면, 도 25에 도시된 상부 구조체(S2XYm)와 비교할 때, 상부 구조체(S2XYn)는 제2 관통 전극(THV2), 및 제2 비트 라인(BL2)의 제1 부분(P1) 및 제2 부분(P2)을 제2 하부 결합 패드(LBP2Yb)에 연결시키는 제2 하부 라인(LL1Yb)을 더 포함할 수 있다. 제2 하부 라인(LL1Yb)은 제1 하부 라인(LL2Xb)에 연결되지 않을 수 있다. 상부 구조체(S2XYn)는 제1 관통 전극(THV1)과 제1 하부 결합 패드(LBP2Xb) 사이를 연결하는 제1 비아(V1Xa)를 포함할 수 있다.
도 27은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XXa)를 개략적으로 나타낸 평면도이다.
도 27을 참조하면, 제1 비트 라인(BL1)은 제1 부분(P1), 제2 부분(P2), 제3 부분(P3), 제1 부분(P1)과 제2 부분(P2) 사이의 제1 갭(G1), 및 제2 부분(P2)과 제3 부분(P3) 사이의 제2 갭(G2)을 포함할 수 있다. 평면적 관점에서, 제1 관통 전극(THV1)은 제1 비트 라인(BL1)의 제1 갭(G1)과 중첩될 수 있고, 제2 관통 전극(THV2)은 제1 비트 라인(BL1)의 제2 갭(G2)과 중첩될 수 있다.
제1 하부 결합 패드(LBP2Xa-1)는 제1 관통 전극(THV1)에 연결될 수 있고, 제1 비트 라인(BL1)의 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3)에 연결되지 않을 수 있다. 제2 하부 결합 패드(LBP2Xa-2)는 제2 관통 전극(THV2)에 연결될 수 있고, 제1 비트 라인(BL1)의 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3)에 연결되지 않을 수 있다. 하부 연결 패드(LCP2Xa)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이 및 제1 비트 라인(BL1)의 제2 부분(P2)과 제3 부분(P3) 사이를 연결할 수 있다.
상부 구조체(S2XXa)는 제1 관통 전극(THV1)과 제1 하부 결합 패드(LBP2Xa-1) 사이를 연결하는 제1 비아(V1Xa), 제1 비트 라인(BL1)의 제1 부분(P1)과 하부 연결 패드(LCP2Xa) 사이를 연결하는 제2 비아(V2Xa), 제1 비트 라인(BL1)의 제2 부분(P2)과 하부 연결 패드(LCP2Xa) 사이를 연결하는 제3 비아(V3Xa), 제1 비트 라인(BL1)의 제3 부분(P3)과 하부 연결 패드(LCP2Xa) 사이를 연결하는 제4 비아(V4Xa), 및 제2 관통 전극(THV2)과 제2 하부 결합 패드(LBP2Xa-2) 사이를 연결하는 제5 비아(V5Xa)를 포함할 수 있다.
도 28은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XXb)를 개략적으로 나타낸 평면도이다.
도 28을 참조하면, 제1 하부 연결 패드(LCP2Xa-1)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하며 제1 하부 결합 패드(LBP2Xa-1)에 연결되지 않을 수 있다. 제1 하부 연결 패드(LCP2Xa-1)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하며 제1 하부 결합 패드(LBP2Xa-1)에 연결되지 않는 임의의 형상을 가질 수 있다.
제1 비트 라인(BL1)과 평행하게 연장될 수 있는 제5 비트 라인(BL5)은 제1 부분(P1), 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2) 사이의 갭(G1)을 포함할 수 있다. 평면적 관점에서, 제2 관통 전극(THV2)은 제5 비트 라인(BL5)의 갭(G1)과 중첩될 수 있다. 제2 하부 결합 패드(LBP2Xa-2)는 제2 관통 전극(THV2)에 연결될 수 있다. 제2 하부 연결 패드(LCP2Xa-2)는 제5 비트 라인(BL5)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하며 제2 하부 결합 패드(LBP2Xa-2) 및 제1 하부 연결 패드(LCP2Xa-1)에 연결되지 않을 수 있다. 제2 하부 연결 패드(LCP2Xa-2)는 제5 비트 라인(BL5)의 제1 부분(P1)과 제2 부분(P2) 사이를 연결하며 제2 하부 결합 패드(LBP2Xa-2) 및 제1 하부 연결 패드(LCP2Xa-1)에 연결되지 않는 임의의 형상을 가질 수 있다.
일부 실시예에서, 상부 구조체(S2XXb)는 제1 관통 전극(THV1)과 제1 하부 결합 패드(LBP2Xa-1) 사이를 연결하는 제1 비아(V1Xa-1), 제1 비트 라인(BL1)의 제1 부분(P1)과 제1 연결 패드(LCP2Xa-1) 사이를 연결하는 제2 비아(V2Xa-1), 제1 비트 라인(BL1)의 제2 부분(P2)과 제1 연결 패드(LCP2Xa-1) 사이를 연결하는 제3 비아(V3Xa-1), 제2 관통 전극(THV2)과 제2 하부 결합 패드(LBP2Xa-2) 사이를 연결하는 제4 비아(V1Xa-2), 제5 비트 라인(BL5)의 제1 부분(P1)과 제2 연결 패드(LCP2Xa-2) 사이를 연결하는 제5 비아(V2Xa-2), 및 제5 비트 라인(BL5)의 제2 부분(P2)과 제2 연결 패드(LCP2Xa-2) 사이를 연결하는 제6 비아(V3Xa-2)를 포함할 수 있다.
도 29는 본 개시의 일 실시예에 따른 메모리 장치(10YY)를 개략적으로 나타낸 단면도이다.
도 29를 참조하면, 메모리 장치(10YY)는 수직 방향(Z 방향)으로 적층된 제1 내지 제3 구조체(S1 내지 S3)를 포함할 수 있다. 예를 들어, 제1 구조체(S1)는 도 4를 참조하여 설명한 하부 구조체(S1a)일 수 있고, 제2 구조체(S2) 및 제3 구조체(S3) 각각은 도 6a 및 도 6b를 참조하여 설명한 상부 구조체(S2Ya)일 수 있다. 제3 구조체(S3)의 제1 비트 라인(BL1)은 제3 구조체(S3)의 하부 결합 패드(LBP2Ya)에 연결되고, 제2 구조체(S2)의 상부 결합 패드(UBP2), 및 제2 구조체(S2)의 관통 전극(THV)를 통해 제2 구조체(S2)의 하부 결합 패드(LBP2Ya)에 연결될 수 있다. 제2 구조체(S2)의 제1 비트 라인(BL1) 또한 제2 구조체(S2)의 하부 결합 패드(LBP2Ya)에 연결될 수 있다. 따라서, 2 구조체(S2)의 제1 비트 라인(BL1)과 제3 구조체(S3)의 제1 비트 라인(BL1)은 주변 회로(PC)의 동일 트랜지스터에 연결될 수 있다. 즉, 제2 구조체(S2)의 제1 비트 라인(BL1)과 제3 구조체(S3)의 제1 비트 라인(BL1)은 동일 노드에 연결될 수 있다.
도 30은 본 개시의 일 실시예에 따른 메모리 장치(10YX)를 개략적으로 나타낸 단면도이다.
도 30을 참조하면, 메모리 장치(10YX)는 수직 방향(Z 방향)으로 적층된 제1 내지 제3 구조체(S1 내지 S3)를 포함할 수 있다. 예를 들어, 제1 구조체(S1)는 도 4를 참조하여 설명한 하부 구조체(S1a)일 수 있고, 제2 구조체(S2)는 도 6a 및 도 6b를 참조하여 설명한 상부 구조체(S2Ya)일 수 있고, 제3 구조체(S3)는 도 5a 및 도 5b를 참조하여 설명한 상부 구조체(S2Xa)일 수 있다. 제3 구조체(S3)의 제1 비트 라인(BL1)은 제3 구조체(S3)의 하부 결합 패드(LBP2Ya)에 연결되지 않을 수 있고, 따라서 제2 구조체(S2)의 하부 결합 패드(LBP2Ya)에 연결되지 않을 수 있다. 반면, 제2 구조체(S2)의 제1 비트 라인(BL1)은 제2 구조체(S2)의 하부 결합 패드(LBP2Ya)에 연결될 수 있다. 따라서, 제2 구조체(S2)의 제1 비트 라인(BL1)과 제3 구조체(S3)의 제1 비트 라인(BL1)은 주변 회로(PC)의 상이한 트랜지스터들에 연결될 수 있다. 즉, 제2 구조체(S2)의 제1 비트 라인(BL1)과 제3 구조체(S3)의 제1 비트 라인(BL1)은 상이한 노드들에 연결될 수 있다.
도 31은 본 개시의 일 실시예에 따른 메모리 장치(10XY)를 개략적으로 나타낸 단면도이다.
도 31을 참조하면, 메모리 장치(10XY)는 수직 방향(Z 방향)으로 적층된 제1 내지 제3 구조체(S1 내지 S3)를 포함할 수 있다. 예를 들어, 제1 구조체(S1)는 도 4를 참조하여 설명한 하부 구조체(S1a)일 수 있고, 제2 구조체(S2)는 도 5a 및 도 5b를 참조하여 설명한 상부 구조체(S2Xa)일 수 있고, 제3 구조체(S3)는 도 6a 및 도 6b를 참조하여 설명한 상부 구조체(S2Ya)일 수 있다. 제3 구조체(S3)의 제1 비트 라인(BL1)은 제3 구조체(S3)의 하부 결합 패드(LBP2Ya)에 연결될 수 있고, 따라서 제2 구조체(S2)의 상부 결합 패드(UBP2), 및 제2 구조체(S2)의 관통 전극(THV)를 통해 제2 구조체(S2)의 하부 결합 패드(LBP2Xa)에 연결될 수 있다. 반면, 제2 구조체(S2)의 제1 비트 라인(BL1)은 제2 구조체(S2)의 하부 결합 패드(LBP2Xa)에 연결되지 않을 수 있다. 따라서, 제2 구조체(S2)의 제1 비트 라인(BL1)과 제3 구조체(S3)의 제1 비트 라인(BL1)은 주변 회로(PC)의 상이한 트랜지스터들에 연결될 수 있다. 즉, 제2 구조체(S2)의 제1 비트 라인(BL1)과 제3 구조체(S3)의 제1 비트 라인(BL1)은 상이한 노드들에 연결될 수 있다.
도 32는 본 개시의 일 실시예에 따른 메모리 장치(10XX)를 개략적으로 나타낸 단면도이다.
도 32를 참조하면, 메모리 장치(10XX)는 수직 방향(Z 방향)으로 적층된 제1 내지 제3 구조체(S1 내지 S3)를 포함할 수 있다. 예를 들어, 제1 구조체(S1)는 도 4를 참조하여 설명한 하부 구조체(S1a)일 수 있고, 제2 구조체(S2) 및 제3 구조체(S3) 각각은 도 5a 및 도 5b를 참조하여 설명한 하부 구조체(S2Xa)일 수 있다. 제3 구조체(S3)의 제1 비트 라인(BL1)은 제3 구조체(S3)의 하부 결합 패드(LBP2Xa)에 연결되지 않을 수 있고, 제2 구조체(S2)의 제1 비트 라인(BL1)은 제2 구조체(S2)의 하부 결합 패드(LBP2Xa)에 연결되지 않을 수 있다. 즉, 제2 구조체(S2)의 관통 전극(THV) 및 제3 구조체(S3)의 관통 전극(THV)이 형성하는 전기적 경로는 제2 구조체(S2) 및 제3 구조체(S3)의 제1 비트 라인(BL1)들과 주변 회로(PC) 사이의 전기적 연결에 사용되지 않을 않을 수 있다.
도 3 내지 도 32를 참조하면, 서로 연결된 관통 전극들(THV, THV1, THV2) 및 결합 패드들(예를 들어, LBP2Xa, LBP2Xb, LBP2Ya, LBP2Yb, UBP2, UBP1a, UBP1Xb, UBP1Yb, UBP1Xc, UBP1Yc)은 구조체들(예를 들어, S1 내지 S5)의 비트 라인들(예를 들어, BL1)과 주변 회로(PC) 사이의 전기적 통로로서 사용될 수 있다. 구조체들(예를 들어, S1 내지 S5)마다 결합 패드들(예를 들어, LBP2Xa, LBP2Xb, LBP2Ya, LBP2Yb, UBP2, UBP1a, UBP1Xb, UBP1Yb, UBP1Xc, UBP1Yc) 및 하부 라인들(예를 들어, LL1Xb, LL2Xb, LL1Yb)을 적절히 선택함으로써 이러한 주변 회로(PC)로의 전기적 통로에 구조체들(예를 들어, S1 내지 S5)의 비트 라인들(예를 들어, BL1)을 연결시키거나 연결시키지 않을지 선택할 수 있다. 이로써 상이한 구조체들(예를 들어, S1 내지 S5)의 비트 라인들(예를 들어, BL1)을 동일한 노드 또는 상이한 노드들에 연결할지를 용이하게 설정할 수 있다. 예를 들어, 일 실시예에서, 제2 구조체(S2)의 제1 비트 라인(BL1)과 제3 구조체(S3)의 제1 비트 라인(BL1)은 상이한 노드들에 연결되는 반면, 제2 구조체(S2)의 제1 비트 라인(BL1)과 제4 구조체(S4)의 제1 비트 라인(BL1)은 동일한 노드들에 연결될 수 있다.
상이한 구조체들(S1 내지 S5)에 연결되는 비트 라인들(BL1)이 동일 노드에 연결되는 경우, 주변 회로(PC)의 필요한 트랜지스터(TR)의 개수가 감소될 수 있고 따라서 메모리 장치의 평면적이 감소될 수 있으나, 메모리 장치의 성능이 감소될 수 있다. 반면, 상이한 구조체들(S1 내지 S5)에 연결되는 비트 라인들(BL1)이 상이한 노드들에 연결되는 경우, 메모리 장치의 성능이 증가될 수 있으나, 주변 회로(PC)의 필요한 트랜지스터(TR)의 개수가 증가될 수 있고 따라서 메모리 장치의 평면적이 증가될 수 있다. 따라서 본 개시의 메모리 장치는 메모리 장치의 평면적 및 성능을 용이하게 조절할 수 있다.
도 33은 본 개시의 일 실시예에 따른 메모리 장치(10XXa)를 개략적으로 나타낸 단면도이다.
도 33을 참조하면, 메모리 장치(10XXa)는 수직 방향(Z 방향)으로 적층된 제1 내지 제3 구조체들(S1 내지 S3)을 포함할 수 있다. 제1 구조체(S1)는 서로 이격된 주변 회로의 제1 부분(PC1) 및 제2 부분(PC2), 주변 회로의 제1 부분(PC1)에 연결되는 제1 상부 결합 패드(UBP1a-1), 및 주변 회로의 제2 부분(PC2)에 연결되는 제2 상부 결합 패드(UBP1a-2)를 포함할 수 있다.
제2 구조체(S2)는 제1 구조체(S1)의 제1 상부 결합 패드(UBP1a-1)에 연결되는 제1 하부 결합 패드(LBP2Xa-1), 제1 하부 결합 패드(LBP2Xa-1)에 연결되는 제1 관통 전극(THV1), 제1 관통 전극(THV1)에 연결되는 제1 상부 결합 패드(UBP2-1), 제1 관통 전극(THV1)에 의해 관통되는 메모리 셀 어레이(MCA), 메모리 셀 어레이(MCA)에 연결되는 제1 비트 라인(BL1), 제1 구조체(S1)의 제2 상부 결합 패드(UBP1a-2)에 연결되는 제2 하부 결합 패드(LBP2Xa-2), 제2 하부 결합 패드(LBP2Xa-2)에 연결되는 제2 관통 전극(THV2), 및 제2 관통 전극(THV2)에 연결되는 제2 상부 결합 패드(UBP2-2)을 포함할 수 있다. 일부 실시예에서, 제2 구조체(S2)의 제2 관통 전극(THV2)는 제2 구조체(S2)의 메모리 셀 어레이(MCA)를 관통하지 않고 제2 구조체(S2)의 메모리 셀 어레이(MCA) 밖의 제2 구조체(S2)의 외곽부에 위치할 수 있다.
제3 구조체(S3)는 제2 구조체(S2)의 제1 상부 결합 패드(UBP2-1)에 연결되는 제1 하부 결합 패드(LBP2Xa-1), 제1 하부 결합 패드(LBP2Xa-1)에 연결되는 제1 관통 전극(THV1), 제1 관통 전극(THV1)에 연결되는 제1 상부 결합 패드(UBP2-1), 제1 관통 전극(THV1)에 의해 관통되는 메모리 셀 어레이(MCA), 메모리 셀 어레이(MCA)에 연결되는 제1 비트 라인(BL1), 제2 구조체(S2)의 제2 상부 결합 패드(UBP2-2)에 연결되는 제2 하부 결합 패드(LBP2Xa-2), 제2 하부 결합 패드(LBP2Xa-2)에 연결되는 제2 관통 전극(THV2), 및 제2 관통 전극(THV2)에 연결되는 제2 상부 결합 패드(UBP2-2)을 포함할 수 있다. 일부 실시예에서, 제3 구조체(S3)의 제2 관통 전극(THV2)는 제3 구조체(S3)의 메모리 셀 어레이(MCA)를 관통하지 않고 제3 구조체(S3)의 메모리 셀 어레이(MCA) 밖의 제3 구조체(S3)의 외곽부에 위치할 수 있다.
제2 구조체(S2)의 제1 비트 라인(BL1)은 제2 구조체(S2)의 제1 하부 결합 패드(LBP2Xa-1) 및 제2 하부 결합 패드(LBP2Xa-2)에 연결되지 않을 수 있다. 제3 구조체(S3)의 제1 비트 라인(BL1)은 제3 구조체(S3)의 제1 하부 결합 패드(LBP2Xa-1) 및 제2 하부 결합 패드(LBP2Xa-2)에 연결되지 않을 수 있다. 메모리 장치(10XXa)는 제3 구조체(S3) 상에 위치하며 제3 구조체(S3)의 제1 상부 결합 패드(UBP2-1)와 제2 상부 결합 패드(UBP2-2) 사이를 연결하는 연결 라인(CL)을 더 포함할 수 있다.
따라서, 주변 회로의 제1 부분(PC1)은 제1 구조체(S1)의 제1 상부 결합 패드(UBP1a-1), 제2 구조체(S2)의 제1 하부 결합 패드(LBP2Xa-1), 제2 구조체(S2)의 제1 관통 전극(THV1), 제2 구조체(S2)의 제1 상부 결합 패드(UBP2-1), 제3 구조체(S3)의 제1 하부 결합 패드(LBP2Xa-1), 제3 구조체(S3)의 제1 관통 전극(THV1), 제3 구조체(S3)의 제1 상부 결합 패드(UBP2-1), 연결 라인(CL), 제3 구조체(S3)의 제2 상부 결합 패드(UBP2-2), 제3 구조체(S3)의 제2 관통 전극(THV2), 제3 구조체(S3)의 제2 하부 결합 패드(LBP2Xa-2), 제2 구조체(S2)의 제2 상부 결합 패드(UBP2-2), 제2 구조체(S2)의 제2 관통 전극(THV2), 제2 구조체(S2)의 제2 하부 결합 패드(LBP2Xa-2), 및 제1 구조체(S1)의 제2 상부 결합 패드(UBP1a-2)을 통해 주변 회로의 제2 부분(PC2)에 연결될 수 있다. 즉, 제2 구조체(S2) 및 제3 구조체(S3)의 비트 라인들(BL1)을 제2 구조체(S2) 및 제3 구조체(S3)의 제1 관통 전극들(THV1) 및 제2 관통 전극들(THV2)에 연결시키지 않고, 제2 구조체(S2) 및 제3 구조체(S3)의 제1 관통 전극들(THV1) 및 제2 관통 전극들(THV2)을 주변 회로의 제1 부분(PC1)과 제2 부분(PC2) 사이의 전기적 통로로 사용할 수 있다.
도 34는 본 개시의 일 실시예에 따른 메모리 장치(10XXb)를 개략적으로 나타낸 단면도이다.
도 34를 참조하면, 도 33을 참조하여 설명한 메모리 장치(10XXa)와 비교할 때, 제2 구조체(S2)의 제2 관통 전극(THV2)는 제2 구조체(S2)의 제1 관통 전극(THV1)과 유사하게 제2 구조체(S2)의 메모리 셀 어레이(MCA)를 관통할 수 있다. 제3 구조체(S3)의 제2 관통 전극(THV2)도 제3 구조체(S3)의 메모리 셀 어레이(MCA)를 관통할 수 있다.
도 35a 내지 도 35d는 본 개시의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 35a를 참조하면, 제1 기판(131) 상에 제2 구조체(S2)를 형성할 수 있다. 그러나, 제2 구조체(S2)의 상부 결합 패드(예를 들어, UBP2, 도 35c 참조)는 아직 형성되지 않을 수 있다. 제2 구조체(S2)는 도 5a 및 5b에 도시된 상부 구조체 (S2Xa), 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya), 도 7a 및 도 7b에 도시된 상부 구조체(S2Xb), 도 8a 및 도 8b에 도시된 상부 구조체(S2Yb), 도 13a 및 도 13b에 도시된 상부 구조체(S2XYa), 도 14a 및 도 14b에 도시된 상부 구조체(S2XYb), 도 15a 및 도 15b에 도시된 상부 구조체(S2XYc), 도 16a 및 도 16b에 도시된 상부 구조체(S2XYd), 도 17a 및 도 17b에 도시된 상부 구조체(S2XYe), 도 18a 및 도 18b에 도시된 상부 구조체(S2XYf), 도 19a 및 도 19b에 도시된 상부 구조체(S2XYg), 도 20a 및 도 20b에 도시된 상부 구조체(S2XYh), 도 21a 및 도 21b에 도시된 상부 구조체(S2XYi), 도 22a 및 도 22b에 도시된 상부 구조체(S2XYj), 도 23에 도시된 상부 구조체(S2XYk), 도 24에 도시된 상부 구조체(S2XYl), 도 25에 도시된 상부 구조체(S2XYm), 도 26에 도시된 상부 구조체(S2XYn), 도 27에 도시된 상부 구조체(S2XXa), 도 28에 도시된 상부 구조체(S2XXb), 또는 이들의 조합을 포함할 수 있다.
도 35b를 참조하면, 제1 구조체(S1)를 형성할 수 있다. 제1 구조체(S1)는 도 4에 도시된 하부 구조체(S1a), 도 9a 및 도 9b에 도시된 하부 구조체(S1Xb), 도 10a 및 도 10b에 도시된 하부 구조체(S1Yb), 도 11a 및 도 11b에 도시된 하부 구조체(S1Xc), 도 12a 및 도 12b에 도시된 하부 구조체(S1Yc), 또는 이들의 조합을 포함할 수 있다.
다음으로, 제2 구조체(S2)의 하부 결합 패드(LBP2Xa)가 제1 구조체(S1)의 상부 결합 패드(UBP1a)에 접촉하도록 제1 구조체(S1) 상에 제2 구조체(S2)를 정렬시키고, 제1 구조체(S1)와 제2 구조체(S2)를 결합시킬 수 있다. 일부 실시예에서, 제1 구조체(S1)와 제2 구조체(S2)에 열 및/또는 압력을 인가하면, 제1 구조체(S1)의 상부 결합 패드(UBP1a) 및 제2 구조체(S2)의 하부 결합 패드(LBP2Xa)가 리플로우되어 제1 구조체(S1)의 상부 결합 패드(UBP1a)와 제2 구조체(S2)의 하부 결합 패드(LBP2Xa)가 일체로 결합될 수 있다.
도 35b 및 도 35c를 참조하면, 제1 기판(131)을 제2 구조체(S2)로부터 제거할 수 있다. 다음으로, 제2 구조체(S2)의 내부 패드(IP) 상에 상부 결합 패드(UBP2)를 형성할 수 있다.
도 35d를 참조하면, 도 35a를 참조하여 설명한 바와 유사하게, 제2 기판(132) 상에 제3 구조체(S3)를 형성할 수 있다. 그러나, 제3 구조체(S3)의 상부 결합 패드는 형성되지 않을 수 있다. 제3 구조체(S3)의 하부 결합 패드(LBP2Ya)가 제2 구조체(S2)의 상부 결합 패드(UBP2)에 접촉하도록 제2 구조체(S2) 상에 제3 구조체(S3)를 정렬시키고, 제2 구조체(S2)와 제3 구조체(S3)를 결합시킬 수 있다. 일부 실시예에서, 제2 구조체(S2)와 제3 구조체(S3)에 열 및/또는 압력을 인가하면, 제2 구조체(S2)의 상부 결합 패드(UBP2) 및 제3 구조체(S3)의 하부 결합 패드(LBP2Ya)가 리플로우되어 제2 구조체(S2)의 상부 결합 패드(UBP2)와 제3 구조체(S3)의 하부 결합 패드(LBP2Ya)가 일체로 결합될 수 있다. 도 35b 내지 도 35d를 참조하여 설명한 바와 유사한 방법으로 제3 구조체(S3) 상에 추가적으로 다른 구조체들을 더 적층할 수 있다.
이로써 본 개시의 일 실시예에 따른 메모리 장치가 제조될 수 있다. 이와 같은 메모리 장치 제조 방법에 따르면, 주변 회로(PC)를 포함하는 구조체(S1)와 메모리 셀 어레이(MCA)를 포함하는 구조체들(S2 및 S3)이 별도로 제조되고, 나중에 서로 결합되므로, 메모리 셀 어레이(MCA)를 제조하는 동안 발생할 수 있는 열 및 응력에 의해 먼저 제조된 주변회로(PC)가 손상되는 것을 방지할 수 있다. 또한, 구조체들(S1 내지 S3)을 적층시킴으로써 향상된 집적도를 가지는 메모리 장치를 제조할 수 있다.
도 36a 및 도 36b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2Xc)를 개략적으로 나타낸 단면도 및 평면도이다.
도 36a 및 도 36b를 참조하면, 도 5a 및 도 5b에 도시된 상부 구조체(S2Xa)와 비교할 때, 상부 구조체(S2Xc)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 비아(V2Xc) 사이에 연결되는 제1 하부 라인(LL1c), 및 제1 비트 라인(BL1)의 제2 부분(P2)과 제3 비아(V3Xc) 사이에 연결되는 제2 하부 라인(LL2c)을 더 포함할 수 있다. 일부 실시예에서, 제1 하부 라인(LL1c) 및 제2 하부 라인(LL2c)의 폭 및 피치(pitch)는 비트 라인들(BL1 내지 BL4)의 폭 및 피치보다 클 수 있으며, 따라서, 제2 비아(V2Xc) 및 제3 비아(V3Xc)를 제1 하부 라인(LL1c) 및 제2 하부 라인(LL2c)에 용이하게 각각 정렬할 수 있다.
도 37a 및 도 37b는 각각 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2Yc)를 개략적으로 나타낸 단면도 및 평면도이다.
도 37a 및 도 37b를 참조하면, 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya)와 비교할 때, 상부 구조체(S2Yc)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 비아(V2Yc) 사이에 연결되는 제1 하부 라인(LL1c), 및 제1 비트 라인(BL1)의 제2 부분(P2)과 제3 비아(V3Yc) 사이에 연결되는 제2 하부 라인(LL2c)을 더 포함할 수 있다. 일부 실시예에서, 제1 하부 라인(LL1c) 및 제2 하부 라인(LL2c)의 폭 및 피치는 비트 라인들(BL1 내지 BL4)의 폭 및 간격보다 클 수 있으며, 따라서, 제2 비아(V2Yc) 및 제3 비아(V3Yc)를 제1 하부 라인(LL1c) 및 제2 하부 라인(LL2c)에 용이하게 각각 정렬할 수 있다.
도 38은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYo)를 개략적으로 나타낸 평면도이다. 도 39는 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYp)를 개략적으로 나타낸 평면도이다.
도 38 및 도 39를 참조하면, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 각각은 제1 부분(P1), 제2 부분(P2), 및 제1 부분(P1)과 제2 부분(P2) 사이의 갭(G1)을 포함할 수 있다. 제1 관통 전극(THV1) 상에는 제1 비아(V1)가 위치할 수 있다. 제1 비트 라인(BL1)의 제1 부분(P1) 상에는 제2 비아(V2) 및 제4 비아(V4)가 위치할 수 있다. 제1 비트 라인(BL1)의 제2 부분(P2) 상에는 제3 비아(V3) 및 제5 비아(V5)가 위치할 수 있다. 제2 관통 전극(THV2) 상에는 제6 비아(V6)가 위치할 수 있다. 제2 비트 라인(BL2)의 제1 부분(P1) 상에는 제7 비아(V7) 및 제8 비아(V8)가 위치할 수 있다. 제2 비트 라인(BL2)의 제2 부분(P2) 상에는 제9 비아(V9) 및 제10 비아(V10)가 위치할 수 있다.
도 38에 도시된 상부 구조체(S2XYo)에서, 제1 하부 결합 패드(LBP2a-1)는 제1 비아(V1)를 통해 제1 관통 전극(THV1)에 연결될 수 있으며, 제2 비아(V2)를 통해 제1 비트 라인(BL1)의 제1 부분(P1)에 연결될 수 있으며, 제3 비아(V3)를 통해 제1 비트 라인(BL1)의 제2 부분(P2)에 연결될 수 있다. 제2 하부 결합 패드(LBP2a-2)는 제6 비아(V6)를 통해 제2 관통 전극(THV2)에 연결될 수 있다. 하부 연결 패드(LCP2a-2)는 제9 비아(V9)를 통해 제2 비트 라인(BL2)의 제1 부분(P1)에 연결될 수 있으며, 제10 비아(V10)를 통해 제2 비트 라인(BL2)의 제2 부분(P2)에 연결될 수 있다. 제4 비아(V4) 및 제5 비아(V5)는 제1 비트 라인(BL1) 상에 위치할 수 있으나 연결에 사용되지 않을 수 있다. 제7 비아(V7) 및 제8 비아(V8)는 제2 비트 라인(BL2) 상에 위치할 수 있으나 연결에 사용되지 않을 수 있다. 하부 결합 패드들(LBP2a-1 및 LBP2a-2) 및 하부 연결 패드(LCP2a-2)에 연결되지 않는 제4 비아(V4), 제5 비아(V5), 제7 비아(V7) 및 제8 비아(V8) 각각은 여분 비아로 불릴 수 있다.
일부 실시예에서, 상부 구조체(S2XYo)는 적어도 하나의 여분 비아 상에 각각 위치하며 연결에 사용되지 않는 적어도 하나의 더미 패드를 더 포함할 수 있다. 예를 들어, 상부 구조체(S2XYo)는 제4 여분 비아(V4) 상의 제1 더미 패드(LDP1) 및 제5 여분 비아(V5) 상의 제2 더미 패드(LDP2)를 더 포함할 수 있다. 일부 실시예에서, 제7 여분 비아(V7) 및 제8 여분 비아(V8) 상에는 더미 패드가 없을 수 있다. 다른 실시예에서, 도 38에 도시된 바와 달리, 제7 여분 비아(V7) 및 제8 여분 비아(V8) 상에도 더미 패드들이 각각 위치할 수 있다. 일부 실시예에서, 제1 더미 패드(LDP1) 및 제2 더미 패드(LDP2)는 각각 제4 여분 비아(V4) 및 제5 여분 비아(V5) 외에 다른 어떠한 전도성 구성 요소와 접촉하지 않을 수 있다. 따라서 제1 더미 패드(LDP1) 및 제2 더미 패드(LDP2)는 각각 제4 여분 비아(V4) 및 제5 여분 비아(V5)를 전기적으로 고립시킬 수 있다.
도 39에 도시된 상부 구조체(S2XYp)에서, 제1 하부 결합 패드(LBP2a-1)는 제1 비아(V1)를 통해 제1 관통 전극(THV1)에 연결될 수 있다. 하부 연결 패드(LCP2a-1)는 제4 비아(V4)를 통해 제1 비트 라인(BL1)의 제1 부분(P1)에 연결될 수 있으며, 제5 비아(V5)를 통해 제1 비트 라인(BL1)의 제2 부분(P2)에 연결될 수 있다. 제2 하부 결합 패드(LBP2a-2)는 제6 비아(V6)를 통해 제2 관통 전극(THV2)에 연결될 수 있으며, 제7 비아(V7)를 통해 제2 비트 라인(BL2)의 제1 부분(P1)에 연결될 수 있으며, 제8 비아(V8)를 통해 제2 비트 라인(BL2)의 제2 부분(P2)에 연결될 수 있다. 제2 비아(V2) 및 제3 비아(V3)는 제1 비트 라인(BL1) 상에 위치할 수 있으나 연결에 사용되지 않을 수 있다. 제9 비아(V9) 및 제10 비아(V10)는 제2 비트 라인(BL2) 상에 위치할 수 있으나 연결에 사용되지 않을 수 있다. 하부 결합 패드들(LBP2a-1 및 LBP2a-2) 및 하부 연결 패드(LCP2a-1)에 연결되지 않는 제2 비아(V2), 제3 비아(V3), 제9 비아(V9) 및 제10 비아(V10) 각각은 여분 비아로 불릴 수 있다.
일부 실시예에서, 상부 구조체(S2XYp)는 적어도 하나의 여분 비아 상에 각각 위치하며 연결에 사용되지 않는 적어도 하나의 더미 패드를 더 포함할 수 있다. 예를 들어, 상부 구조체(S2XYp)는 제9 여분 비아(V9) 상의 제3 더미 패드(LDP3) 및 제10 여분 비아(V10) 상의 제4 더미 패드(LDP4)를 더 포함할 수 있다. 일부 실시예에서, 제2 여분 비아(V2) 및 제3 여분 비아(V3) 상에는 더미 패드가 없을 수 있다. 다른 실시예에서, 도 39에 도시된 바와 달리, 제2 여분 비아(V2) 및 제3 여분 비아(V3) 상에도 더미 패드들이 각각 위치할 수 있다. 일부 실시예에서, 제3 더미 패드(LDP3) 및 제4 더미 패드(LDP4)는 각각 제9 여분 비아(V9) 및 제10 여분 비아(V10) 외에 다른 어떠한 전도성 구성 요소와 접촉하지 않을 수 있다. 따라서 제3 더미 패드(LDP3) 및 제4 더미 패드(LDP4)는 각각 제9 여분 비아(V9) 및 제10 여분 비아(V10)를 전기적으로 고립시킬 수 있다.
이와 같이, 결합 패드들(LBP2a-1 및 LBP2a-2) 및 하부 패드들(LCP2a-1 및 LCP2a-2)과 비트 라인들(BL1 및 BL2) 사이의 연결관계에 무관하게 미리 비아들(V1 내지 V10)을 적절히 형성하고, 이후 결합 패드들(LBP2a-1 및 LBP2a-2) 및 하부 패드들(LCP2a-1 및 LCP2a-2)과 비트 라인들(BL1 및 BL2) 사이의 연결관계에 따라 비아들(V1 내지 V10) 중 일부만을 사용할 수 있다. 예를 들어, 제1 내지 제10 비아들(V1 내지 V10)을 형성 해 놓고, 도 38에 도시된 바와 같이 제 1 비트 라인(BL1)은 제1 하부 결합 패드(LBP2a-1)에 연결시키고 제2 비트 라인(BL2)은 제2 하부 결합 패드(LBP2a-2)에 연결시키지 않고 하부 연결 패드(LCP2a-2)에 연결시키거나, 도 39에 도시된 바와 같이 제 1 비트 라인(BL1)은 제1 하부 결합 패드(LBP2a-1)에 연결시키지 않고 하부 연결 패드(LCP2a-1)에 연결시키고 제2 비트 라인(BL2)은 제2 하부 결합 패드(LBP2a-2)에 연결시킬 수 있다. 완성된 상부 구조체가 도 38에 도시된 상부 구조체(S2XYo)가 될지 또는 도 39에 도시된 상부 구조체(S2XYp)가 될지 여부가 하부 결합 패드들(LBP2a-1 및 LBP2a-2) 및 하부 연결 패드(LCP2a-1 또는 LCP2a-2)를 형성하는 마지막 단계에서 결정되므로 제조 비용이 감소될 수 있다.
도 40은 본 개시의 일 실시예에 따른 메모리 장치에 포함되는 상부 구조체(S2XYq)를 개략적으로 나타낸 평면도이다.
도 40을 참조하면, 도 38에 도시된 상부 구조체(S2XYo)와 비교할 때, 상부 구조체(S2XYq)는 제1 비트 라인(BL1)의 제1 부분(P1)과 제2 비아(V2) 사이에 연결되는 제1 하부 라인(LLC1), 제1 비트 라인(BL1)의 제2 부분(P2)과 제3 비아(V3) 사이에 연결되는 제2 하부 라인(LLC2), 제3 비트 라인(BL3)의 제1 부분(P1)과 제9 비아(V9) 사이에 연결되는 제3 하부 라인(LLC3), 및 제3 비트 라인(BL2)의 제2 부분(P2)과 제10 비아(V10) 사이에 연결되는 제4 하부 라인(LLC4)을 더 포함할 수 있다. 제4 여분 비아(V4)는 제1 하부 라인(LLC1) 상에 위치할 수 있으며, 제5 여분 비아(V5)는 제2 하부 라인(LLC2) 상에 위치할 수 있다. 제7 여분 비아(V7)는 제3 하부 라인(LLC3) 상에 위치할 수 있으며, 제8 여분 비아(V8)는 제4 하부 라인(LLC4) 상에 위치할 수 있다.
도 41은 본 개시의 일 실시예에 따른 메모리 장치(10a)를 개략적으로 나타낸 단면도이다.
도 41을 참조하면, 메모리 장치(10a)는 Z 방향으로 적층된 제1 내지 제3 구조체들(S1 내지 S3)을 포함할 수 있다. 제1 구조체(S1)는 셀-온-페리(cell-on-peri, COP) 구조일 수 있다. 즉, 제1 구조체(S1)는 주변 회로(PC) 및 주변 회로(PC) 상의 제1 메모리 셀 어레이(MCA1)를 포함할 수 있으며, 제1 메모리 셀 어레이(MCA1)는 Z 방향으로 올라가는 계단 형상의 적층 구조체를 포함할 수 있다. 예를 들어, 제1 구조체(S1)는 도 9a 및 도 9b에 도시된 하부 구조체(S1Xb), 도 10a 및 도 10b에 도시된 하부 구조체(S1Yb), 도 11a 및 도 11b에 도시된 하부 구조체(S1Xc), 도 12a 및 도 12b에 도시된 하부 구조체(S1Yc), 또는 이들의 조합일 수 있다. 제2 구조체(S2) 및 제3 구조체(S3)는 각각 제2 메모리 셀 어레이(MCA2) 및 제3 메모리 셀 어레이(MCA3)를 포함할 수 있다. 제2 메모리 셀 어레이(MCA2) 및 제3 메모리 셀 어레이(MCA3) 각각은 Z 방향으로 내려가는 계단 형상의 적층 구조체를 포함할 수 있다. 예를 들어, 제2 구조체(S2) 및 제3 구조체(S3) 각각은 도 5a 및 도 5b에 도시된 상부 구조체(S2Xa), 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya), 도 7a 및 도 7b에 도시된 상부 구조체(S2Xb), 도 8a 및 도 8b에 도시된 상부 구조체(S2Yb), 또는 이들의 조합일 수 있다.
도 42는 본 개시의 일 실시예에 따른 메모리 장치(10b)를 개략적으로 나타낸 단면도이다.
도 42를 참조하면, 도 41과 비교할 때, 메모리 장치(10b)의 제2 구조체(S2) 및 제3 구조체(S3)는 뒤집어질 수 있다. 즉, 제2 구조체(S2) 내의 제2 메모리 셀 어레이(MCA2) 및 제3 구조체(S3) 내의 제3 메모리 셀 어레이(MCA3)는 Z 방향으로 올라가는 계단 형상의 적층 구조체를 포함할 수 있다.
도 43은 본 개시의 일 실시예에 따른 메모리 장치(10c)를 개략적으로 나타낸 단면도이다.
도 43을 참조하면, 메모리 장치(10c)는 메모리 장치(10c)의 하단의 제1 주변 회로(PC1), 메모리 장치(10c)의 상단의 제2 주변 회로(PC2), 및 제1 주변 회로(PC1)와 제2 주변 회로(PC2) 사이에 Z 방향으로 적층된 복수의 메모리 셀 어레이(MCA1 내지 MCA4)를 포함할 수 있다. 예를 들어, 메모리 장치(10c)는 Z 방향으로 적층된 제1 내지 제5 구조체(S5)를 포함하고, 제1 구조체(S1)는 주변 회로(PC1)를 포함하고, 제2 내지 제4 구조체(S2 내지 S4)는 제1 내지 제3 메모리 셀 어레이(MCA1 내지 MCA3)를 포함하고, 제5 구조체(S5)는 제4 메모리 셀 어레이(MCA4) 및 제2 주변 회로(PC2)를 포함할 수 있다. 제1 구조체(S1)는 예를 들어 도 4에 도시된 하부 구조체(S1a)일 수 있고, 제2 내지 제4 구조체(S2 내지 S4)는 도 5a 및 도 5b에 도시된 상부 구조체(S2Xa), 도 6a 및 도 6b에 도시된 상부 구조체(S2Ya), 도 7a 및 도 7b에 도시된 상부 구조체(S2Xb), 도 8a 및 도 8b에 도시된 상부 구조체(S2Yb), 또는 이들의 조합일 수 있다. 제5 구조체(S5)는 예를 들어 도 9a 및 도 9b에 도시된 하부 구조체(S1Xb), 도 10a 및 도 10b에 도시된 하부 구조체(S1Yb), 도 11a 및 도 11b에 도시된 하부 구조체(S1Xc), 도 12a 및 도 12b에 도시된 하부 구조체(S1Yc), 또는 이들의 조합이 뒤집힌 것일 수 있다.
도 44는 본 개시의 일 실시예에 따른 메모리 장치(10d)를 개략적으로 나타낸 단면도이다.
도 44를 참조하면, 도 43과 비교할 때, 메모리 장치(10d)는 Z 방향으로 적층된 제1 구조체(S1') 및 제3 내지 제5 구조체(S3 내지 S5)를 포함할 수 있다. 제1 구조체(S1')는 COP 구조일 수 있다. 즉, 제1 구조체(S1')는 제1 주변 회로(PC1) 및 제1 주변 회로(PC1) 상의 제1 메모리 셀 어레이(MCA1)를 포함할 수 있다. 예를 들어, 제1 구조체(S1')는 도 9a 및 도 9b에 도시된 하부 구조체(S1Xb), 도 10a 및 도 10b에 도시된 하부 구조체(S1Yb), 도 11a 및 도 11b에 도시된 하부 구조체(S1Xc), 도 12a 및 도 12b에 도시된 하부 구조체(S1Yc), 또는 이들의 조합일 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 메모리 장치, UBP1, UBP2: 상부 결합 패드, LBP2, LBP2Xa, LBP2Xb, LBP2Ya, LBP2Yb: 하부 결합 패드, LCP2Xa: 하부 연결 패드, UCP1Xb: 상부 연결 패드, LL1Xb, LL2Xb, LL1Yb: 하부 라인, S1, S1a, S1Xb, S1Xc, S1Yb, S2, S2Xa, S2Xb, S2Ya, S2Yb, S3, S4, S5: 구조체, PC: 주변 회로, MCA: 메모리 셀 어레이, CSL: 공통 소스 라인, BL1 내지 BL4: 비트 라인, V, V1Xa, V1Xb, V1Ya, V1Yb, V2Xa, V2Xb, V2Ya, V2Yb, V3Xa, V3Xb, V3Ya, V3Yb: 비아, 110: 적층 구조체, 111: 게이트 층, 112: 층간 절연 층, 120: 채널 구조체, 120H: 채널 구조체 홀, 121: 채널 층, 122: 충진 절연 층, 123: 게이트 절연 층, 124: 패드, THV, THV1, THV2: 관통 전극, THVH: 관통 전극 홀, ILt: 관통 전극 절연 층, IP: 내부 패드

Claims (20)

  1. 하부 구조체; 및
    상기 하부 구조체 상에 적층된 복수의 상부 구조체를 포함하고,
    상기 하부 구조체는 주변 회로, 및 상기 주변 회로에 연결되며 상기 하부 구조체의 상면에 위치하는 상부 결합 패드를 포함하고,
    상기 복수의 상부 구조체의 각각의 상부 구조체는 수직 방향으로 적층된 복수의 게이트 층을 포함하는 적층 구조체, 각각이 상기 수직 방향으로 상기 적층 구조체를 관통하는 복수의 채널 구조체, 상기 적층 구조체 아래에 위치하며 상기 복수의 채널 구조체에 연결되는 비트 라인, 상기 적층 구조체를 상기 수직 방향으로 관통하는 관통 전극, 및 상기 각각의 상부 구조체의 하면에 위치하며 상기 관통 전극에 연결되는 하부 결합 패드를 포함하고,
    상기 복수의 상부 구조체 중 최상부 상부 구조체가 아닌 각각의 상부 구조체는 상기 각각의 상부 구조체의 상면에 위치하며 상기 관통 전극에 연결되는 상부 결합 패드를 더 포함하고,
    상기 각각의 상부 구조체의 상기 비트 라인은 수평 방향으로 연장되는 제1 부분, 상기 수평 방향으로 연장되는 제2 부분, 및 상기 각각의 상부 구조체의 상기 비트 라인의 상기 제1 부분과 상기 제2 부분을 상기 수평 방향으로 이격시키는 갭을 포함하고,
    평면적 관점에서, 상기 각각의 상부 구조체의 상기 관통 전극은 상기 각각의 상부 구조체의 상기 비트 라인의 상기 갭과 중첩되고,
    상기 복수의 상부 구조체 중 최하부 상부 구조체의 상기 하부 결합 패드가 상기 하부 구조체의 상기 상부 결합 패드에 접촉하도록 상기 최하부 상부 구조체는 상기 하부 구조체 상에 상기 수직 방향으로 적층되고,
    상기 복수의 상부 구조체는 상기 수직 방향으로 적층되는 제1 상부 구조체 및 제2 상부 구조체를 포함하고,
    상기 제2 상부 구조체의 상기 하부 결합 패드는 상기 제1 상부 구조체의 상기 상부 결합 패드에 접촉하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 상부 구조체 중 적어도 하나의 상부 구조체의 상기 비트 라인의 상기 제1 부분 및 상기 제2 부분은 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드에 연결되지 않는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 적어도 하나의 상부 구조체는 상기 적어도 하나의 상부 구조체의 상기 비트 라인의 상기 제1 부분과 상기 제2 부분 사이를 연결하는 하부 연결 패드를 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 적어도 하나의 상부 구조체의 상기 하부 연결 패드의 하면은 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드의 하면과 동일 평면 상에 위치하는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서,
    상기 적어도 하나의 상부 구조체는 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드와 상기 관통 전극 사이를 연결하는 제1 비아, 상기 적어도 하나의 상부 구조체의 상기 하부 연결 패드와 상기 비트 라인의 상기 제1 부분 사이를 연결하는 제2 비아, 및 상기 적어도 하나의 상부 구조체의 상기 하부 연결 패드와 상기 비트 라인의 상기 제2 부분 사이를 연결하는 제3 비아를 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제2 항에 있어서,
    상기 적어도 하나의 상부 구조체는 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드와 상기 관통 전극 사이를 연결하는 제1 하부 라인, 및 상기 적어도 하나의 상부 구조체의 상기 비트 라인의 상기 제1 부분과 상기 제2 부분 사이를 연결하며 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드에 연결되지 않는 제2 하부 라인을 더 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서,
    상기 복수의 상부 구조체 중 적어도 하나의 상부 구조체의 상기 비트 라인의 상기 제1 부분 및 상기 제2 부분은 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드에 연결되는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 적어도 하나의 상부 구조체는 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드와 상기 관통 전극 사이를 연결하는 제4 비아, 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드와 상기 비트 라인의 상기 제1 부분 사이를 연결하는 제5 비아, 및 상기 적어도 하나의 상부 구조체의 상기 하부 결합 패드와 상기 비트 라인의 상기 제2 부분 사이를 연결하는 제6 비아를 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1 항에 있어서,
    상기 하부 구조체는 상기 주변 회로 상에 상기 수직 방향으로 적층된 복수의 게이트 층을 포함하는 적층 구조체, 각각이 상기 수직 방향으로 상기 적층 구조체를 관통하는 복수의 채널 구조체, 상기 적층 구조체 상에 위치하며 상기 복수의 채널 구조체에 연결되는 비트 라인, 및 상기 적층 구조체를 관통하며 상기 하부 구조체의 상기 상부 결합 패드와 상기 주변 회로 사이를 연결하는 관통 전극을 더 포함하고,
    상기 하부 구조체의 상기 비트 라인은 수평 방향으로 연장되는 제1 부분, 상기 수평 방향으로 연장되는 제2 부분, 및 상기 하부 구조체의 상기 비트 라인의 상기 제1 부분과 상기 제2 부분을 상기 수평 방향으로 이격시키는 갭을 포함하고,
    평면적 관점에서, 상기 하부 구조체의 상기 관통 전극은 상기 하부 구조체의 상기 비트 라인의 상기 갭과 중첩되는 것을 특징으로 하는 메모리 장치.
  10. 제1 구조체; 및
    상기 제1 구조체 상의 제2 구조체를 포함하고,
    상기 제1 구조체는 주변 회로, 상기 주변 회로에 연결되는 제1 상부 결합 패드, 및 상기 주변 회로에 연결되는 제2 상부 결합 패드를 포함하고,
    상기 제2 구조체는 상기 제1 구조체의 상기 제1 상부 결합 패드에 연결되는 제1 하부 결합 패드, 상기 제2 구조체의 상기 제1 하부 결합 패드에 연결되는 제1 관통 전극, 상기 제2 구조체의 상기 제1 관통 전극에 연결되는 상기 제2 구조체의 제1 상부 결합 패드, 상기 제1 구조체의 상기 제2 상부 결합 패드에 연결되는 제2 하부 결합 패드, 상기 제2 구조체의 상기 제2 하부 결합 패드에 연결되는 제1 비트 라인, 및 상기 제2 구조체의 상기 제1 비트 라인에 연결되는 메모리 셀 어레이를 포함하고,
    상기 제2 구조체의 상기 제1 비트 라인은 제1 부분, 제2 부분, 및 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분과 상기 제2 부분 사이의 제1 갭을 포함하고,
    상기 제2 구조체의 상기 제1 하부 결합 패드는 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분 및 상기 제2 부분에 연결되지 않는 것을 특징으로 하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 제2 구조체는 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분과 상기 제2 부분 사이를 연결하는 제1 하부 연결 패드를 더 포함하고,
    상기 제2 구조체의 상기 제1 하부 연결 패드는 상기 제2 구조체의 상기 제1 하부 결합 패드에 연결되지 않는 것을 특징으로 하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 제2 구조체는 상기 제2 구조체의 상기 제2 하부 결합 패드에 연결되는 제2 관통 전극, 및 상기 제2 관통 전극에 연결되는 제2 상부 결합 패드를 더 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제12 항에 있어서,
    상기 제2 구조체의 상기 제1 비트 라인은 제3 부분 및 상기 제2 구조체의 상기 제1 비트 라인의 상기 제2 부분과 상기 제3 부분 사이의 제2 갭을 더 포함하고,
    상기 제2 구조체의 상기 제2 하부 결합 패드는 상기 제2 구조체의 상기 제2 관통 전극, 및 상기 제2 구조체의 상기 제1 비트 라인의 상기 제2 부분 및 상기 제3 부분에 연결되는 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서,
    상기 제2 구조체의 상기 제2 하부 결합 패드는 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분에도 연결되는 것을 특징으로 하는 메모리 장치.
  15. 제10 항에 있어서,
    상기 제1 구조체는 상기 주변 회로에 연결되는 제3 상부 결합 패드를 더 포함하고,
    상기 제2 구조체는 상기 제2 구조체의 상기 메모리 셀 어레이에 연결되는 제2 비트 라인, 상기 제1 구조체의 상기 제3 상부 결합 패드에 연결되는 제3 하부 결합 패드, 상기 제2 구조체의 상기 제3 하부 결합 패드에 연결되는 제3 관통 전극, 및 상기 제2 구조체의 상기 제3 관통 전극에 연결되는 제3 상부 결합 패드를 더 포함하고,
    상기 제2 구조체의 상기 제2 비트 라인은 제1 부분, 제2 부분, 및 상기 제2 구조체의 상기 제2 비트 라인의 상기 제1 부분과 상기 제2 부분 사이의 갭을 포함하고,
    상기 제2 구조체의 상기 제3 하부 결합 패드는 상기 제2 구조체의 상기 제3 관통 전극, 및 상기 제2 구조체의 상기 제2 비트 라인의 상기 제1 부분 및 상기 제2 부분에 연결되는 것을 특징으로 하는 메모리 장치.
  16. 제10 항에 있어서,
    상기 제2 구조체 상의 제3 구조체를 더 포함하고,
    상기 제3 구조체는 상기 제2 구조체의 상기 제1 상부 결합 패드에 연결되는 하부 결합 패드, 상기 제3 구조체의 상기 제1 하부 결합 패드에 연결되는 관통 전극, 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 연결되는 비트 라인을 포함하고,
    상기 제3 구조체의 상기 비트 라인은 제1 부분, 제2 부분, 및 상기 제3 구조체의 상기 비트 라인의 상기 제1 부분과 상기 제2 부분 사이의 갭을 포함하고,
    상기 제3 구조체의 상기 하부 결합 패드는 상기 제3 구조체의 상기 관통 전극, 및 상기 제3 구조체의 상기 비트 라인의 상기 제1 부분 및 상기 제2 부분에 연결되는 것을 특징으로 하는 메모리 장치.
  17. 제10 항에 있어서,
    상기 주변 회로는 서로 이격된 제1 부분 및 제2 부분을 포함하고,
    상기 제1 구조체의 상기 제1 상부 결합 패드는 상기 주변 회로의 상기 제1 부분에 연결되고,
    상기 제1 구조체는 상기 주변 회로의 상기 제2 부분에 연결되는 제4 상부 결합 패드를 더 포함하고,
    상기 제2 구조체는 상기 제1 구조체의 상기 제4 상부 결합 패드에 연결되는 제4 하부 결합 패드, 상기 제2 구조체의 상기 제4 상부 결합 패드에 연결되는 제4 관통 전극, 및 상기 제2 구조체의 상기 제4 관통 전극에 연결되는 제4 상부 결합 패드를 더 포함하고,
    상기 메모리 장치는 상기 제2 구조체 상에 위치하며 상기 제2 구조체의 상기 제1 상부 결합 패드와 상기 제4 상부 결합 패드 사이를 연결하는 연결 라인을 더 포함하는 것을 특징으로 하는 메모리 장치.
  18. 제1 구조체; 및
    상기 제1 구조체 상의 제2 구조체를 포함하고,
    상기 제1 구조체는 주변 회로, 상기 주변 회로에 연결되는 제1 상부 결합 패드, 및 상기 주변 회로에 연결되는 제2 상부 결합 패드를 포함하고,
    상기 제2 구조체는 상기 제1 구조체의 상기 제1 상부 결합 패드에 연결되는 제1 하부 결합 패드, 상기 제2 구조체의 상기 제1 하부 결합 패드에 연결되는 제1 관통 전극, 상기 제2 구조체의 상기 제1 하부 결합 패드와 상기 제1 관통 전극 사이를 연결하는 제1 하부 라인, 상기 제2 구조체의 상기 제1 관통 전극에 연결되는 제1 상부 결합 패드, 상기 제1 구조체의 상기 제2 상부 결합 패드에 연결되는 제2 하부 결합 패드, 상기 제2 구조체의 상기 제2 하부 결합 패드에 연결되는 제1 비트 라인, 및 상기 제2 구조체의 상기 제1 비트 라인에 연결되는 메모리 셀 어레이를 포함하고,
    상기 제2 구조체의 상기 제1 비트 라인은 제1 부분, 제2 부분, 및 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분과 상기 제2 부분 사이의 제1 갭을 포함하고,
    상기 제2 구조체의 상기 제1 하부 라인은 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분 및 상기 제2 부분에 연결되지 않는 것을 특징으로 하는 메모리 장치,
  19. 제18 항에 있어서,
    상기 제2 구조체는 상기 제2 구조체의 상기 제1 비트 라인의 상기 제1 부분과 상기 제2 부분 사이를 연결하는 제2 하부 라인을 더 포함하고,
    상기 제2 구조체의 상기 제2 하부 라인은 상기 제2 구조체의 상기 제1 하부 결합 패드에 연결되지 않는 것을 특징으로 하는 메모리 장치.
  20. 제18 항에 있어서,
    상기 제2 구조체의 상기 제1 하부 라인의 하면 및 상기 제2 구조체의 상기 제2 하부 라인의 하면은 동일 평면 상에 위치하는 것을 특징으로 하는 메모리 장치.
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