CN112447233A - 存储器装置 - Google Patents

存储器装置 Download PDF

Info

Publication number
CN112447233A
CN112447233A CN202010774012.5A CN202010774012A CN112447233A CN 112447233 A CN112447233 A CN 112447233A CN 202010774012 A CN202010774012 A CN 202010774012A CN 112447233 A CN112447233 A CN 112447233A
Authority
CN
China
Prior art keywords
source line
common
chip
memory device
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010774012.5A
Other languages
English (en)
Inventor
劝兑晎
闵泳善
边大锡
尹敬和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112447233A publication Critical patent/CN112447233A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器装置包括存储器单元阵列；行解码器，其通过多条串选择线、多条字线和多条地选择线连接至存储器单元阵列；以及共源极线驱动器，其通过共源极线连接至存储器单元阵列。存储器单元阵列位于上芯片中，行解码器的至少一部分位于下芯片中，共源极线驱动器的至少一部分位于上芯片中，并且上芯片的多个上接合焊盘连接至下芯片的多个下接合焊盘以将上芯片连接至下芯片。

Description

存储器装置
相关申请的交叉引用
本申请要求于2019年9月4日在韩国知识产权局提交的韩国专利申请No.10-2019-0109530的权益，该申请的公开内容以引用方式全文并入本文中。
技术领域
本发明构思涉及一种存储器装置。例如，本发明构思涉及一种包括两个堆叠的芯片的存储器装置。
背景技术
电子装置的小型化、存储器装置制造成本的降低和/或对更大容量存储器装置的需求可能需要提升存储器装置的集成密度。已经研发了包括两个堆叠的芯片的存储器装置，以提高存储器装置的集成度。
发明内容
本发明构思提供了一种存储器装置，其可以减少由于电阻引起的电压降导致的噪声的发生。
根据本发明构思的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列；行解码器，其通过多条串选择线、多条字线和多条地选择线连接至存储器单元阵列；以及共源极线驱动器，其通过共源极线连接至存储器单元阵列。存储器单元阵列在上芯片中，行解码器的至少一部分在下芯片中。共源极线驱动器的至少一部分在上芯片中。上芯片的多个上接合焊盘连接至下芯片的多个下接合焊盘，以将上芯片连接至下芯片。
根据本发明构思的另一方面，提供了一种存储器装置，该存储器装置包括：下芯片和上芯片。上芯片包括共源极线、共源极线上的存储器单元阵列、共源极线上的读共源极线晶体管、连接至读共源极线晶体管的地焊盘以及连接至存储器单元阵列的多个上接合焊盘。下芯片包括衬底、衬底上的下电路以及连接至下电路的多个下接合焊盘。上芯片与下芯片接触，使得上芯片的多个上接合焊盘与下芯片的多个下接合焊盘接触。
根据本发明构思的另一方面，提供了一种存储器装置，该存储器装置包括：上芯片的上部分中的共源极线；存储器单元阵列，其包括多个栅极层和多个沟道结构，多个栅极层堆叠在共源极线的下表面上并且彼此间隔开，多个沟道结构穿过多个栅极层并且与共源极线接触；读共源极线晶体管，其包括栅极层和沟道结构，栅极层位于共源极线的下表面上，沟道结构穿过栅极层并且与共源极线接触；地焊盘，其连接至读共源极线晶体管的沟道结构，并且在上芯片的上部分中；多个上接合焊盘，其连接至存储器单元阵列，并且在上芯片的下部分中；下芯片的下部分中的衬底；衬底的上表面上的下电路；以及多个下接合焊盘，其连接至下电路，并且在下芯片的上部分中，多个下接合焊盘与上芯片的多个上接合焊盘接触。
附图说明
将从下面结合附图的详细描述中更清楚地理解本发明构思的实施例，在附图中：
图1是根据实施例的存储器装置的框图；
图2是根据实施例的存储器装置的存储器单元阵列的块的电路图；
图3是根据实施例的存储器装置的共源极线驱动器的电路图；
图4是根据实施例的存储器装置的输入/输出(I/O)电路的电路图；
图5是根据实施例的存储器装置的I/O电路的页缓冲器的电路图；
图6是根据实施例的存储器装置的行解码器的框图；
图7A是根据实施例的存储器装置的剖视图；
图7B是根据实施例的存储器装置的剖视图；
图7C是根据实施例的存储器装置的剖视图；
图7D是根据实施例的存储器装置的剖视图；以及
图8是包括根据实施例的存储器装置的固态驱动器(SSD)系统的框图。
具体实施方式
当本申请中结合数值使用词语“约”和“基本上”时，除非另有说明，否则相关数值旨在包括所述数值的±10％左右的公差。
图1是根据实施例的存储器装置100的框图。
参照图1，存储器装置100可以包括存储器单元阵列110、行解码器120、输入/输出(I/O)电路130、共源极线驱动器(或者CSL驱动器)140、和/或控制逻辑150。
存储器单元阵列110可以包括多个块BLK1至BLKz。块BLK1至BLKz中的每一个可以包括多个能够存储数据的存储器单元。存储器单元阵列110可以包括具有单层单元(SLC)的单层单元块、具有多层单元(MLC)的多层单元块、具有三层单元(TLC)的三层单元块和具有四层单元(QLC)的四层单元块中的至少一个。例如，多个块BLK1至BLKz中的一些可以是单层单元块，并且其他的可以是多层单元块、三层单元块或者四层单元块。
在存储器单元阵列110中包括的所述多个存储器单元可以是非易失性存储器单元，其被配置为即使电源中断也保留存储的数据。例如，存储器单元阵列110可以包括电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻式RAM(RRAM)、磁性RAM(MRAM)或者铁电RAM(FRAM)。下文中，将基于所述多个存储器单元是NAND闪速存储器单元的假设来描述实施例。
行解码器120可以通过多条串选择线SSL、多条字线WL和/或多条地选择线GSL连接至存储器单元阵列110。行解码器120可以响应于存储器控制器(未示出)提供的地址ADDR来选择存储器单元阵列110的多个块BLK1至BLKz中的至少一个。行解码器120可以响应于存储器控制器提供的地址ADDR来选择选择的块的字线WL、串选择线SSL和地选择线GSL中的至少一条。
I/O电路130可以通过多条位线BL连接至存储器单元阵列110。I/O电路130可以选择位线BL中的至少一条。I/O电路130可以将通过存储器控制器接收到的数据存储在存储器单元阵列110中。另外，I/O电路130可以将从存储器单元阵列110读取的数据输出至存储器控制器。I/O电路130可以作为写驱动器或者感测放大器进行操作。例如，在编程操作期间，I/O电路130可以作为写驱动器进行操作，并且将与将被存储在存储器单元阵列110中的数据DATA相对应的电压施加至位线BL。在读操作期间，I/O电路130可以作为感测放大器进行操作，并且感测存储在存储器单元阵列110中的数据DATA。
CSL驱动器140可以通过共源极线CSL连接至存储器单元阵列110。CSL驱动器140可以将共源极线CSL接地或者将电压施加至共源极线CSL。
控制逻辑150可以控制存储器装置100的整体操作。例如，控制逻辑150可以控制行解码器120、CSL驱动器140和I/O电路130的操作。例如，控制逻辑150可以控制存储器装置100执行与存储器控制器(未示出)提供的命令CMD相对应的存储器操作。另外，控制逻辑150可以响应于存储器控制器提供的控制信号CTRL来产生在存储器装置100中使用的各种内部控制信号。
图2是根据实施例的存储器装置(参照图1中的100)的存储器单元阵列(参照图1中的110)的块BLK1的电路图。
参照图2，块BLK1可以包括多个NAND串(例如，NS11至NS33)。虽然图2示出了一个块BLK1包括九个NAND串NS11至NS33的情况，但是一个块中包括的NAND串的数量不限于此。NAND串NS11至NS33中的每一个可以包括串联连接的至少一个串选择晶体管SST、多个存储器单元(例如，MC1至MC8)、和/或至少一个地选择晶体管GST。虽然图2示出了NAND串NS11至NS33中的每一个包括一个串选择晶体管SST、八个存储器单元MC1至MC8和一个地选择晶体管GST的情况，但是一个NAND串中包括的串选择晶体管、存储器单元和地选择晶体管的数量不限于此。
NAND串NS11至NS33可以连接在第一位线BL1至第三位线BL3与共源极线CSL之间。串选择晶体管SST的栅极可以连接至第一串选择线SSL1至第三串选择线SSL3，存储器单元MC1至MC8的栅极可以连接至字线WL1至WL8，并且地选择晶体管GST的栅极可以连接至第一地选择线GSL1至第三地选择线GSL3。共源极线CSL可以共同连接至NAND串NS11至NS33。另外，字线WL1至WL8可以共同连接至NAND串NS11至NS33。
共同连接至一条位线的NAND串可以构成一列。例如，共同连接至第一位线BL1的NAND串NS11、NS21和NS31可以与第一列相对应，共同连接至第二位线BL2的NAND串NS12、NS22和NS32可以与第二列相对应，并且共同连接至第三位线BL3的NAND串NS13、NS23和NS33可以与第三列相对应。
连接至一条串选择线的NAND串可以构成一行。例如，连接至第一串选择线SSL1的NAND串NS11、NS12和NS13可以与第一行相对应，连接至第二串选择线SSL2的NAND串NS21、NS22和NS23可以与第二行相对应，并且连接至第三串选择线SSL3的NAND串NS31、NS32和NS33可以与第三行相对应。
图3是根据实施例的存储器装置(参照图1中的100)的CSL驱动器140的电路图。
参照图3，CSL驱动器140可以包括多个读共源极线晶体管RDTR、多个编程共源极线晶体管PGMTR、多个擦除共源极线晶体管ERSTR、第一电压产生器141和/或第二电压产生器142。
可以在读操作期间使用读共源极线晶体管RDTR中的每一个。读共源极线晶体管RDTR中的每一个可以将共源极线CSL选择性地接地。也就是说，读共源极线晶体管RDTR中的每一个可以连接在地焊盘与共源极线CSL之间。读共源极线晶体管RDTR中的每一个的栅极可以被控制逻辑(参照图1中的150)控制。多个读共源极线晶体管RDTR可以并联连接。
可以在编程操作期间使用编程共源极线晶体管PGMTR中的每一个。编程共源极线晶体管PGMTR中的每一个可以将电压选择性地施加至共源极线CSL。也就是说，编程共源极线晶体管PGMTR中的每一个可以连接在第一电压产生器141与共源极线CSL之间。编程共源极线晶体管PGMTR中的每一个的栅极可以由控制逻辑150控制。多个编程共源极线晶体管PGMTR可以并联连接。
可以在擦除操作期间使用擦除共源极线晶体管ERSTR中的每一个。擦除共源极线晶体管ERSTR中的每一个可以将电压选择性地施加至共源极线CSL。也就是说，擦除共源极线晶体管ERSTR中的每一个可以连接在第二电压产生器142与共源极线CSL之间。擦除共源极线晶体管ERSTR中的每一个的栅极可以由控制逻辑150控制。多个擦除共源极线晶体管ERSTR可以并联连接。
在读操作期间在共源极线CSL与地焊盘之间流动的电流可以大于在编程操作期间在共源极线CSL与第一电压产生器141之间流动的电流和在擦除操作期间在共源极线CSL与第二电压产生器142之间流动的电流。因此，在CSL驱动器140中包括的读共源极线晶体管RDTR的数量可以大于在CSL驱动器140中包括的编程共源极线晶体管PGMTR的数量和在CSL驱动器140中包括的擦除共源极线晶体管ERSTR的数量。例如，在CSL驱动器140中包括的读共源极线晶体管RDTR的数量可以是在CSL驱动器140中包括的编程共源极线晶体管PGMTR的数量的至少约两倍(例如，至少约10倍)。在一些实施例中，在CSL驱动器140中包括的编程共源极线晶体管PGMTR的数量可以等于在CSL驱动器140中包括的擦除共源极线晶体管ERSTR的数量。
图4是根据实施例的存储器装置(参照图1中的100)的I/O电路130的电路图。图5是根据实施例的存储器装置100的I/O电路130的页缓冲器PB的电路图。
参照图4，I/O电路130可以包括多个位线选择晶体管BLSLT和/或多个页缓冲器PB1至PBn。位线选择晶体管BLSLT中的每一个可以将位线BL1至BLn中的对应的一条连接至页缓冲器PB1至PBn中的对应的一个。也就是说，位线选择晶体管BLSLT中的每一个可以连接在位线BL1至BLn中的对应的一条与页缓冲器PB1至PBn中的对应的一个之间。位线选择晶体管BLSLT中的每一个的栅极可以由控制逻辑(参照图1中的150)控制。位线选择晶体管BLSLT中的每一个可以是高电压晶体管。
参照图5，页缓冲器PB可以包括位线控制晶体管BLVCT、预充电电路133、感测锁存器131、和/或数据锁存器132。位线控制晶体管BLVCT可以连接在位线选择晶体管BLSLT与感测节点SO之间。位线控制晶体管BLVCT的栅极可以由控制逻辑150控制。位线控制晶体管BLVCT可以降低或者防止高电压被传输至感测节点SO。预充电电路133可以连接至感测节点SO并且选择性地为感测节点SO预充电。感测锁存器131可以连接至感测节点SO并且感测感测节点SO的电压电平并存储数据。数据锁存器132可以连接至感测节点SO并且存储数据。预充电电路133、感测锁存器131和数据锁存器132的操作可以由控制逻辑150的操作控制。
图6是根据实施例的存储器装置(参照图1中的100)的行解码器120的框图。
参照图6，行解码器120可以包括块选择单元121、串选择线驱动器(或者SSL驱动器)122、字线驱动器(或者WL驱动器)123、和/或地选择线驱动器(或者GSL驱动器)124。块选择单元121可以连接至多条串选择线SSL、多条字线WL和多条地选择线GSL。块选择单元121可以选择存储器单元阵列(参照图1中的110)的块(参照图1中的BLK1至BLKz)中的至少一个。块选择单元121可以包括多个通过晶体管PTR。可以基于通过晶体管PTR的开关操作来控制多条串选择线SSL、多条字线WL和多条地选择线GSL的操作。
SSL驱动器122可以通过块选择单元121连接至多条串选择线SSL并且驱动多条串选择线SSL。例如，SSL驱动器122可以在擦除操作期间使串选择线SSL浮动，并且在编程操作期间可以将相对高的串选择电压提供至串选择线SSL。
WL驱动器123可以通过块选择单元121连接至多条字线WL并且驱动多条字线WL。例如，在擦除操作期间，WL驱动器123可以将相对低的字线电压提供至多条字线WL。另外，在编程操作期间，WL驱动器123可以将相对高的编程电压提供至选择的字线WL并且将通过电压提供至未选择的字线WL。
GSL驱动器124可以通过块选择单元121连接至多条地选择线GSL并且驱动多条地选择线GSL。例如，GSL驱动器124可以在擦除操作期间使地选择线GSL浮动，并且可以在编程操作期间将相对低的地选择电压提供至地选择线GSL。
图7A是根据实施例的存储器装置100a的剖视图。
参照图7A，存储器装置100a可以包括下芯片C1和位于下芯片C1上的上芯片C2。下芯片C1的上表面可以与上芯片C2的下表面接触。下芯片C1和上芯片C2可以利用直接接合技术彼此接合。下芯片C1可以包括衬底SB、下电路、多个下接合焊盘BP1、和/或第一层间绝缘层DL1。上芯片C2可以包括共源极线CSL、存储器单元阵列110、多条位线BL、多条串选择线SSL、多条字线WL1至WL4、多条地选择线GSL、多个读共源极线晶体管RDTR、地焊盘GP、多个上接合焊盘BP2、第二层间绝缘层DL2、和/或第三层间绝缘层DL3。
多个下接合焊盘BP1可以位于下芯片C1的上部分中，并且在下芯片C1的上表面处暴露。多个上接合焊盘BP2可以位于上芯片C2的下部分，并且在上芯片C2的下表面处暴露。上芯片C2可以与下芯片C1接触，使得多个上接合焊盘BP2分别与多个下接合焊盘BP1接触。也就是说，上芯片C2可以连接至下芯片C1，使得多个上接合焊盘BP2分别连接至多个下接合焊盘BP1。
多个下接合焊盘BP1和多个上接合焊盘BP2可以包括导电材料，导电材料包括(但不限于)铜(Cu)、铝(Al)、金(Au)、银(Ag)、钨(W)或者它们的组合。在一些实施例中，下接合焊盘BP1和上接合焊盘BP2还可以包括势垒材料以减少或者防止导电材料扩散至第一层间绝缘层DL1和第二层间绝缘层DL2中，势垒材料包括(但不限于)钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或者它们的组合。
衬底SB可以位于下芯片C1的下部分中。衬底SB可以包括半导体材料，诸如Ⅳ族半导体材料、Ⅲ-Ⅴ族半导体材料或者Ⅱ-Ⅵ族半导体材料。例如，Ⅳ族半导体材料可以包括硅(Si)、锗(Ge)或者它们的组合。例如，Ⅲ-Ⅴ族半导体材料可以包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、砷化铟(InAs)、锑化铟(InSb)、铟镓砷化物(InGaAs)或者它们的组合。例如，Ⅱ-Ⅵ族半导体材料可以包括碲化锌(ZnTe)、硫化镉(CdS)或者它们的组合。
如本文所用，下电路是指形成在下芯片C1中的所有电路的集合。下电路可以包括CSL驱动器140的一部分，例如，多个编程共源极线晶体管PGMTR、连接至多个编程共源极线晶体管PGMTR的第一电压产生器141、多个擦除共源极线晶体管ERSTR、和连接至多个擦除共源极线晶体管ERSTR的第二电压产生器142。多个编程共源极线晶体管PGMTR和多个擦除共源极线晶体管ERSTR可以通过下接合焊盘BP1和上接合焊盘BP2连接至上芯片C2的共源极线CSL。
下电路还可以包括控制逻辑150。控制逻辑150可以通过下接合焊盘BP1和上接合焊盘BP2连接至上芯片C2的多个读共源极线晶体管RDTR的栅极层G1。下电路还可以包括I/O电路130。下电路还可以包括具有多个通过晶体管PTR的行解码器120。行解码器120的多个通过晶体管PTR可以通过多个下接合焊盘BP1和多个上接合焊盘BP2以及通过上芯片C2的多条串选择线SSL、多条字线WL1至WL4和多条地选择线GSL连接至存储器单元阵列110的多个栅极层G0a至G0f。下电路还可以包括具有多个位线选择晶体管BLSLT的I/O电路130。I/O电路130的多个位线选择晶体管BLSLT可以通过多个下接合焊盘BP1和多个上接合焊盘BP2以及通过上芯片C2的多条位线BL连接至存储器单元阵列110的多个沟道结构CH0。
下电路中包括的晶体管，例如，编程共源极线晶体管PGMTR、多个擦除共源极线晶体管ERSTR、多个通过晶体管PTR和多个位线选择晶体管BLSLT可以是平面式晶体管、鳍式晶体管、栅极全包围式晶体管、多桥沟道式晶体管或者它们的组合。
第一层间绝缘层DL1可以位于衬底SB和下电路上。第一层间绝缘层DL1可以包括例如绝缘材料，绝缘材料包括氧化硅、氮化硅、低k材料或者它们的组合。低k材料可以是介电常数低于氧化硅的介电常数的材料。例如，低k材料可以包括磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、旋涂玻璃(SOG)、旋涂聚合物或它们的组合。第一层间绝缘层DL1可以包括堆叠的多个层间绝缘层。
共源极线CSL可以位于上芯片C2的上部分中。共源极线CSL可以包括半导体材料。
存储器单元阵列110可以位于共源极线CSL的下表面上。存储器单元阵列110可以包括多个栅极层G0a至G0f、多个绝缘层D0a至D0g、以及多个沟道结构CH0。多个栅极层G0a至G0f可以堆叠在共源极线CSL的下表面上并且通过多个绝缘层D0a至D0f彼此间隔开。另外，第一栅极层G0f可以通过第一绝缘层D0g与共源极线CSL的下表面间隔开。也就是说，多个栅极层G0a至G0f和多个绝缘层D0a至D0g可以交替地堆叠在共源极线CSL的下表面上。多个栅极层G0a至G0f可以包括导电材料，导电材料包括(但不限于)钨(W)、铜(Cu)、银(Ag)、金(Au)、铝(Al)或者它们的组合。在一些实施例中，多个栅极层G0a至G0f还可以包括势垒材料以减小或者防止导电材料扩散至多个绝缘层D0a至D0g中，势垒材料包括(但不限于)钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或者它们的组合。多个绝缘层D0a至D0g可以包括绝缘材料，绝缘材料包括(但不限于)氧化硅、氮化硅或者它们的组合。
栅极层G0a至G0f中的每一个还可以包括栅极绝缘层(未示出)。栅极绝缘层可以包括阻挡绝缘层、隧道绝缘层和位于阻挡绝缘层与隧道绝缘层之间的电荷存储层。阻挡绝缘层可以包括高k材料，高k材料包括(但不限于)氧化铪、氧化镧、氧化锆、氧化钽或它们的组合。电荷存储层可以包括例如氮化硅。电荷存储层可以是俘获型的。例如，电荷存储层还可以包括量子点或纳米晶体。这里，量子点或纳米晶体可以包括导电材料的细微颗粒。隧道绝缘层可以包括例如氧化硅。
存储器单元阵列110的沟道结构CH0中的每一个可以穿过多个栅极层G0a至G0f和多个绝缘层D0a至D0g，并且与共源极线CSL接触。存储器单元阵列110的沟道结构CH0中的每一个可以包括沟道图案CP0、埋置绝缘图案IP0和焊盘图案PP0。沟道图案CP0可以穿过多个栅极层G0a至G0f和多个绝缘层D0a至D0g，并且与共源极线CSL接触。沟道图案CP0可以包括半导体材料。在一些实施例中，沟道图案CP0可以具有杯形(或者具有封闭的底部的空心圆柱形)。也就是说，沟道图案CP0可以沿着与共源极线CSL接触的沟道结构CH0的侧表面和沟道结构CH0的上表面延伸。沟道图案CP0限定的空心部分可以填充有埋置绝缘图案IP0。例如，埋置绝缘图案IP0可以包括绝缘材料，绝缘材料包括(但不限于)氧化硅、氮化硅或者它们的组合。与图7A所示的不同，在一些实施例中，沟道图案CP0可以具有圆柱形或者圆形柱形，并且可以省略埋置绝缘图案IP0。焊盘图案PP0可以位于沟道结构CH0的下表面上。焊盘图案PP0可以包括半导体材料。
参照图2和图7A，存储器单元阵列110的多个栅极层G0a至G0f和一个沟道结构CH0可以构成图2所示的NAND串NS11至NS33中的一个。例如，第一栅极层G0f可以对应于地选择晶体管GST的栅电极，并且第二栅极层G0e至第五栅极层G0b可以对应于第一存储器单元MC1至第四存储器单元MC4的栅电极，并且第六栅极层G0a可以对应于串选择晶体管SST的栅电极。虽然图7A示出了存储器单元阵列110包括六个栅极层G0a至G0f和七个绝缘层D0a至D0g的情况，但是存储器单元阵列110中包括的栅极层G0a至G0f和绝缘层D0a至D0g的数量可以根据NAND串NS11至NS33中的每一个中包括的地选择晶体管GST、存储器单元MC1至MC8和串选择晶体管SST的数量变化。
多条串选择线SSL、多条字线WL1至WL4和多条地选择线GSL可以连接至存储器单元阵列110的多个栅极层G0a至G0f。例如，多条地选择线GSL可以连接至存储器单元阵列110的第一栅极层G0f，多条字线WL1至WL4可以连接至第二栅极层G0e至第五栅极层G0b，并且多条串选择线SSL可以连接至第六栅极层G0a。多条位线BL可以连接至存储器单元阵列110的多个沟道结构CH0。多条串选择线SSL、多条字线WL1至WL4和多条地选择线GSL可以通过多个上接合焊盘BP2和多个下接合焊盘BP1连接至下芯片C1的下电路(例如，行解码器120的多个通过晶体管PTR)。多条位线BL可以通过多个上接合焊盘BP2和多个下接合焊盘BP1连接至下芯片C1的下电路(例如，I/O电路130的多个位线选择晶体管BLSLT)。
多条串选择线SSL、多条字线WL1至WL4、多条地选择线GSL和多条位线BL可以包括导电材料，导电材料包括(但不限于)钨(W)、铜(Cu)、银(Ag)、金(Au)、铝(Al)或者它们的组合。在一些实施例中，多条串选择线SSL、多条字线WL1至WL4、多条地选择线GSL和多条位线BL还可以包括势垒材料以减小或者防止导电材料扩散至第二层间绝缘层DL2中，势垒材料包括(但不限于)钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或者它们的组合。
多个读共源极线晶体管RDTR可以位于共源极线CSL的下表面上。在一些实施例中，读共源极线晶体管RDTR中的每一个可以具有竖直晶体管结构，以有利于将读共源极线晶体管RDTR中的每一个与存储器单元阵列110一起制造。在其他实施例中，读共源极线晶体管RDTR可以分别是平面式晶体管、鳍式晶体管、栅极全包围式晶体管、多桥沟道式晶体管或者它们的组合。
例如，读共源极线晶体管RDTR中的每一个可以包括按次序堆叠在共源极线CSL的下表面上的第一绝缘层D1g、栅极层G1和第二绝缘层D1f，和/或穿过栅极层G1并且与共源极线CSL接触的沟道结构CH1。在一些实施例中，多个读共源极线晶体管RDTR可以共享第一绝缘层D1g、栅极层G1和第二绝缘层D1f。在一些实施例中，与存储器单元阵列110的沟道结构CH0中的每一个相似，读共源极线晶体管RDTR中的每一个的沟道结构CH1可以包括沟道图案、埋置绝缘图案和焊盘图案。
在一些实施例中，为了降低制造成本和简化制造工艺，读共源极线晶体管RDTR的第一绝缘层D1g、栅极层G1和第二绝缘层D1f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f同时形成。因此，读共源极线晶体管RDTR的第一绝缘层D1g、栅极层G1和第二绝缘层D1f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f具有相同或基本相同的化学成分和厚度。这里应该理解，当两个层被称作具有相同或者基本相同的化学成分和厚度时，这两个层的化学成分和厚度的差异可以在利用典型的层形成方法(例如，溅射工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺和蒸发工艺)在一个设备中同时制造的两个层之间的化学成分和厚度的变化范围内，并且这两个层之间的化学成分和厚度的变化可能是由于工艺限制而发生的。例如，当两个层被称作具有相同或者基本相同的化学成分和厚度时，这两个层的化学成分和厚度的差异可以为约10％或更小，例如，在约5％或更小的范围内，并且例如，为约1％或更小。当通过相同的制造步骤同时制造两个元件时，两个元件被称作具有“基本相同的组成”，但是两个元件的组成之间可能由于制造方法或制造设备的限制而导致的任何不均匀性或不匀质性而存在差异。
多个读共源极线晶体管RDTR的栅极层G1可以通过上接合焊盘BP2和下接合焊盘BP1连接至下芯片C1的下电路，例如，控制逻辑150。多个读共源极线晶体管RDTR的多个沟道结构CH1可以连接至地焊盘GP。地焊盘GP可以在上芯片C2的上表面上暴露出来。地焊盘GP可以包括导电材料，诸如铜(Cu)、铝(Al)、金(Au)、银(Ag)、钨(W)或者它们的组合，但是不限于此。
第二层间绝缘层DL2可以位于共源极线CSL的下表面上以及存储器单元阵列110和多个读共源极线晶体管RDTR上。多条串选择线SSL、多条字线WL1至WL4以及多条地选择线GSL可以位于第二层间绝缘层DL2中。第二层间绝缘层DL2可以与下芯片C1的第一层间绝缘层DL1接触。例如，第二层间绝缘层DL2可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、低k材料或者它们的组合。第二层间绝缘层DL2可以包括堆叠的多个层间绝缘层。
第三层间绝缘层DL3可以位于共源极线CSL的上表面上。第三层间绝缘层DL3可以包括有机绝缘材料、无机绝缘材料或者它们的组合。例如，无机绝缘材料可以包括氧化硅、氮化硅或者它们的组合。
根据实施例，存储器单元阵列110可以位于上芯片C2中，CSL驱动器140的多个读共源极线晶体管RDTR可以位于上芯片C2中，CSL驱动器140的多个编程共源极线晶体管PGMTR和多个擦除共源极线晶体管ERSTR可以位于下芯片C1中，并且控制逻辑150、行解码器120和I/O电路130可以位于下芯片C1中。
由于CSL驱动器140的多个读共源极线晶体管RDTR和存储器单元阵列110二者均位于上芯片C2中，因此连接至存储器单元阵列110的共源极线CSL可以在不穿过上芯片C2的上接合焊盘BP2和下芯片C1的下接合焊盘BP1的情况下连接至CSL驱动器140的多个读共源极线晶体管RDTR。因此，可以减小或者防止上芯片C2的上接合焊盘PB2与下芯片C1的下接合焊盘BP1之间的未对准和接触故障导致共源极线CSL与CSL驱动器140的多个读共源极线晶体管RDTR之间的电路径的电阻增加。结果，可以减小共源极线CSL与CSL驱动器140的多个读共源极线晶体管RDTR之间的电路径的电阻引起的电压降导致的噪声的产生。
流经共源极线CSL的电流可以大于流经串选择线SSL中的每一条的电流、流经字线WL中的每一条的电流、流经地选择线GSL中的每一条的电流以及流经位线BL中的每一条的电流，因此，存储器单元阵列110与CSL驱动器140之间的电路径可能比存储器单元阵列110与行解码器120之间的电路径以及存储器单元阵列110与I/O电路130之间的电路径更加易受电阻导致的噪声影响。因此，虽然将行解码器120和I/O电路130布置在下芯片C1中，但是CSL驱动器140的至少一部分可以与存储器单元阵列110一起布置在上芯片C2中，使得相对大的电流在其中流动的电路径的电阻可以降低，以减小由电压降导致的噪声。
此外，在读操作期间在共源极线CSL与地焊盘GP之间流动的电流可以大于在编程操作期间在共源极线CSL与第一电压产生器141之间流动的电流和在擦除操作期间在共源极线CSL与第二电压产生器142之间流动的电流。因此，共源极线CSL与多个读共源极线晶体管RDTR之间的电路径可能比共源极线CSL与多个编程共源极线晶体管PGMTR之间的电路径和共源极线CSL与多个擦除共源极线晶体管ERSTR之间的电路径更加易受电压降导致的噪声的影响。因此，虽然将多个编程共源极线晶体管PGMTR和多个擦除共源极线晶体管ERSTR布置在下芯片C1中，但是多个读共源极线晶体管RDTR可以与存储器单元阵列110一起布置在在上芯片C2中，使得相对大的电流在其中流动的电路径的电阻可以降低，以减小由电压降导致的噪声。
图7B是根据实施例的存储器装置100b的剖视图。
参照图7B，与图7A所示的实施例不同，多个编程共源极线晶体管PGMTR和/或多个擦除共源极线晶体管ERSTR还可以位于上芯片C2中。根据当前实施例，多个编程共源极线晶体管PGMTR和/或多个擦除共源极线晶体管ERSTR可以布置在上芯片C2中，因此，下芯片C1的平面区域可以减小。相反，由于第一电压产生器141和/或第二电压产生器142具有相对复杂的结构，因此可能难以将第一电压产生器141和/或第二电压产生器142制造为与存储器单元阵列110兼容，或者第一电压产生器141和/或第二电压产生器142可能占据过大的平面区域。因此，第一电压产生器141和/或第二电压产生器142可以布置在下芯片C1中。
多个编程共源极线晶体管PGMTR和多个擦除共源极线晶体管ERSTR可以位于共源极线CSL的下表面上。在一些实施例中，编程共源极线晶体管PGMTR和擦除共源极线晶体管ERSTR中的每一个可以具有竖直晶体管结构，以有利于将编程共源极线晶体管PGMTR和擦除共源极线晶体管ERSTR与存储器单元阵列110一起制造。在其它实施例中，编程共源极线晶体管PGMTR和擦除共源极线晶体管ERSTR可以分别是平面式晶体管、鳍式晶体管、栅极全包围式晶体管、多桥沟道式晶体管或者它们的组合。
例如，多个编程共源极线晶体管PGMTR可以包括按次序堆叠在共源极线CSL的下表面上的第一绝缘层D2g、栅极层G2和第二绝缘层D2f，以及穿过第一绝缘层D2g、栅极层G2和第二绝缘层D2f并且与共源极线CSL接触的多个沟道结构CH2。相似地，多个擦除共源极线晶体管ERSTR中的每一个可以包括按次序堆叠在共源极线CSL的下表面上的第一绝缘层D3g、栅极层G3和第二绝缘层D3f，以及穿过第一绝缘层D3g、栅极层G3和第二绝缘层D3f并且与共源极线CSL接触的多个沟道结构CH3。
在一些实施例中，与存储器单元阵列110的沟道结构CH0中的每一个相似，编程共源极线晶体管PGMTR中的每一个的沟道结构CH2和擦除共源极线晶体管ERSTR中的每一个的沟道结构CH3可以包括沟道图案、埋置绝缘图案以及焊盘图案。在CSL驱动器140中包括的读共源极线晶体管RDTR的数量可以大于在CSL驱动器140中包括的编程共源极线晶体管PGMTR的数量和在CSL驱动器140中包括的擦除共源极线晶体管ERSTR的数量。因此，在CSL驱动器140中包括的多个读共源极线晶体管RDTR中包括的沟道结构CH1的数量可以大于在CSL驱动器140中包括的多个编程共源极线晶体管PGMTR中包括的沟道结构CH2的数量和在CSL驱动器140中包括的多个擦除共源极线晶体管ERSTR中包括的沟道结构CH3的数量。
在一些实施例中，为了降低制造成本和简化制造工艺，编程共源极线晶体管PGMTR的第一绝缘层D2g、栅极层G2和第二绝缘层D2f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f同时形成。相似地，擦除共源极线晶体管ERSTR的第一绝缘层D3g、栅极层G3和第二绝缘层D3f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f同时形成。
因此，编程共源极线晶体管PGMTR的第一绝缘层D2g、栅极层G2和第二绝缘层D2f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f具有相同或基本相同的化学成分和厚度。相似地，擦除共源极线晶体管ERSTR的第一绝缘层D3g、栅极层G3和第二绝缘层D3f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f具有相同或基本相同的化学成分和厚度。
多个编程共源极线晶体管PGMTR中的每一个的栅极层G2和多个擦除共源极线晶体管ERSTR中的每一个的栅极层G3可以通过上接合焊盘BP2和下接合焊盘BP1连接至下芯片C1的下电路(例如，控制逻辑150)。多个编程共源极线晶体管PGMTR的多个沟道结构CH2可以通过上接合焊盘BP2和下接合焊盘BP1连接至下芯片C1的下电路(例如，第一电压产生器141)。多个擦除共源极线晶体管ERSTR的多个沟道结构CH3可以通过上接合焊盘BP2和下接合焊盘BP1连接至下芯片C1的下电路(例如，第二电压产生器142)。
图7C是根据实施例的存储器装置100c的剖视图。
参照图7C，与图7A所示的实施例不同，I/O电路130的至少一部分可以位于上芯片C2中。根据当前实施例，下芯片C1的平面面积可以减小。在实施例中，I/O电路130的多个位线选择晶体管BLSLT可以布置在上芯片C2中，以减小下芯片C1的平面面积。然而，由于每个页缓冲器PB具有相对复杂的结构，因此可能难以将页缓冲器PB制造为与存储器单元阵列110兼容，或者页缓冲器PB可能占据过大的平面区域。因此，页缓冲器PB可以布置在下芯片C1中。
在一些实施例中，多个位线选择晶体管BLSLT可以具有竖直晶体管结构，以有利于将多个位线选择晶体管BLSLT和存储器单元阵列110一起制造。在其它实施例中，多个位线选择晶体管BLSLT可以是平面式晶体管、鳍式晶体管、栅极全包围式晶体管、多桥沟道式晶体管或者它们的组合。
例如，位线选择晶体管BLSLT中的每一个可以包括按次序堆叠在源极/漏极层SDL4的下表面上的第一绝缘层D4g、栅极层G4和第二绝缘层D4f，并且可以包括穿过第一绝缘层D4g、栅极层G4和第二绝缘层D4f并且与源极/漏极层SDL4接触的沟道结构CH4。源极/漏极层SDL4可以包括半导体材料。在一些实施例中，与存储器单元阵列110的沟道结构CH0相似，位线选择晶体管BLSLT中的每一个的沟道结构CH4可以包括沟道图案、埋置绝缘图案和焊盘图案。
多个源极/漏极层SDL4可以位于第三层间绝缘层DL3的下表面上，并且与共源极线CSL间隔开并且彼此间隔开。在一些实施例中，为了降低制造成本和简化制造工艺，源极/漏极层SDL4可以与共源极线CSL同时形成。因此，源极/漏极层SDL4可以与共源极线CSL具有相同或基本相同的化学成分和厚度。另外，位线选择晶体管BLSLT中的每一个的第一绝缘层D4g、栅极层G4和第二绝缘层D4f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f同时形成。因此，位线选择晶体管BLSLT的第一绝缘层D4g、栅极层G4和第二绝缘层D4f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f具有相同或基本相同的化学成分和厚度。
位线选择晶体管BLSLT中的每一个的栅极层G4可以通过上接合焊盘BP2和下接合焊盘BP1连接至下芯片C1的下电路，例如，控制逻辑150。位线选择晶体管BLSLT中的每一个的沟道结构CH4可以通过上接合焊盘BP2和下接合焊盘BP1连接至下芯片C1的下电路，例如，多个页缓冲器PB。图7C示出了位线BL分别连接至沟道结构CH4的下端并且页缓冲器PB通过源极/漏极层SDL4分别连接至沟道结构CH4的上端的情况。然而，在其它实施例中，页缓冲器PB可以分别连接至沟道结构CH4的下端，并且位线BL可以通过源极/漏极层SDL4分别连接至沟道结构CH4的上端。
图7D是根据实施例的存储器装置100d的剖视图。
参照图7D，与图7A所示的实施例不同，行解码器120的一部分可以位于上芯片C2中。根据当前实施例，下芯片C1的平面区域可以减小。在实施例中，行解码器120的多个通过晶体管PTR可以布置在上芯片C2中，以减小下芯片C1的平面区域。相反，由于行解码器120的其余部分具有相对复杂的结构，因此可能难以将行解码器120的其余部分制造为与存储器单元阵列110兼容，或者行解码器120的其余部分可能占据过大的平面区域。因此，行解码器120的其余部分可以布置在下芯片C1中。
在一些实施例中，通过晶体管PTR中的每一个可以具有竖直晶体管结构，以有利于将通过晶体管PTR中的每一个和存储器单元阵列110一起制造。在其它实施例中，多个通过晶体管PTR可以是平面式晶体管、鳍式晶体管、栅极全包围式晶体管、多桥沟道式晶体管或者它们的组合。
例如，通过晶体管PTR中的每一个可以包括按次序堆叠在源极/漏极层SDL5的下表面上的第一绝缘层D5g、栅极层G5和第二绝缘层D5f，并且可以包括穿过第一绝缘层D5g、栅极层G5和第二绝缘层D5f并且与源极/漏极层SDL5接触的沟道结构CH5。在一些实施例中，与存储器单元阵列110的沟道结构CH0中的每一个相似，通过晶体管PTR中的每一个的沟道结构CH5可以包括沟道图案、埋置绝缘图案和焊盘图案。
源极/漏极层SDL5可以包括半导体材料。多个源极/漏极层SDL5可以位于第三层间绝缘层DL3的下表面上，并且与共源极线CSL分离和彼此分离。在一些实施例中，多个源极/漏极层SDL5可以与共源极线CSL同时形成，以降低制造成本和简化制造工艺。因此，源极/漏极层SDL5中的每一个可以与共源极线CSL具有相同或基本相同的化学成分和厚度。另外，通过晶体管PTR的第一绝缘层D5g、栅极层G5和第二绝缘层D5f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f同时形成。因此，通过晶体管PTR的第一绝缘层D5g、栅极层G5和第二绝缘层D5f可以分别与存储器单元阵列110的第一绝缘层D0g、第一栅极层G0f和第二绝缘层D0f具有相同或基本相同的化学成分和厚度。
通过晶体管PTR中的每一个的栅极层G5可以通过上接合焊盘BP2和下接合焊盘BP1连接到下芯片C1的下电路(例如，控制逻辑150)。通过晶体管PTR中的每一个的沟道结构CH5可以通过上接合焊盘BP2和下接合焊盘BP1连接至下芯片C1的下电路。图7D示出了这样的情况：多条地选择线GSL、字线WL1至WL4和多条串选择线SSL之一通过源极/漏极层SDL5连接至通过晶体管PTR的沟道结构CH5的上端，并且行解码器120的其余部分连接到通过晶体管PTR的沟道结构CH5的下端。然而，在其它实施例中，多条地选择线GSL、字线WL1至WL4和多条串选择线SSL之一连接至通过晶体管PTR的沟道结构CH5的下端，并且行解码器120的其余部分可以通过源极/漏极层SDL5连接至通过晶体管PRT的沟道结构CH5的上端。
图8是包括根据实施例的存储器装置的固态驱动器(SSD)系统1000的框图。
参照图8，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以通过信号连接器将信号发送至主机1100和从主机1100接收信号，并且通过电力连接器接收电力。
SSD 1200可以包括SSD控制器1210、辅助电源装置1220和/或多个存储器装置(例如，存储器装置1230、1240和1250)。可以根据参照图7A至图7D的上述实施例来实施多个存储器装置1230、1240和1250中的每一个。
虽然已经参照本发明构思的实施例具体示出和描述了本发明构思，应该理解，可以在不脱离所附权利要求的精神和范围的情况下在其中作出各种形式和细节上的改变。

Claims (20)

1.一种存储器装置，包括：
存储器单元阵列；
行解码器，其通过多条串选择线、多条字线和多条地选择线连接至所述存储器单元阵列；以及
共源极线驱动器，其通过共源极线连接至所述存储器单元阵列，
其中，所述存储器单元阵列在上芯片中，
所述行解码器的至少一部分在下芯片中，
所述共源极线驱动器的至少一部分在所述上芯片中，并且
所述上芯片的多个上接合焊盘连接至所述下芯片的多个下接合焊盘，以将所述上芯片连接至所述下芯片。
2.根据权利要求1所述的存储器装置，其中，
所述共源极线驱动器包括被配置为将所述共源极线选择性地接地的读共源极线晶体管，
其中，所述读共源极线晶体管在所述上芯片中。
3.根据权利要求2所述的存储器装置，其中，
所述共源极线驱动器还包括被配置为将电压选择地施加至所述共源极线的编程共源极线晶体管，
其中，所述编程共源极线晶体管在所述上芯片中。
4.根据权利要求2所述的存储器装置，其中，
所述共源极线驱动器还包括被配置为将电压选择地施加至所述共源极线的擦除共源极线晶体管，
其中，所述擦除共源极线晶体管在所述上芯片中。
5.根据权利要求1所述的存储器装置，还包括：
输入/输出电路，其通过多条位线连接至所述存储器单元阵列，
其中，所述输入/输出电路的至少一部分在所述上芯片中。
6.根据权利要求5所述的存储器装置，其中，
所述输入/输出电路包括多个页缓冲器和被配置为将所述多个页缓冲器选择性地连接至所述多条位线的多个位线选择晶体管，
其中，所述多个位线选择晶体管在所述上芯片中。
7.根据权利要求1所述的存储器装置，其中，
所述共源极线驱动器包括被配置为将所述共源极线选择性地接地的多个读共源极线晶体管和被配置为将电压选择地施加至所述共源极线的多个编程共源极线晶体管，
所述读共源极线晶体管的数量大于所述编程共源极线晶体管的数量，并且
所述多个读共源极线晶体管在所述上芯片中。
8.根据权利要求1所述的存储器装置，其中，
流经所述共源极线的电流大于流经所述多条串选择线中的每条串选择线的电流、流经所述多条字线中的每条字线的电流、以及流经所述多条地选择线中的每条地选择线的电流。
9.一种存储器装置，包括：
下芯片和上芯片，
其中，所述上芯片包括：共源极线、所述共源极线上的存储器单元阵列、所述共源极线上的读共源极线晶体管、连接至所述读共源极线晶体管的地焊盘、以及连接至所述存储器单元阵列的多个上接合焊盘，
所述下芯片包括：衬底、所述衬底上的下电路、以及连接至所述下电路的多个下接合焊盘，并且
所述上芯片与所述下芯片接触，使得所述上芯片的所述多个上接合焊盘与所述下芯片的所述多个下接合焊盘接触。
10.根据权利要求9所述的存储器装置，其中，
所述共源极线在不穿过所述多个上接合焊盘和所述多个下接合焊盘的情况下连接至所述读共源极线晶体管。
11.根据权利要求9所述的存储器装置，其中，
所述读共源极线晶体管包括所述共源极线上的栅极层和被配置为穿过所述栅极层并且与所述共源极线接触的沟道结构。
12.根据权利要求9所述的存储器装置，其中，
所述读共源极线晶体管的栅极连接至所述下电路。
13.根据权利要求9所述的存储器装置，还包括：
所述共源极线上的编程共源极线晶体管，
其中，所述编程共源极线晶体管连接至电压产生器。
14.根据权利要求13所述的存储器装置，其中，
所述下电路包括所述电压产生器。
15.一种存储器装置，包括：
共源极线，其位于上芯片的上部分中；
存储器单元阵列，其包括多个栅极层和多个沟道结构，所述多个栅极层堆叠在所述共源极线的下表面上并且彼此间隔开，所述多个沟道结构穿过所述多个栅极层并且与所述共源极线接触；
读共源极线晶体管，其包括栅极层和沟道结构，所述栅极层位于所述共源极线的所述下表面上，所述沟道结构穿过所述栅极层并且与所述共源极线接触；
地焊盘，其连接至所述读共源极线晶体管的所述沟道结构，并且在所述上芯片的所述上部分中；
多个上接合焊盘，其连接至所述存储器单元阵列，并且在所述上芯片的下部分中；
衬底，其位于下芯片的下部分中；
下电路，其位于所述衬底的上表面上；以及
多个下接合焊盘，其连接至所述下电路，并且在所述下芯片的上部分中，所述多个下接合焊盘与所述上芯片的所述多个上接合焊盘接触。
16.根据权利要求15所述的存储器装置，其中，
所述读共源极线晶体管的所述栅极层的厚度实质上等于所述存储器单元阵列的所述多个栅极层中的最上面的栅极层的厚度。
17.根据权利要求15所述的存储器装置，其中，
所述读共源极线晶体管的所述栅极层的化学成分与所述存储器单元阵列的所述多个栅极层中的最上面的栅极层的化学成分实质上相同。
18.根据权利要求15所述的存储器装置，其中，
所述读共源极线晶体管的所述栅极层连接至所述下电路。
19.根据权利要求15所述的存储器装置，还包括：
编程共源极线晶体管，其包括栅极层和沟道结构，所述编程共源极线晶体管的所述栅极层在所述共源极线的所述下表面上，所述编程共源极线晶体管的所述沟道结构穿过所述编程共源极线晶体管的所述栅极层并且与所述共源极线接触，
其中，所述编程共源极线晶体管的所述沟道结构连接至第一电压产生器。
20.根据权利要求15所述的存储器装置，其中，
所述读共源极线晶体管包括多个读共源极线晶体管，所述多个读共源极线晶体管包括位于所述共源极线的所述下表面上的栅极层和穿过所述多个读共源极线晶体管的所述栅极层并且与所述共源极线接触的多个沟道结构。
CN202010774012.5A 2019-09-04 2020-08-04 存储器装置 Pending CN112447233A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190109530A KR20210028438A (ko) 2019-09-04 2019-09-04 메모리 장치
KR10-2019-0109530 2019-09-04

Publications (1)

Publication Number Publication Date
CN112447233A true CN112447233A (zh) 2021-03-05

Family

ID=74565032

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010774012.5A Pending CN112447233A (zh) 2019-09-04 2020-08-04 存储器装置

Country Status (4)

Country Link
US (1) US11302396B2 (zh)
KR (1) KR20210028438A (zh)
CN (1) CN112447233A (zh)
DE (1) DE102020110435A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289467B2 (en) * 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR102650428B1 (ko) 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102682345B1 (ko) 2020-01-17 2024-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220151473A (ko) * 2021-05-06 2022-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN115669260A (zh) * 2021-05-12 2023-01-31 长江存储科技有限责任公司 具有三维晶体管的存储器外围电路及其形成方法
JP2023044255A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置およびその製造方法
KR20230072318A (ko) * 2021-11-17 2023-05-24 삼성전자주식회사 웨이퍼-투-웨이퍼 본딩을 이용하는 스토리지 장치 및 그의 제조 방법
KR20230149112A (ko) * 2022-04-19 2023-10-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090043898A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
KR102139323B1 (ko) 2014-02-03 2020-07-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102171263B1 (ko) * 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR102621752B1 (ko) * 2017-01-13 2024-01-05 삼성전자주식회사 Mram을 포함한 씨모스 이미지 센서
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
JP2018160529A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 記憶装置
JP2018163970A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
WO2019037403A1 (en) 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
KR20190026418A (ko) 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
JP6832817B2 (ja) 2017-09-08 2021-02-24 キオクシア株式会社 記憶装置
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
JP7002899B2 (ja) 2017-09-22 2022-01-20 キオクシア株式会社 記憶装置
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US11289467B2 (en) * 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device

Also Published As

Publication number Publication date
US20210065801A1 (en) 2021-03-04
KR20210028438A (ko) 2021-03-12
US11302396B2 (en) 2022-04-12
DE102020110435A1 (de) 2021-03-04

Similar Documents

Publication Publication Date Title
CN112447233A (zh) 存储器装置
US11289467B2 (en) Memory device
US8724390B2 (en) Architecture for a 3D memory array
US11211403B2 (en) Nonvolatile memory device having a vertical structure and a memory system including the same
CN109671455B (zh) 包括行解码器的非易失性存储器件
US8228735B2 (en) Memory array having memory cells coupled between a programmable drain select gate and a non-programmable source select gate
US20060172493A1 (en) Forming multi-layer memory arrays
US11355194B2 (en) Non-volatile memory device
US11823888B2 (en) Memory stack with pads connecting peripheral and memory circuits
US11087844B2 (en) Non-volatile memory device
KR20220090210A (ko) 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치
CN113140573A (zh) 存储器装置
US9093155B2 (en) Semiconductor memory device
US11744088B2 (en) Memory device
US20240242755A1 (en) Non-volatile memory device
US20230274783A1 (en) Nonvolatile memory device for increasing reliability of data detected through page buffer
US20230171964A1 (en) Nonvolatile memory device
CN116634776A (zh) 非易失性存储器件
US11974440B2 (en) Page buffer circuit and memory device including the same
US11189335B2 (en) Double write/read throughput by CMOS adjacent array (CaA) NAND memory
CN113451322A (zh) 存储器件
TWI836805B (zh) 半導體記憶裝置
US11437088B2 (en) Memory device including row decoders
US20230267975A1 (en) Non-volatile memory device
US20230147765A1 (en) Memory device having row decoder array architecture

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination