CN115669260A - 具有三维晶体管的存储器外围电路及其形成方法 - Google Patents

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Abstract

在某些方面，一种存储装置包括存储单元阵列；多条位线，耦接到所述存储单元阵列；以及多个外围电路，耦接到所述存储单元阵列且被配置为控制所述存储单元阵列。所述多个外围电路中的第一外围电路包括通过所述多条位线中的至少一条耦接到所述存储单元阵列的第一三维3D晶体管。第一3D晶体管包括3D半导体主体和与3D半导体主体的多个侧面接触的栅极结构。栅极结构包括栅极电介质和栅电极。

Description

具有三维晶体管的存储器外围电路及其形成方法
相关申请的交叉引用
本申请要求享有于2021年5月12日提交的题为“MEMORY PERIPHERAL CIRCUITHAVING THREE-DIMENSIONAL TRANSISTORS AND METHOD FOR FORMING THE SAME”的国际申请No.PCT/CN2021/093323的优先权的权益，其全部内容通过引用的方式并入本文。
技术领域
本公开内容涉及存储装置及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
三维(3D)存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
在一方面，一种存储装置包括存储单元阵列；多条字线，耦接到所述存储单元阵列；以及多个外围电路，耦接到所述存储单元阵列且被配置为控制所述存储单元阵列。所述多个外围电路中的第一外围电路包括通过所述多条位线中的至少一条耦接到所述存储单元阵列的第一3D晶体管。第一3D晶体管包括3D半导体主体和与3D半导体主体的多个侧面接触的栅极结构。栅极结构包括栅极电介质和栅电极。
在另一方面，一种存储装置包括存储单元阵列；多条位线，耦接到所述存储单元阵列；以及多个页缓冲器电路，所述多个页缓冲器电路分别耦接到所述多条位线且被配置为缓冲通过所述多条位线从所述存储单元阵列读取或编程到所述存储单元阵列的数据。所述多个页缓冲器电路中的每一个包括3D晶体管。
在又一方面，一种系统包括存储装置，其被配置为存储数据。所述存储装置包括存储单元阵列；多条位线，耦接到所述存储单元阵列；以及多个页缓冲器电路，所述多个页缓冲器电路分别耦接到所述多条位线且被配置为缓冲通过所述多条位线从所述存储单元阵列读取或编程到所述存储单元阵列的数据。所述多个页缓冲器电路中的每一个包括3D晶体管。该系统还包括存储器控制器，其耦接到存储装置并且被配置为通过所述多个页缓冲器电路控制所述存储单元阵列。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的各方面，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
图1A示出了根据本公开内容的一些方面的3D存储装置的截面的示意图。
图1B示出了根据本公开内容的一些方面的另一3D存储装置的截面的示意图。
图2示出了根据本公开内容的一些方面的包括外围电路的存储装置的示意性电路图。
图3示出了根据本公开内容的一些方面的包括存储单元阵列和外围电路的存储装置的框图。
图4示出了根据本公开内容的一些方面的平面晶体管的透视图。
图5示出了根据本公开内容的一些方面的3D晶体管的透视图。
图6A和6B示出了根据本公开内容的一些方面的图5中的3D晶体管的两个截面的侧视图。
图7A-7I示出了根据本公开内容的各个方面的各种3D晶体管的截面的侧视图。
图8A示出了根据本公开内容的一些方面的3D存储装置的截面的侧视图。
图8B示出了根据本公开内容的一些方面的另一3D存储装置的截面的侧视图。
图8C示出了根据本公开内容的一些方面的又一3D存储装置的截面的侧视图。
图9示出了根据本公开内容的一些方面的提供有各种电压的外围电路的框图。
图10示出了根据本公开内容的一些方面的包括输入/输出(I/O)电路的存储装置的框图。
图11A和11B分别示出了根据本公开内容的一些方面的图10的I/O电路中的3D晶体管的透视图和侧视图。
图12A和12B分别示出了平面晶体管的透视图和侧视图。
图13示出了根据本公开内容的一些方面的包括字线驱动器和页缓冲器的存储装置的框图。
图14示出了根据本公开内容的一些方面的图13中的字线驱动器和页缓冲器的示意性电路图。
图15示出了根据本公开内容的一些方面的具有多个平面和页缓冲器的存储装置的示意性平面图。
图16示出了根据本公开内容的一些方面的具有存储单元阵列和包括页缓冲器和字线驱动器的外围电路的存储装置的示意性平面图。
图17示出了字线驱动器或页缓冲器中的平面晶体管的设计布局。
图18示出了根据本公开内容的一些方面的图13中的字线驱动器或页缓冲器中的3D晶体管的设计布局。
图19示出了根据本公开内容的一些方面的包括具有3D晶体管的串驱动器的3D存储装置的截面的侧视图。
图20A和20B分别示出了根据本公开内容的一些方面的图13的页缓冲器中的3D晶体管的透视图和侧视图。
图21A和21B分别示出了根据本公开内容的一些方面的图13的字线驱动器中的3D晶体管的透视图和侧视图。
图22A-22J示出了根据本公开内容的一些方面的用于形成3D晶体管的制造过程。
图23示出了根据本公开内容的一些方面的用于形成示例性3D存储装置的方法的流程图。
图24A示出了根据本公开内容的一些方面的用于形成3D晶体管的方法的流程图。
图24B示出了根据本公开内容的一些方面的用于形成3D晶体管的另一种方法的流程图。
图25示出了根据本公开内容的一些方面的具有存储装置的示例性系统的框图。
图26A示出了根据本公开内容的一些方面的具有存储装置的示例性存储卡的视图。
图26B示出了根据本公开内容的一些方面的具有存储装置的示例性固态驱动器(SSD)的视图。
将参考附图来说明本公开内容。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了说明的目的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以彼此并以未在附图中具体示出的方式组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)，并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对横向平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
与逻辑装置(例如微处理器)相比，用于存储装置(例如NAND闪存)的外围电路的互补金属氧化物半导体(CMOS)技术节点不太先进(例如，60nm及以上)，因为存储器外围电路需要低成本和低泄漏电流(又称为截止状态电流Ioff)。随着3D存储装置(例如，3D NAND闪存装置)的发展，更多堆叠的层(例如，字线)需要更多的用于操作3D存储装置的外围电路，进而要求外围电路的单元大小更小。例如，页缓冲器的数量和/或大小需要增加以与增加的存储单元的数量相匹配。在一些情况下，由页缓冲器占据的芯片面积在3D NAND闪存中可能变得占主导，例如，超过总芯片面积的50％。在另一示例中，字线驱动器中的串驱动器的数量与3D NAND闪存中的字线的数量成比例。因此，字线的不断增加还增加了字线驱动器所占据的面积，以及金属布线的复杂性，有时甚至增加了金属层的数量。此外，在一些3D存储装置中，其中将存储单元阵列和外围电路制造在不同的衬底上并键合在一起，外围电路面积的不断增加，尤其是页缓冲器面积的不断增加，使得其成为减小总芯片尺寸的瓶颈。
然而，遵循用于逻辑装置的先进技术节点趋势而按比例缩小外围电路尺寸将导致显著的成本增加和较高的泄漏电流，这对于存储装置来说是不合需要的。此外，因为3DNAND闪存装置在某些存储器操作(例如，编程和擦除)中需要相对高的电压(例如，高于5V)，这与可以随着CMOS技术节点的进步而降低其工作电压的逻辑装置不同，因此不能降低提供给存储器外围电路的电压。因此，通过遵循发展CMOS技术节点的趋势(如普通逻辑装置)来按比例缩小存储器外围电路尺寸变得不可行。
另一方面，对于3D NAND闪存的更高I/O速度的需求日益增加，这需要在存储器I/O电路中使用的晶体管的更高饱和漏极电流(Idsat，也称为导通状态电流Ion)。然而，随着饱和漏极电流持续增加，通常现有存储器外围电路(例如I/O电路)中使用的平面晶体管将遭受高泄漏电流，这对于存储装置也是不合需要的。
总之，诸如3D NAND闪存的存储装置的持续进步同时要求存储器外围电路的高速、低泄漏电流、高电压和小尺寸，而不增加成本，这已经变得越来越具有挑战性。现有存储器外围电路中使用的全平面晶体管解决方案或逻辑装置中使用的先进CMOS技术节点解决方案都不能同时满足上述要求。
为了解决上述问题中的一个或多个，本公开内容介绍了一种解决方案，其中至少在一些存储器外围电路中，诸如I/O电路、页缓冲器和字线驱动器，用3D晶体管(也称为非平面晶体管)代替传统的平面晶体管。在一些实施方式中，由于本文公开的3D晶体管的制造工艺与平面晶体管兼容，因此平面晶体管和3D晶体管在相同的工艺流程中制造以实现具有3D晶体管和平面晶体管两者的存储器外围电路的混合配置。
与平面晶体管相比，3D晶体管可以具有更大的栅极控制面积，以用更小的亚阈值摆幅实现更好的沟道控制。在截止状态期间，由于沟道完全耗尽，所以可以很好地显著减小3D晶体管的泄漏电流。因此，使用3D晶体管代替平面晶体管的存储器外围电路(例如，I/O电路)可实现好得多的速度(饱和漏极电流)/泄漏电流性能。例如，根据发明人所作的一些研究，具有相同的尺寸和相同的泄漏电流的情况下，3D晶体管的饱和漏极电流可以是平面晶体管的饱和漏极电流的两倍以上(例如，3倍)。
除了由于高饱和漏极电流而使开关速度增加之外，通过用3D晶体管代替平面晶体管，也可以减小存储器外围电路尺寸。例如，根据发明人所做的一些研究，在相同尺寸和泄漏电流下，3D晶体管的饱和漏极电流可以是平面晶体管的饱和漏极电流的两倍以上(例如，3倍)。因此，对于尺寸减小比速度增加更合乎需要的某些存储器外围电路，例如页缓冲器和字线驱动器，外围电路的尺寸可以减小，同时保持相同的泄漏电流和饱和漏极电流。此外，根据发明人的一些研究，减小平面晶体管的晶体管尺寸的简单解决方案是不可行的，因为泄漏电流由于窄沟道效应而急剧增加，例如，当栅极宽度低于180nm时。
另一方面，为了满足存储器外围电路的低泄漏电流、高电压和低成本要求，与逻辑装置相比，可以使用不太先进的CMOS技术节点(例如，14nm以上)来制造本文公开的3D晶体管。例如，虽然先进的CMOS技术节点(例如，小于22nm)可以减小晶体管尺寸，但是必须降低电压(例如，降低到0.9V)以避免增加泄漏电流。然而，对于在存储器操作期间需要在某些电压电平下操作的存储器外围电路来说，电压降低是不可接受的。此外，先进CMOS技术节点以及相关联的工艺和结构，例如用于应变控制的应力源和高介电常数(高k)/金属栅极(HKMG)，可能增加制造复杂性并降低生产成品率，因此增加成本，这可能不适合于成本敏感的存储器外围电路。
与本公开内容的范围一致，根据本公开内容的一些方面，具有3D晶体管的外围电路和存储单元阵列可形成在不同晶圆上且以面对面方式键合在一起。因此，制造存储单元阵列的热预算不会影响外围电路的制造。对于外围电路和存储单元阵列在同一晶圆上制造的现有存储装置，晶体管尺寸的减小受到形成存储单元阵列的热预算的限制。相反，在本公开内容中，可在不受存储单元阵列热预算限制的情况下减小形成存储器外围电路的晶体管(例如，3D晶体管)的尺寸。此外，在一些实施方式中，在键合之后，可以将具有减小的3D晶体管尺寸的某些外围电路(例如，字线驱动器的串驱动器)布置为面向形成在另一衬底上的存储单元阵列的阶梯结构，从而简化金属布线。
图1A示出了根据本公开内容的一些方面的3D存储装置100的截面的示意图。3D存储装置100代表经键合的芯片的示例。3D存储装置100的部件(例如，存储单元阵列及外围电路)可单独形成在不同衬底上且随后接合以形成经键合的芯片。3D存储装置100可以包括第一半导体结构102，其包括存储单元的阵列(存储单元阵列)。在一些实施方式中，存储单元阵列包括NAND闪存单元阵列。为了便于描述，NAND闪存单元阵列可用作描述本公开内容中的存储单元阵列的示例。但是，应当理解，存储单元阵列不限于NAND闪存单元阵列，且可包括任何其他合适类型的存储单元阵列，例如动态随机存取存储器(DRAM)单元阵列、静态随机存取存储器(SRAM)单元阵列、NOR闪存单元阵列、相变存储器(PCM)单元阵列、电阻性存储单元阵列、磁性存储单元阵列、自旋转移矩(STT)存储单元阵列，仅举几个示例，或其任何组合。
第一半导体结构102可以是NAND闪存装置，其中以3D NAND存储器串的阵列和/或二维(2D)NAND存储单元的阵列的形式提供存储单元。可以将NAND存储单元组织成页或指状物，所述页或指状物接着被组织成若干块，其中每个NAND存储单元电连接到被称为位线(BL)的单独线。NAND存储单元中具有相同垂直位置的所有单元可由字线(WL)通过控制栅极电连接。在一些实施方式中，平面包含通过同一位线电连接的某一数量的块。第一半导体结构102可以包括一个或多个平面，而执行所有读取/编程(写入)/擦除操作所需的外围电路可以包括在第二半导体结构104中。
在一些实施方式中，NAND存储单元阵列是2D NAND存储单元阵列，其中的每一个包括浮栅晶体管。根据一些实施方式，2D NAND存储单元阵列包括多个2D NAND存储器串，其中的每一个包括串联连接的多个存储单元(例如，32到128个存储单元)(类似于NAND门)和两个选择晶体管。根据一些实施方式，每个2D NAND存储器串布置在衬底上的同一平面中(在2D中)。在一些实施方式中，NAND存储单元阵列是3D NAND存储器串阵列，其中的每一个在衬底上方垂直延伸穿过堆叠结构(例如，存储器堆叠体)(在3D中)。取决于3D NAND技术(例如，存储器堆叠体中的层/级的数量)，3D NAND存储器串通常包括32到256个NAND存储单元，其中的每一个包括浮栅晶体管或电荷捕获晶体管。
如图1A所示，3D存储装置100还可以包括第二半导体结构104，其包括第一半导体结构102的存储单元阵列的外围电路。外围电路(又称控制和感测电路)可包括用于促进存储单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或发生器、电流或电压基准、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。第二半导体结构104中的外围电路使用CMOS技术，例如，其可以用逻辑工艺来实现(例如，90nm、65nm、60nm、45nm、32nm、28nm等的技术节点)。如上文和下文详细描述的，与本公开内容的范围一致，用于制造第二半导体结构104中的外围电路的技术节点在22nm以上，以便减少泄漏电流、维持某些电压电平(例如，1.2V和以上)并降低成本。
如图1A所示，3D存储装置100进一步包括垂直地在第一半导体结构102与第二半导体结构104之间的键合界面106。如下文详细描述的，第一半导体结构102和第二半导体结构104可以分开制造(并且在一些实施方式中并行制造)，使得制造第一半导体结构102和第二半导体结构104之一的热预算不限制制造第一半导体结构102和第二半导体结构104中的另一个的工艺。此外，可以通过键合界面106形成大量互连(例如，键合触点)，以在第一半导体结构102和第二半导体结构104之间进行直接的短距离(例如，微米级)电连接，而不是在诸如印刷电路板(PCB)的电路板上的长距离(例如，毫米或厘米级)芯片到芯片数据总线，从而消除芯片接口延迟并以降低的功耗实现高速I/O吞吐量。第一半导体结构102中的存储单元阵列与第二半导体结构104中的外围电路之间的数据传送可通过跨越键合界面106的互连(例如，键合触点)来执行。通过垂直集成第一半导体结构102和第二半导体结构104，可以减小芯片尺寸，并可以增加存储单元密度。
应当理解，堆叠的第一半导体结构102和第二半导体结构104的相对位置不受限制。图1B示出了根据一些实施方式的另一示例性3D存储装置101的截面的示意图。与图1A中的3D存储装置100不同，其中包括外围电路的第二半导体结构104在包括存储单元阵列的第一半导体结构102上方，在图1B中的3D存储装置101中，包括存储单元阵列的第一半导体结构102在包括外围电路的第二半导体结构104上方。然而，根据一些实施方式，键合界面106垂直地形成在3D存储装置101中的第一半导体结构102和第二半导体结构104之间，并且第一半导体结构102和第二半导体结构104通过键合(例如，混合键合)垂直地接合。混合键合，也称为“金属/电介质混合键合”，是一种直接键合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下在表面之间形成键合)，并且可以同时获得金属-金属(例如，Cu-至-Cu)键合和电介质-电介质(例如，SiO2-至-SiO2)键合。第一半导体结构102中的存储单元阵列与第二半导体结构104中的外围电路之间的数据传送可通过跨越键合界面106的互连(例如，键合触点)来执行。
图2示出了根据本公开内容的一些方面的包括外围电路的存储装置200的示意性电路图。存储装置200可包括存储单元阵列201和耦接到存储单元阵列201的外围电路202。3D存储装置100和101可以是其中存储单元阵列201和外围电路202可分别包括在第一半导体结构102和第二半导体结构104中的存储装置200的示例。存储单元阵列201可以是NAND闪存单元阵列，其中存储单元206以3D NAND存储器串208的阵列的形式提供，每一个3D NAND存储器串在衬底(未示出)上方垂直延伸。在一些实施方式中，每个3D NAND存储器串208包括串联耦接且垂直堆叠的多个存储单元206。每个存储单元206可保持连续模拟值，例如电压或电荷，这取决于在存储单元206的区域内捕获的电子的数量。每个存储单元206可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施方式中，每个存储单元206是具有两个可能存储器状态且因此可存储一位数据的单电平单元(SLC)。例如，第一存储器状态“0”可对应于第一电压范围，而第二存储器状态“1”可对应于第二电压范围。在一些实施方式中，每个存储单元206是能够以四个或更多个存储器状态存储多于单个数据位的多电平单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三电平单元(TLC))、或每单元存储四位(也称为四电平单元(QLC))。每个MLC可被编程为采用可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值中的一个写入单元来编程MLC以采取从擦除状态起的三个可能的编程电平中的一个。第四标称存储值可用于擦除状态。
如图2中所示，每个NAND存储器串208可包括在其源极端处的源极选择栅极(SSG)210和在其漏极端处的漏极选择栅极(DSG)212。SSG晶体管210和DSG晶体管212可被配置为在读取和编程操作期间启动所选NAND存储器串208(阵列的列)。在一些实施方式中，同一块204中的3DNAND存储器串208的SSG晶体管210的源极通过同一源极线(SL)214(例如，公共SL)耦接到地。根据一些实施方式，每个3D NAND存储器串208的DSG晶体管212耦接到相应位线216，可经由输出总线(未示出)从所述位线读取或编程数据。在一些实施方式中，每个3DNAND存储器串208被配置为通过经由一条或多条DSG线213将选择电压(例如，高于DSG晶体管212的阈值电压)或不选择电压(例如，0V)施加到相应DSG晶体管212和/或通过经由一条或多条SSG线215将选择电压(例如，高于SSG晶体管210的阈值电压)或不选择电压(例如，0V)施加到相应SSG晶体管210，而被选择或不被选择。
如图2中所示，3D NAND存储器串208可被组织成多个块204，其中的每个块可具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单位，即，同时擦除同一块204上的所有存储单元206。存储单元206可通过字线218耦接，所述字线选择存储单元206的哪一行受读取和编程操作影响。在一些实施方式中，每条字线218耦接到存储单元206的行220，其是用于编程和读取操作的基本数据单位。每条字线218可包括在相应行220中的每个存储单元206处的多个控制栅极(栅电极)和耦接控制栅极的栅极线。
外围电路202可通过位线216、字线218、源极线214、SSG线215和DSG线213耦接到存储单元阵列201。如上所述，外围电路202可包括任何合适的电路，用于通过经由字线218、源极线214、SSG线215和DSG线213施加和感测经由位线216往来于每个目标存储单元206的电压信号和/或电流信号来促进存储单元阵列201的操作。外围电路202可包括使用MOS技术形成的各种类型的外围电路。例如，图3示出了一些示例性外围电路202，包括页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑312、寄存器314、接口(I/F)316和数据总线318。应当理解，在一些示例中，也可包括额外外围电路202。
页缓冲器304可被配置为根据控制逻辑312的控制信号来缓冲从存储单元阵列201读取或编程到其的数据。在一个示例中，页缓冲器304可以存储一页编程数据(写入数据)，以编程到存储单元阵列201的一行220中。在另一示例中，页缓冲器304还执行编程验证操作以确保数据已经被正确编程到耦接到所选字线218的存储单元206中。
行解码器/字线驱动器308可以被配置为由控制逻辑312控制，并且选择或不选择存储单元阵列201的块204，以及选择或不选择所选块204的字线218。行解码器/字线驱动器308可以进一步被配置为驱动存储单元阵列201。例如，行解码器/字线驱动器308可以使用从电压发生器310生成的字线电压来驱动耦接到所选字线218的存储单元206。在一些实施方式中，行解码器/字线驱动器308可包括耦接到局部字线和字线218的解码器和串驱动器(驱动晶体管)。
电压发生器310可被配置为由控制逻辑312控制且生成待提供到存储单元阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压和检验电压)。在一些实施方式中，电压发生器310是电压源的一部分，所述电压源提供不同外围电路202的各种电平的电压，如下文详细描述。与本公开内容的范围一致，在一些实施方式中，由电压发生器310提供到(例如)行解码器/字线驱动器308和页缓冲器304的电压高于足以执行存储器操作的某些电平。例如，提供到页缓冲器304的电压可在2V与3.3V之间，例如3.3V，且提供到行解码器/字线驱动器308的电压可大于3.3V，例如在3.3V与30V之间。
列解码器/位线驱动器306可被配置为由控制逻辑312控制且通过施加从电压发生器310生成的位线电压来选择一个或多个3D NAND存储器串208。例如，列解码器/位线驱动器306可施加列信号，以用于从页缓冲器304选择将在读取操作中输出的N个数据位集合。
控制逻辑312可以耦接到每个外围电路202，并且被配置为控制外围电路202的操作。寄存器314可以耦接到控制逻辑312，并且包括用于存储状态信息、命令操作码(OP码)和用于控制每个外围电路202的操作的命令地址的状态寄存器、命令寄存器和地址寄存器。
接口316可耦接到控制逻辑312且被配置为将存储单元阵列201与存储器控制器(未示出)接口连接。在一些实施方式中，接口316充当控制缓冲器，以将从存储器控制器和/或主机(未示出)接收的控制命令缓冲并中继到控制逻辑312，并将从控制逻辑312接收的状态信息缓冲并中继到存储器控制器和/或主机。接口316还可经由数据总线318耦接到页缓冲器304和列解码器/位线驱动器306，且充当I/O接口和数据缓冲器以将从存储器控制器和/或主机接收的编程数据缓冲并中继到页缓冲器304，且将来自页缓冲器304的读取数据缓冲并中继到存储器控制器和/或主机。在一些实施方式中，接口316和数据总线318是外围电路202的I/O电路的一部分。
与本公开内容的范围一致，存储装置200的至少一个外围电路202可具有3D晶体管而非平面晶体管，以便同时实现高速、低泄漏电流、高电压及小尺寸，而不增加成本。在一些实施方式中，用3D晶体管替换每个外围电路202中的所有平面晶体管。即，外围电路202可以根本不具有平面晶体管。在一些实施方式中，由于本文公开的3D晶体管的制造工艺与平面晶体管兼容，因此平面晶体管和3D晶体管在相同的工艺流程中制造以实现具有3D晶体管和平面晶体管两者的存储器外围电路的混合配置。即，外围电路202也可具有平面晶体管。例如，一个或多个外围电路202可以具有3D晶体管，而其他外围电路202仍然可以具有平面晶体管。应当理解，在一些示例中，3D晶体管和平面晶体管两者可用于同一外围电路202中。例如，图4示出了根据本公开内容的一些方面的平面晶体管的透视图，图5示出了根据本公开内容的一些方面的3D晶体管的透视图。
如图4所示，平面晶体管400可以是衬底402上的MOS场效应晶体管(MOSFET)，其可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适的材料。注意，在图4中添加了x轴和y轴，以进一步示出半导体器件(例如，平面晶体管400)的部件的空间关系。衬底402包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底(例如，衬底402)在y方向上位于半导体器件(例如，平面晶体管400)的最低平面中时，在y方向(垂直方向或厚度方向)上相对于半导体器件的衬底确定半导体器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”还是“下方”(例如，层或器件)。在本公开内容中应用了用于描述空间关系的相同概念。
可以在衬底402中以及相邻的平面晶体管400之间形成沟槽隔离404，例如浅沟槽隔离(STI)，以减小电流泄漏。沟槽隔离404可以包括任何合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括具有高于氮化硅的介电常数或k值的介电常数或k值(k>7)的任何电介质。
在一些实施方式中，沟槽隔离404包括氧化硅。
如图4所示，平面晶体管400还可以包括衬底402上的栅极结构408。在一些实施方式中，栅极结构408在衬底402的顶表面上。虽然未示出，但是栅极结构408可以包括在衬底402上，即在衬底402的顶表面上方并与其接触的栅极电介质。栅极结构408也可以包括在栅极电介质上的栅电极，即在栅极电介质上方并与其接触。栅极电介质可以包括任何合适的电介质材料，诸如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质包括氧化硅，即，栅极氧化物。栅电极可以包括任何合适的导电材料，例如多晶硅、金属(例如，钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。在一些实施方式中，栅电极包括掺杂多晶硅，即，栅极多晶硅。
如图4所示，平面晶体管400还可以包括在衬底402中的一对源极和漏极406。源极和漏极406可以掺杂有任何合适的P型掺杂剂，例如硼(B)或镓(Ga)，或者任何合适的N型掺杂剂，例如磷(P)或砷(As)。在平面图中，源极和漏极406可以由栅极结构408隔开。即，根据一些实施方式，在平面图中，栅极结构408形成在源极与漏极406之间。当施加到栅极结构408的栅电极的栅极电压高于平面晶体管400的阈值电压时，可以在栅极结构408下方的源极和漏极406之间横向地形成衬底402中的平面晶体管400的沟道410。如图4所示，栅极结构408可以在其中可以形成沟道410的部分衬底402(有源区)的顶表面上方并与其接触。即，根据一些实施方式，栅极结构408仅与有源区的一侧接触，即，在衬底402的顶表面的平面中接触。栅极结构408还包括在栅电极和沟道410之间的栅极电介质(例如，栅极氧化物，图4中未示出)。应当理解，尽管图4中未示出，但是平面晶体管400可以包括附加的部件，例如阱和间隔物。
如图5所示，3D晶体管500可以是衬底502上的MOSFET，其可以包括硅(例如，单晶硅、c-Si)、SiGe、GaAs、Ge、绝缘体上硅SOI或任何其他合适的材料。在一些实施方式中，衬底502包括单晶硅。可以在衬底502中以及在相邻3D晶体管500之间形成诸如STI的沟槽隔离504以减少电流泄漏。沟槽隔离504可以包括任何合适的电介质材料，诸如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括具有高于氮化硅的介电常数或k值的介电常数或k值(k>7)的任何电介质。在一些实施方式中，沟槽隔离404包括氧化硅。
如图5所示，与平面晶体管400不同，3D晶体管500还可以包括在衬底502上方的3D半导体主体505。即，在一些实施方式中，3D半导体主体505至少部分地在衬底502的顶表面上方延伸，以不仅暴露3D半导体主体505的顶表面，还暴露两个侧表面。如图5所示，例如，3D半导体主体505可以是3D结构，其也被称为“鳍状物”，以暴露其三个侧面。如下面关于3D晶体管500的制造工艺所描述的，根据一些实施方式，3D半导体主体505由衬底502形成，并且因此具有与衬底502相同的半导体材料。在一些实施方式中，3D半导体主体505包括单晶硅。由于沟道可以形成在3D半导体主体505中，因此与衬底502相对的3D半导体主体505(例如，鳍状物)可以被视为3D晶体管500的有源区。
图6A示出了根据本公开内容的一些方面的图5中的3D晶体管500在AA平面中的截面的侧视图。图6B示出了根据本公开内容的一些方面的图5中的3D晶体管500在BB面中的截面的侧视图。如图5和6B所示，3D晶体管500还可以包括在衬底502上的栅极结构508。与栅极结构408仅与有源区的一侧接触，即在衬底402的顶表面的平面中接触的平面晶体管400不同，3D晶体管500的栅极结构508可以与有源区的多个侧面接触，即在3D半导体主体505的顶表面和侧表面的多个平面中接触。即，3D晶体管500的有源区，即3D半导体主体505，可以至少部分地被栅极结构508包围。
栅极结构508可以包括在3D半导体主体505之上的栅极电介质602，例如，与3D半导体主体505的顶表面和两个侧表面接触。栅极结构508还可以包括在栅极电介质602之上并与其接触的栅电极604。栅极电介质602可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质602包括氧化硅，即，栅极氧化物。栅电极604可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)或硅化物。在一些实施方式中，栅电极604包括掺杂多晶硅，即，栅极多晶硅。
如图5和6A所示，3D晶体管500还可以包括在衬底502中的一对源极和漏极506(掺杂区，又称源电极和漏电极)。源极和漏极506可以掺杂有任何合适的P型掺杂剂，例如B或Ga，或者任何合适的N型掺杂剂，例如P或Ar。在平面图中，源极和漏极506可以被栅极结构508隔开。即，根据一些实施方式，在平面图中，栅极结构508形成在源极与漏极506之间。结果，当施加到栅极结构508的栅电极604的栅极电压高于3D晶体管500的阈值电压时，可以在由栅极结构508围绕的源极和漏极506之间横向地形成3D半导体主体505中的3D晶体管500的多个沟道。与其中仅可以在衬底402的顶表面上形成单个沟道的平面晶体管400不同，在3D晶体管500中的3D半导体主体505的顶表面和侧表面上可以形成多个沟道。在一些实施方式中，3D晶体管500包括多栅极晶体管。即，与仅包括单个栅极的平面晶体管400不同，由于3D半导体主体505的3D结构和围绕3D半导体主体505的多个侧面的栅极结构508，3D晶体管500可以包括在3D半导体主体505的多个侧面上的多个栅极。结果，与平面晶体管400相比，3D晶体管500可以具有更大的栅极控制面积，而以更小的亚阈值摆幅实现更好的沟道控制。在截止状态期间，由于沟道完全耗尽，因此可以很好地显著减小3D晶体管500的泄漏电流(Ioff)。另一方面，3D晶体管500的尺寸可以从平面晶体管400显著减小，同时仍然保持与平面晶体管400相同的电性能(例如，沟道控制、亚阈值摆幅和/或泄漏电流)。
应当理解，虽然如上所述，3D晶体管(例如，FinFET)也用于使用先进技术节点(例如，小于22nm)的逻辑装置(例如，微处理器)中，但由于对逻辑装置与存储器外围电路之间的晶体管的不同要求，3D晶体管500的设计也可展现逻辑装置中使用的3D晶体管中所未见的独特特征。从材料角度来看，在一些实施方式中，不同于使用先进技术节点(例如，小于22nm)的逻辑装置中的3D晶体管(例如，FinFET)，其使用HKMG(即，用于栅极电介质的高k电介质，及用于栅电极的金属)，存储器外围电路中的3D晶体管500使用栅极多晶硅和栅极氧化物而不是HKMG，以降低制造成本和复杂性。
从晶体管尺寸的角度来看，存储器外围电路中的3D晶体管500可能不会遵循使用先进技术节点(例如，小于22nm)的逻辑装置(例如，微处理器)的相同趋势而按比例缩小。尺寸的差异可允许3D晶体管500在较高电压(例如，3.3V及以上)下使用，所述较高电压对于使用先进技术节点(例如，小于22nm)的逻辑装置中的3D晶体管(例如，FinFET)来说通常不使用且不合需要。尺寸上的差异也可显著地降低存储器外围电路中的3D晶体管500的制造成本和复杂性。
例如，在一些实施方式中，如图6B所示，3D半导体主体505的宽度(W)大于10nm。例如，3D半导体主体505的宽度可以在30nm和1000nm之间(例如，30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管500的宽度可以显著大于(例如，一倍或多倍或者甚至一个或多个数量级)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的宽度。
在一些实施方式中，如图6B所示，3D半导体主体505的高度(H)大于40nm。例如，3D半导体主体505的高度可以在50nm和1000nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm，由这些值中的任何一个值为下限所界定的任何范围，或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管500的高度可以显著大于(例如，一倍或多倍或者甚至一个或多个数量级)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的高度。
在一些实施方式中，如图6B中所示，栅极电介质602的厚度(T)大于1.8nm。例如，栅极电介质602的厚度可以在2nm和100nm之间(例如，2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。栅极电介质602的厚度可以显著大于(例如，一倍或多倍或者甚至一个或多个数量级)用于使用先进技术节点(例如，小于22nm)的逻辑装置中的3D晶体管(例如，FinFET)的厚度。结果，利用较厚的栅极电介质602，3D晶体管500可以比在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)承受更高的电压(例如，3.3V和更高)。
在一些实施方式中，如图6A所示，3D晶体管500的沟道长度(L)大于30nm。例如，3D晶体管500的沟道长度可以在50nm和1500nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、1100nm、1200nm、1300nm、1400nm、1500nm、由这些值中的任何一个值为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。3D晶体管500的沟道长度可以显著大于(例如，一倍或多倍或者甚至一个或多个数量级)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的沟道长度。
应当理解，尽管在图5、6A和6B中未示出，但是3D晶体管500可以包括附加部件，例如阱和间隔物。还应当理解，与在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)不同，其包括在源极和漏极处包括GaAs或SiGe(又称应变元件)的应力源或者使用应变硅技术在沟道中施加应变以便增加载流子迁移率，3D晶体管500可以由于其相对大的尺寸以及为了降低制造复杂性和成本而不包括在源极和漏极506处的应力源和/或可以不在3D半导体主体505中使用应变半导体材料。
还应当理解，图5、6A和6B示出了可以在存储器外围电路中使用的3D晶体管(例如，FinFET)的一个示例，并且任何其他合适的3D晶体管(例如，全环栅(GAA)FET)也可以在存储器外围电路中使用。例如，图7A-7I示出了根据本公开内容的各个方面的各种3D晶体管的截面的侧视图。类似于图5、6A和6B中的3D晶体管500，图7A-7I中的每个3D晶体管可以是具有在衬底上方的3D半导体主体和与3D半导体主体的多于一个侧面接触的栅极结构的多栅极晶体管。栅极结构可以包括栅极电介质和栅电极。例如，图7A、7B和7C分别示出了全环栅(GAA)无硅(SON)晶体管、多独立栅极FET(MIGET)和FinFET，其中的每一个都被认为是双栅极晶体管。例如，图7D、7E和7F分别示出三栅极FET、Π-栅极FET和Ω-FET，其中的每一个都被认为是三栅极晶体管。例如，图7G、7H和7I分别示出了四栅极FET、圆柱形FET和多桥/堆叠纳米线FET，其中的每一个都被认为是环绕型栅极晶体管。如图7A-7I中可以看到的，3D半导体主体的截面在侧视图中可以具有正方形形状、矩形形状(或梯形形状)、圆形(或椭圆形形状)或任何其他合适的形状。应当理解，与本公开内容的范围一致，对于其截面具有圆形或椭圆形形状的3D半导体主体，3D半导体主体仍然可以被认为具有多个侧面，使得栅极结构与3D半导体主体的多于一个侧面接触。应当理解，在一些示例中，多个3D晶体管(例如，多个FinFET)可以共享单个3D半导体主体(例如，鳍状物)，即，形成在单个3D半导体主体上。例如，多个FinFET可以平行地布置在同一鳍状物上，并且在共享同一鳍状物的多个FinFET之间可以没有形成任何沟槽隔离(例如STI)来分离FinFET。
如上文关于图1A和1B所述的，3D晶体管500可以是与具有存储单元阵列的第一半导体结构102键合的第二半导体结构104的外围电路中的晶体管的一个示例。例如，图8A示出了根据一些实施方式的示例性3D存储装置800的截面的侧视图。应当理解，图8A仅用于说明性目的，并且实际上可以不一定反映实际器件结构(例如，互连)。作为以上关于图1A描述的3D存储装置100的一个示例，3D存储装置800是包括第一半导体结构802和堆叠在第一半导体结构802之上的第二半导体结构804的键合芯片。根据一些实施方式，第一半导体结构802和第二半导体结构804在其间的键合界面806处接合。如图8A所示，第一半导体结构802可以包括衬底808，其可以包括硅(例如，单晶硅，c-Si)、SiGe、GaAs、Ge、SOI或任何其他合适的材料。
第一半导体结构802可以包括在衬底808上方的器件层810。在一些实施方式中，器件层810包括第一外围电路812(例如，页缓冲器304、字线驱动器308、和/或I/O电路316和318)、以及第二外围电路814(例如，控制逻辑312、寄存器314等)。在一些实施方式中，第一外围电路812包括多个3D晶体管816(例如，对应于3D晶体管500)，且第二外围电路814包括多个平面晶体管818(例如，对应于平面晶体管400)。沟槽隔离860和862(例如STI)和掺杂区(例如，晶体管816和818的阱、源极和漏极)也可以形成在衬底808上或其中。在一些实施方式中，在平面图中，沟槽隔离860在衬底808上并且横向地在两个相邻的3D晶体管816之间，并且沟槽隔离862延伸到衬底808中并且横向地在两个相邻的平面晶体管818之间。在一些实施方式中，沟槽隔离862和沟槽隔离860具有不同深度(例如，其底表面在y方向上处于不同平面中)，因为它们分别分离不同类型的晶体管(平面晶体管818和3D晶体管816)。例如，如图8A所示，沟槽隔离862可以具有比沟槽隔离860更大的深度。应当理解，取决于不同的制造工艺，在一些示例中，沟槽隔离862和沟槽隔离860具有相同的深度(例如，其底表面在y方向上处于相同平面中)。
在一些实施方式中，第一半导体结构802进一步包括在器件层810上方的互连层820以往来于外围电路812和814传输电信号。互连层820可以包括多个互连(本文也称为“触点”)，包括横向互连线和垂直互连通路(VIA)触点。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层820还可以包括一个或多个层间电介质(ILD)层(又称为“金属间电介质(IMD)层”)，其中可以形成互连线和通孔触点。即，互连层820可以包括多个ILD层中的互连线和通孔触点。在一些实施方式中，器件层810中的器件通过互连层820中的互连彼此耦接。例如，外围电路812可通过互连层820耦接到外围电路814。
如图8A所示，第一半导体结构802还可以包括在键合界面806处并且在互连层820和器件层810上方的键合层822。键合层822可以包括多个键合触点824和电隔离键合触点824的电介质。键合触点824可包括导电材料。键合层822的剩余区域可以由电介质材料形成。键合层822中的键合触点824和周围电介质可以用于混合键合。类似地，如图8A所示，第二半导体结构804还可以包括在第一半导体结构802的键合界面806处和键合层822上方的键合层826。键合层826可以包括多个键合触点828和电隔离键合触点828的电介质。键合触点828可包括导电材料。键合层826的剩余区域可以由电介质材料形成。键合层826中的键合触点828和周围电介质可用于混合键合。根据一些实施方式，键合触点828在键合界面806处与键合触点824接触。
第二半导体结构804可以在键合界面806处以面对面的方式键合在第一半导体结构802的顶部上。在一些实施方式中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面806设置在键合层822和826之间，混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂的中间层)并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面806是键合层822和826相遇并键合的位置。实际上，键合界面806可以是具有一定厚度的层，其包括第一半导体结构802的键合层822的顶表面和第二半导体结构804的键合层826的底表面。
在一些实施方式中，第二半导体结构804还包括键合层826上方的互连层830以传输电信号。互连层830可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层830中的互连还包括局部互连，诸如位线、位线触点和字线触点。互连层830还可以包括一个或多个ILD层，其中可以形成互连线和和通孔触点。在一些实施方式中，第一外围电路812是页缓冲器304，且第一外围电路812的3D晶体管816耦接到第二半导体结构804的位线。在一些实施方式中，第一外围电路812是字线驱动器308，且第一外围电路812的3D晶体管816耦接到第二半导体结构804的字线(例如，导电层834)。
在一些实施方式中，第二半导体结构804包括NAND闪存装置，其中存储单元以3DNAND存储器串838阵列形式提供在互连层830和键合层826上方。根据一些实施方式，每个3DNAND存储器串838垂直延伸穿过各自包括导电层834和电介质层836的多个对。堆叠且交错的导电层834和电介质层836在本文中还被称为堆叠结构，例如，存储器堆叠体832。根据一些实施方式，存储器堆叠体832中的交错导电层834和电介质层836在垂直方向上交替。每个导电层834可包括由粘合层和栅极电介质层围绕的栅电极(栅极线)。堆叠导电层834的栅电极可以横向延伸为字线，终止于存储器堆叠体832的一个或多个阶梯结构处。
在一些实施方式中，每个3D NAND存储器串838是包括半导体沟道和存储器膜的“电荷捕获”类型的NAND存储器串。在一些实施方式中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合电介质层。每个3D NAND存储器串838可以具有圆柱形状(例如，柱形)。根据一些实施方式，存储膜的半导体沟道、隧穿层、存储层和阻挡层沿着从柱的中心向外表面的方向以该顺序排列。在一些实施方式中，3D NAND存储器串838还包括多个控制栅极(各自是字线的一部分)。存储器堆叠体832中的每个导电层834可充当3D NAND存储器串838的每个存储单元的控制栅极。
在一些实施方式中，第二半导体结构804还包括设置在存储器堆叠体832和3DNAND存储器串838上方的半导体层848。半导体层848可以是其上形成存储器堆叠体832和3DNAND存储器串838的减薄衬底。在一些实施方式中，半导体层848包括单晶硅。半导体层848还可包括隔离和掺杂区域(例如，用作3D NAND存储器串838的阵列公共源极(ACS)，未示出)。应当理解，3D NAND存储器串838不限于“电荷捕获”类型的3DNAND存储器串，并且在其他示例中可以是“浮栅”类型的3D NAND存储器串。半导体层848可以包括多晶硅作为“浮栅”类型的3D NAND存储器串的源极板。
如图8A所示，第二半导体结构804还可以包括半导体层848上方的焊盘输出互连层850。焊盘输出互连层850可以包括一个或多个ILD层中的互连，例如触点焊盘852。焊盘输出互连层850和互连层830可以形成在半导体层848的相对侧。在一些实施方式中，例如出于焊盘输出的目的，焊盘输出互连层850中的互连可以在3D存储装置800和外部电路之间传输电信号。在一些实施方式中，第二半导体结构804还包括延伸穿过半导体层848以电连接焊盘输出互连层850以及互连层830和820的一个或多个触点854。因此，外围电路812和814可通过互连层830和820以及键合触点828和824耦接到3D NAND存储器串838的阵列。即，3D NAND存储器串838的阵列可以跨越键合界面806耦接到3D晶体管816和平面晶体管818。此外，外围电路812和814及3D NAND存储器串838的阵列可通过触点854和焊盘输出互连层850耦接到外部电路。
图8B示出了根据本公开内容的一些方面的另一示例性3D存储装置801的截面。应当理解，图8B仅用于说明性目的，并且实际上可以不一定反映实际器件结构(例如，互连)。作为以上关于图1B描述的3D存储装置101的一个示例，3D存储装置801是包括第二半导体结构803和堆叠在第二半导体结构803之上的第一半导体结构805的键合芯片。类似于以上在图8A中描述的3D存储装置800，3D存储装置801代表其中第一半导体结构805和第二半导体结构803单独形成且在键合界面807处以面对面方式键合的键合芯片的示例。应当理解，以下可不重复3D存储装置800和801两者中的类似结构(例如，材料、制造工艺、功能等)的细节。
第二半导体结构803可以包括衬底809和存储器堆叠体811，该存储器堆叠体811包括在衬底809上方的交错导电层813和电介质层815。在一些实施方式中，3D NAND存储器串817的阵列各自垂直延伸穿过衬底809上方的存储器堆叠体811中的交错导电层813和电介质层815。每个3D NAND存储器串817可包括半导体沟道和存储器膜。3D NAND存储器串817可以是“电荷捕获”类型的3D NAND存储器串或“浮栅”类型的3D NAND存储器串。
在一些实施方式中，第二半导体结构803还包括在存储器堆叠体811和3D NAND存储器串817上方的互连层827，以往来于3D NAND存储器串817传输电信号。互连层827可以包括多个互连，包括互连线和通孔触点。在一些实施方式中，互连层827中的互连还包括局部互连，诸如位线、位线触点和字线触点。在一些实施方式中，第二半导体结构803还包括在键合界面807处和在互连层827和存储器堆叠体811及3D NAND存储器串817上方的键合层829。键合层829可以包括多个键合触点855以及围绕并且电隔离键合触点855的电介质。
如图8B所示，第一半导体结构805包括在键合界面807处和键合层829上方的另一键合层851。键合层851可以包括多个键合触点853和围绕并电隔离键合触点853的电介质。根据一些实施方式，键合触点853在键合界面807处与键合触点855接触。在一些实施方式中，第一半导体结构805还包括键合层851上方的互连层857以传输电信号。互连层857可包括多个互连，包括互连线和通孔触点。
第一半导体结构805还可以包括互连层857和键合层851上方的器件层831。在一些实施方式中，器件层831包括第一外围电路835(例如，页缓冲器304、字线驱动器308和/或I/O电路316和318)和第二外围电路837(例如，控制逻辑312、寄存器314等)。在一些实施方式中，外围电路835包括多个3D晶体管839(例如，对应于3D晶体管500)，且外围电路837包括多个平面晶体管841(例如，对应于平面晶体管400)。沟槽隔离861和863(例如，STI)以及掺杂区(例如，晶体管839和841的阱、源极和漏极)也可以形成在半导体层833(例如，减薄衬底)上或其中。在一些实施方式中，在平面图中，沟槽隔离861在半导体层833下方并且横向地在两个相邻的3D晶体管839之间，并且沟槽隔离863延伸到半导体层833中并且横向地在两个相邻的平面晶体管841之间。在一些实施方式中，沟槽隔离861和沟槽隔离863具有不同深度(例如，其顶表面在y方向上处于不同平面中)，因为它们分别分离不同类型的晶体管(平面晶体管841和3D晶体管839)。例如，如图8B所示，沟槽隔离863可以具有比沟槽隔离861更大的深度。应当理解，取决于不同制造工艺，在一些示例中，沟槽隔离863和沟槽隔离861具有相同深度(例如，其顶表面在y方向上处于相同平面中)。
在一些实施方式中，第一外围电路835是页缓冲器304，且第一外围电路835的3D晶体管839耦接到第二半导体结构803的位线。在一些实施方式中，第一外围电路835是字线驱动器308，且第一外围电路835的3D晶体管839耦接到第二半导体结构803的字线(例如，导电层834)。
在一些实施方式中，第一半导体结构805进一步包括设置在器件层831上方的半导体层833。半导体层833可位于外围电路835和837上方且与其接触。半导体层833可以是其上形成晶体管839和841的减薄衬底。在一些实施方式中，半导体层833包括单晶硅。半导体层833还可以包括隔离区与掺杂区。
如图8B所示，第一半导体结构805可以进一步包括半导体层833上方的焊盘输出互连层843。焊盘输出互连层843可以包括在一个或多个ILD层中的互连，例如，触点焊盘845。在一些实施方式中，例如出于焊盘输出目的，焊盘输出互连层843中的互连可在3D存储装置801与外部电路之间传输电信号。在一些实施方式中，第一半导体结构805进一步包括延伸穿过半导体层833以耦合焊盘出互连层843以及互连层857和827的一个或多个触点847。结果，外围电路835和837也可通过互连层857和827以及键合触点853和855耦接到3D NAND存储器串817的阵列。即，3D NAND存储器串817的阵列可跨越键合界面807耦接到3D晶体管839和平面晶体管841。此外，外围电路835和837以及3D NAND存储器串817的阵列可通过触点847和焊盘输出互连层843电连接到外部电路。
如上所述，半导体结构102中的存储单元阵列不限于如图8A和8B所示的NAND闪存单元阵列，并且可以包括任何其他合适的存储单元阵列，例如DRAM单元阵列。例如，图8C示出了根据本公开内容的一些方面的另一示例性3D存储装置899的截面。应当理解，图8C仅用于说明性目的，并且实际上可以不一定反映实际器件结构(例如，互连)。3D存储装置899类似于图8A中的3D存储装置800，除了存储单元阵列包括DRAM单元890的阵列，与NAND存储器串838的阵列不同。应当理解，以下可以不重复3D存储装置800和899两者中的类似结构(例如，第一半导体结构802的材料、制造工艺、功能等)的细节。
如图8C所示，第二半导体结构804可以在键合界面806处以面对面的方式键合在包括3D晶体管816的第一半导体结构802的顶部上。在一些实施方式中，作为混合键合的结果，键合界面806设置在键合层822和826之间。
在一些实施方式中，半导体器件899的第二半导体结构804还包括键合层826上方的互连层830，以便往来于DRAM单元890传输电信号。互连层830可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层830中的互连还包括局部互连，诸如位线触点和字线触点。互连层830还可以包括一个或多个ILD层，其中可以形成互连线和通孔触点。
半导体器件899的第二半导体结构804还可以包括在互连层830和键合层826上方的器件层881。在一些实施例中，器件层881包括在互连层830和键合层826上方的DRAM单元890的阵列。在一些实施例中，每个DRAM单元890包括DRAM选择晶体管886和电容器888。DRAM单元890可以是由一个晶体管和一个电容器组成的1T1C单元。应当理解，DRAM单元890可以具有任何适当的配置，例如2T1C单元、3T1C单元等。在一些实施方式中，DRAM选择晶体管886形成在半导体层848“上”，其中DRAM选择晶体管886的全部或部分形成在半导体层848中(例如，在半导体层848的顶表面下方)和/或直接形成在半导体层848上。隔离区(例如STI)和掺杂区(例如，DRAM选择晶体管886的源极区和漏极区)也可以形成在半导体层848中。在一些实施方式中，电容器888设置在DRAM选择晶体管886下方。根据一些实施方式，每个电容器888包括两个电极，其中的一个电极电连接到相应DRAM选择晶体管886的一个节点。根据一些实施方式，每个DRAM选择晶体管886的另一节点耦接到DRAM的位线880。每个电容器888的另一电极可以耦接到公共极板882，例如公共地。应当理解，DRAM单元890的结构和配置不限于图8C中的示例，并且可包括任何合适的结构和配置。例如，电容器888可以是平面电容器、堆叠电容器、多鳍电容器、圆柱电容器、沟槽电容器、或衬底-平板电容器。
在一些实施方式中，第二半导体结构804还包括设置在器件层881上方的半导体层848。半导体层848可在DRAM单元阵列890上方并与其接触。半导体层848可以是其上形成DRAM选择晶体管886的减薄衬底。在一些实施方式中，半导体层848包括单晶硅。在一些实施方式中，半导体层848可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其他合适的材料。半导体层848还可以包括隔离区和掺杂区(例如，作为DRAM选择晶体管886的源极和漏极)。
如上所述，不同于逻辑装置，存储装置(例如，3D NAND闪存)需要将宽范围的电压提供到不同存储器外围电路，包括不适合于逻辑装置(例如，微处理器)(尤其是使用先进CMOS技术节点(例如，小于22nm))但需要用于存储器操作的较高电压(例如，3.3V或以上)。例如，图9示出了根据本公开内容的一些方面的提供有各种电压的外围电路的框图。在一些实施方式中，存储装置(例如，存储装置200)包括低低电压(LLV)源901、低电压(LV)源903和高电压(HV)源905，其中的每一个被配置为提供处于相应电平(Vdd1、Vdd2或Vdd3，其中Vdd1＜Vdd2＜Vdd3)的电压。每个电压源901、903或905可以从外部电源(例如，电池)接收处于适当电平的电压输入。每个电压源901、903或905还可包括电压转换器和/或电压调节器以将外部电压输入转换为相应电平(Vdd1、Vdd2或Vdd3)且维持在相应电平(Vdd1、Vdd2或Vdd3)下的电压并通过对应电源轨输出该电压。在一些实施方式中，存储装置200的电压发生器310是电压源901、903和905的部分。
在一些实施方式中，LLV源901被配置为提供0.9V与2.0V之间的电压(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V、1.35V、1.4V、1.45V、1.5V、1.55V、1.6V、1.65V、1.7V、1.75V、1.8V、1.85V、1.9V、1.95V、、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为1.2V。在一些实施方式中，LV源903被配置为提供2V和3.3V之间的电压(例如，2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为3.3V。在一些实施方式中，HV源905被配置为提供大于3.3V的电压。在一个示例中，电压在5V与30V之间(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，上面关于HV源905、LV源903和LLV源901描述的电压范围是出于说明性目的而非限制性的，并且HV源905、LV源903和LLV源901可以提供任何其他合适的电压范围。然而，至少由LV源903和HV源905提供的电压电平(例如，2V及以上)可能不适合于使用先进CMOS技术节点(例如，小于22nm)的逻辑装置中的3D晶体管(例如，FinFET)。
基于它们合适的电压电平(Vdd1、Vdd2或Vdd3)，存储器外围电路(例如，外围电路202)可以被分类为LLV电路902、LV电路904和HV电路906，它们可以分别耦接到LLV源901、LV源903和HV源905。在一些实施方式中，HV电路906包括一个或多个驱动器，所述一个或多个驱动器通过字线、位线、SSG线、DSG线、源极线等耦接到存储单元阵列(例如，存储单元阵列201)，且被配置为在执行存储器操作(例如，读取、编程或擦除)时通过将处于合适电平的电压施加到字线、位线、SSG线、DSG线、源极线等来驱动存储单元阵列。在一个示例中，HV电路906可包括在编程操作期间将在例如5V与30V范围内的编程电压(Vprog)或通过电压(Vpass)施加到字线的字线驱动器(例如，行解码器/字线驱动器308)。在另一示例中，HV电路906可包括在擦除操作期间将在例如5V与30V范围内的擦除电压(Veras)施加到位线的位线驱动器(例如，列解码器/位线驱动器306)。在一些实施方式中，LV电路904包括被配置为缓冲从存储单元阵列读取的数据或编程到存储单元阵列的数据的页缓冲器(例如，页缓冲器304)。例如，可以由LV源903向页缓冲器提供例如3.3V的电压。在一些实施方式中，LLV电路902包括被配置为将存储单元阵列与存储器控制器接口连接的I/O电路(例如，接口316和/或数据总线318)。例如，可以由LLV源901向I/O电路提供例如1.2V的电压。
LLV电路902、LV电路904或HV电路906中的至少一个可以包括本文公开的3D晶体管(例如，3D晶体管500)。在一些实施方式中，LLV电路902、LV电路904和HV电路906中的每一个包括3D晶体管。在一些实施方式中，LLV电路902和LV电路904中的每一个包括3D晶体管，而HV电路906包括本文公开的平面电路(例如，平面晶体管400)。此外，LLV电路902、LV电路904或HV电路906可以以本文公开的任何合适的组合用3D晶体管和/或平面晶体管实现为图8A-8C中的外围电路812、814、835和837。
与本公开内容的范围一致，下面详细描述了分别适用于LLV电路902、LV电路904和HV电路906的3D晶体管的各种设计。根据本公开内容的一些方面，如图10所示，存储装置200的LLV电路902可以由包括例如接口316和数据总线318的I/O电路来表示。I/O电路可被配置为将存储单元阵列201与存储器控制器接口连接。在一些实施方式中，由LLV源901向I/O电路提供0.9V和2.0V之间的电压，例如1.2V。
图11A和11B分别示出了根据本公开内容的一些方面的图10的I/O电路中的3D晶体管1100的透视图和侧视图。3D晶体管1100可以是图5、6A和6B中的3D晶体管500的一个示例，并且被设计为满足I/O电路或任何其他合适的LLV电路902的特定要求，如下面详细描述的。图11B示出了图11A中的3D晶体管1100在BB面中的截面的侧视图。如图11A和11B所示，3D晶体管1100可以包括在衬底1102上方的3D半导体主体1104，以及与3D半导体主体1104的多个侧面(例如，顶表面和两个侧表面)接触的栅极结构1108。应当理解，3D晶体管1100可以是任何合适的多栅极晶体管，例如，如图7A-7I所示。在一些实施方式中，栅极结构1108包括与3D半导体主体1104的多个侧面接触的栅极电介质1107和与栅极电介质1107接触的栅电极1109。如图11A和11B所示，栅极结构1108的顶表面(例如，栅电极1109)是弯曲的。
如图11A和11B所示，3D晶体管1100还可以包括在3D半导体主体1104中并且在平面图中由栅极结构1108分离的一对源极和漏极1106。如图11B所示，沟槽隔离1103(例如STI)可以形成在衬底1102中，使得栅极结构1108可以形成在沟槽隔离1103上。在一些实施方式中，沟槽隔离1103还横向地形成在相邻的3D晶体管1100之间以减少泄漏电流。应当理解，为了易于说明，在图11B中示出了沟槽隔离1103，但在图11A中没有示出。还应当理解，3D晶体管1100可以包括图11A和11B中未示出的附加部件，例如阱和间隔物。
对于用在存储装置200的I/O电路中的3D晶体管1100，开关速度是重要的特性。特别地，当存储装置200是键合芯片时，如3D存储装置800和801，其可通过在两个键合半导体结构之间使用直接、短距离(例如，微米级)电连接而以降低的功率消耗实现高速I/O吞吐量，形成I/O电路的晶体管的开关速度可成为I/O电路的性能瓶颈。为了提高开关速度，如上所述，需要提高晶体管的导通状态电流(Ion或Idsat)。然而，同时，截止状态泄漏电流(Ioff)也不能增加，这是通过平面晶体管难以实现的。
例如，图12A和12B分别示出了平面晶体管1200的透视图和侧视图。平面晶体管1200可以是图4中的平面晶体管400的一个示例。平面晶体管1200包括在衬底2102上，即在衬底1202的顶表面上方并与其接触的栅极结构1208。栅极结构1208包括在衬底1202的顶表面上方并与其接触的平面栅极电介质1207，以及在平面栅极电介质1207上的栅电极1209。平面晶体管1200还包括在衬底1202中并且在平面图中由栅极结构1208分离的一对源极和漏极1206。沟槽隔离1203(例如，STI)形成在衬底1202中并且横向地形成在相邻的平面晶体管1200之间。应当理解，为了便于说明，图12B中示出了沟槽隔离1203，但图12A中未示出。由于与3D晶体管1100相比沟道和栅极的数量较少，所以平面晶体管1200的沟道控制和亚阈值摆幅可能较差。结果，根据发明人所进行的研究，在相同的尺寸和泄漏电流(截止状态电流)下，3D晶体管1100的饱和漏极电流(导通状态电流)可以比平面晶体管1200的饱和漏极电流高几倍(例如，超过两倍)。另一方面，为了保持与平面晶体管1200相同的开关速度和泄漏电流，可以减小3D晶体管1100的尺寸。此外，为了进一步改善I/O电路的电性能，在3D晶体管1100的栅极结构1108中可以使用HKMG，而具有较大尺寸的平面晶体管1200并未使用它。
返回参考图11A和11B，在一些实施方式中，存储装置200的I/O电路中的3D晶体管1100的栅电极1109包括金属，例如Cu。在一些实施方式中，3D晶体管1100的栅极电介质1107包括高k电介质，诸如二氧化铪、二氧化锆、二氧化钛、或具有高于氮化硅的介电常数(例如，高于3.9)的任何其他电介质。即，HKMG可以用于在存储装置200的I/O电路中形成3D晶体管1100的栅极结构1108。应当理解，在一些示例中，栅极多晶硅和栅极氧化物也可用作栅极结构1108。
在一些实施方式中，如图11B中所示，栅极电介质1107的厚度(T)在1.8nm和10nm之间。例如，栅极电介质1107的厚度可以在2nm和4nm之间(例如，2nm、2.1nm、2.2nm、2.3nm、2.4nm、2.5nm、2.6nm、2.7nm、2.8nm、2.9nm、3nm、3.1nm、3.2nm、3.3nm、3.4nm、3.5nm、3.6nm、3.7nm、3.8nm、3.9nm、4nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。栅极电介质1107的厚度可大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中所使用的3D晶体管(例如，FinFET)的厚度，且可与施加到I/O电路的LLV电压范围相当，如上文详细描述的，例如在0.9V与2.0V之间(例如，1.2V)。
在一些实施方式中，如图11B所示，3D半导体主体1104的宽度(W)在10nm和180nm之间。3D半导体主体1104的宽度可以指3D半导体主体1104的顶部处的宽度(例如，顶部临界尺寸(CD))，如图11B所示。例如，3D半导体主体1104的宽度可以在30nm和100nm之间(例如，30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管1100的宽度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的宽度。另一方面，3D晶体管1100的宽度可以小于在现有存储装置的I/O电路中使用的平面晶体管1200的宽度。应当理解，在一些示例中，3D半导体主体1104可以具有“哑铃”形状，其中由于3D半导体主体1104的不足以形成源极和漏极1106的相对小的宽度，3D半导体主体1104在形成源极和漏极1106的两侧处的宽度大于半导体主体1104在源极和漏极1106之间的宽度。
在一些实施方式中，3D晶体管1100在源极和漏极1106之间的沟道长度在30nm和180nm之间。3D晶体管1100的沟道长度可以指源极和漏极1106之间的距离，即，与沟道的顶表面接触的栅极结构1104的尺寸。例如，3D晶体管1100的沟道长度可以在50nm和120nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、110nm、120nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管1100的沟道长度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的沟道长度。另一方面，3D晶体管1100的沟道长度可以小于在现有存储装置的I/O电路中使用的平面晶体管1200的沟道长度。
在一些实施方式中，如图11B所示，3D半导体主体1104的高度(H)在40nm和300nm之间。例如，3D半导体主体1104的高度可以在50nm和100nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D半导体主体1104的高度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的高度。
在一些实施方式中，如图11B所示，沟槽隔离1103的厚度(t)与3D半导体主体1104的高度相同。例如，沟槽隔离1103的厚度可以在50nm和100nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。沟槽隔离1103的厚度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的厚度。
根据本公开内容的一些方面，如图13所示，存储装置200的LV电路904可以由例如页缓冲器304来表示。页缓冲器304可被配置为缓冲从存储单元阵列201读取或编程到存储单元阵列201的数据。在一些实施方式中，由LV源903向页缓冲器304提供2V和3.3V之间的电压，例如3.3V。根据本公开内容的一些方面，如图13中所示，存储装置200的HV电路906可由例如字线驱动器308来表示。字线驱动器308可以被配置为通过字线驱动存储单元阵列201。在一些实施方式中，由HV源905向字线驱动器308提供大于3.3V(例如，在5V与30V之间)的电压。
图14示出了根据本公开内容的一些方面的图13中的字线驱动器308和页缓冲器304的示意性电路图。在一些实施方式中，页缓冲器304包括多个子页缓冲器电路1402，各自经由相应位线216耦接到一个3D NAND存储器串208。即，存储装置200可包括分别耦接到3DNAND存储器串208的位线216，且页缓冲器304可包括分别耦接到位线216和3D NAND存储器串208的子页缓冲器电路1402。每个子页缓冲器电路1402可以包括一个或多个锁存器、开关、电源、节点(例如，数据节点和I/O节点)、电流镜、验证逻辑、感测电路等。在一些实施方式中，每个子页缓冲器电路1402被配置为存储从相应位线216接收的感测数据，例如，对应于读取数据的感测电流。每个子页缓冲器电路1402可被配置为在读取操作时还输出所存储的感测数据。每个子页缓冲器电路1402还可以被配置为存储编程数据，并且在编程操作时将所存储的编程数据输出到相应的位线216。
如图14所示，每个子页缓冲器电路1402可以包括多个晶体管，例如下面参考图20A和20B详细公开的3D晶体管2000。3D晶体管2000可以是适合于在页缓冲器304中形成子页缓冲器电路1402的元件的3D晶体管500的一个示例。在一些实施方式中，页缓冲器304中的3D晶体管2000耦接到位线216。因此，页缓冲器304中的3D晶体管2000可以通过位线216耦接到存储单元阵列201。
在一些实施方式中，字线驱动器308包括分别耦接到字线218的多个串驱动器1404(又称驱动元件)。字线驱动器308还可以包括分别耦接到串驱动器1404的多条局部字线1406(LWL)。每个串驱动器1404可包括耦接到解码器(未示出)的栅极、耦接到相应局部字线1406的源极/漏极，以及耦接到相应字线218的另一源极/漏极。在一些存储器操作中，解码器可以例如通过施加大于串驱动器1404的阈值电压的电压信号并向每条局部字线1406施加电压(例如，编程电压、通过电压或擦除电压)来选择某些串驱动器1404，使得电压由每个所选择的串驱动器1404施加到相应的字线218。相反，解码器还可以例如通过施加小于串驱动器1404的阈值电压的电压信号来不选择某些串驱动器1404，使得每个未被选择的串驱动器1404在存储器操作期间浮置相应的字线218。
如图14所示，每个串驱动器1404可以包括一个或多个晶体管，诸如下面参考图21A和21B详细公开的3D晶体管2100。3D晶体管2100可以是适合于形成字线驱动器308中的串驱动器1404的元件的3D晶体管500的一个示例。在一些实施方式中，字线驱动器308中的3D晶体管2100耦接到字线218。因此，字线驱动器308中的3D晶体管2100可以通过字线218耦接到存储单元阵列201。
如图15所示，在一些实施方式中，存储单元阵列201被布置在多个平面1502中，每个平面具有多个块204和其自己的页缓冲器304。即，存储装置200可包括存储单元206的多个平面1502及分别耦接到多个平面1502的多个页缓冲器304。虽然图15中未示出，但是应当理解，在一些示例中，每个平面1502可以具有其自己的页缓冲器304、行解码器/字线驱动器308和列解码器/位线驱动器306的集合，使得控制逻辑312可以以同步方式或异步方式并行地控制多个平面1502的操作，以增加存储装置200的操作速度。如以上关于图2和14所描述的，应当理解，页缓冲器304的数量和每个页缓冲器304中的子页缓冲器电路1402的数量可随着由于平面1502、块204和/或3D NAND存储器串208(位线216)的数量增加所导致的存储单元的数量的增加而增加。因此，如果形成子页缓冲器电路1402的每个晶体管的器件尺寸不减小，则页缓冲器304的总面积就持续增加。类似地，串驱动器1404的数量可随着由于平面1502、块204和/或行220(字线218)的数量增加所导致的存储单元的数量的增加而增加。因此，如果形成串驱动器1404的每个晶体管的器件尺寸不减小，则字线驱动器308的总面积就持续增加。
此外，在外围电路和存储单元阵列在键合芯片中彼此垂直堆叠的3D存储装置100或101中，3D存储装置100或101的尺寸取决于第一半导体结构102或第二半导体结构104的较大尺寸。如图16所示，随着页缓冲器304的面积不断增加，具有页缓冲器304、字线驱动器308和其他外围电路1600(例如，I/O电路等)的第二半导体结构104(例如，图1A和1B所示)的尺寸可能最终变得大于具有存储单元阵列的第一半导体结构102的尺寸，并且因此支配3D存储装置100或101的尺寸。结果，为了补偿存储装置200(并且具体地，3D存储装置100或101)的尺寸增加，形成页缓冲器304和字线驱动器308的每个晶体管的器件尺寸需要在不牺牲太多性能(诸如晶体管电流泄漏)以及产品成品率和成本的情况下减小，如上所述。
如上所述，与用于形成现有存储器外围电路(例如子页缓冲器电路和串驱动器)的平面晶体管相比，3D晶体管可以缩小器件尺寸，而不会由于较大的栅极控制面积、较高的导通状态电流和较低的截止状态电流而牺牲太多性能(例如泄漏电流)、以及制造复杂性和成本。例如，图17示出了字线驱动器或页缓冲器中的平面晶体管的设计布局，并且作为比较，图18示出了根据本公开内容的一些方面的图13中的字线驱动器308或页缓冲器304中的3D晶体管的设计布局。
如图17和18所示，有源区的宽度(W)(即沟道宽度)和/或栅极结构的长度(L)(即沟道长度)可能通过从平面晶体管转换到3D晶体管而受到影响。因此，可以减小字线驱动器308或页缓冲器304中的宽度方向上的间距(PW)和/或长度方向上的间距(PL)。在一些实施方式中，对于页缓冲器304，使用平面晶体管来形成子页缓冲器电路1402在不引入显著的泄漏电流增加的情况下仅可实现180nm的最小沟道宽度(W1)。相反，根据发明人的研究，使用3D晶体管来形成子页缓冲器电路1402，在不引入显著的泄露电流增加的情况下，沟道宽度(W2)可以减小到180nm以下。例如，在相同的泄漏电流下，通过在形成子页缓冲器电路1402时用3D晶体管代替平面晶体管，宽度方向上的间距可以减小5％到50％(例如25％)，从而减小页缓冲器304的总面积。此外，由于位线216可以沿宽度方向排列，所以子页缓冲器电路1402的沿宽度方向的间距的减小还可以容纳更多的位线216和3D NAND存储器串208。
在一些实施方式中，对于字线驱动器308，类似于页缓冲器304，使用3D晶体管代替平面晶体管来形成串驱动器1404，可在不引入显著泄漏电流增加的情况下减小沟道宽度，例如从1900nm减小到500nm，从而减小字线驱动器308的总面积。此外，也可通过在串驱动器1404中用3D晶体管代替平面晶体管来减小沟道长度。因此，通过使用3D晶体管，可增加栅极结构至阱边界之间的距离，从而扩大为HV电路906(例如字线驱动器308)的重要特性的击穿电压(BV)的裕度。此外，由于字线218可沿长度方向排列，所以串驱动器1404沿长度方向的间距的减小也可容纳更多字线218。串驱动器1404的尺寸减小可以允许更多的串驱动器1404面向键合的3D存储装置(例如，3D存储装置800和801)的阶梯结构，并且因此减少金属布线和金属层。在一些实施方式中，对于字线驱动器308或任何其他HV电路906，沟道长度(L2)大于如图18中所示的3D晶体管的沟道宽度(W2)，其不同于形成字线驱动器308的平面晶体管(例如，图17中所示)。应当理解，对于字线驱动器308或任何其他HV电路906，不同于图18中所示的，3D晶体管的源极/漏极的宽度(W2')可与3D晶体管的沟道宽度(W2，即3D半导体主体/有源区在源极与漏极之间的宽度)相同，使得3D晶体管的3D半导体主体可在平面图中不具有哑铃形状，而是沿沟道长度方向具有均匀宽度。
例如，图19示出了根据本公开内容的一些方面的包括具有3D晶体管的串驱动器的3D存储装置1900的截面的侧视图。3D存储装置1900可以是3D存储装置800的一个示例。如图19所示，3D存储装置1900可以包括在键合界面1915处以面对面的方式彼此键合的第一半导体结构1902和第二半导体结构1904。应当理解，在其他示例中，第一和第二半导体结构的相对位置可以切换。第一半导体结构1902可以包括堆叠结构，例如存储器堆叠体1906，其包括交错的字线1905和电介质层1907。在一些实施方式中，交错的字线1905和电介质层1907的边缘在存储器堆叠体1906的一侧或多侧上限定一个或多个阶梯结构1908。阶梯结构1908可用于通过字线触点1912互连字线1905。第一半导体结构1902还可以包括存储单元阵列，诸如3D NAND存储器串1910的阵列，每个串垂直延伸穿过存储器堆叠体1906。
第二半导体结构1904可以包括分别对应于字线1905的多个串驱动器1914。每个串驱动器1914可包括用于本文中所公开的HV电路906的3D晶体管。如图19所示，通过使用3D晶体管减小每个晶体管的尺寸，串驱动器1914可以跨越键合界面1915面对阶梯结构1908，以允许每个字线触点1912电连接一对字线1905和串驱动器1914，而不在平面图中的阶梯区域外部布线。即，所有串驱动器1914可以被直接布置在阶梯结构1908的下方或上方。因此，通过在串驱动器1914中用3D晶体管代替平面晶体管，可以避免阶梯区域外部的额外金属布线和所产生的额外金属层。应当理解，图19中的字线触点1912仅用于说明性目的，且可包括3D存储装置1900的各种互连层和键合层(未示出)中的互连。如图8A和8B所示，第一半导体结构1902和第二半导体结构1904还可以包括它们自己的互连层和键合层，使得串驱动器1914的3D晶体管可以通过第一和第二互连层以及第一和第二键合层分别耦接到字线1905。
图20A和20B分别示出了根据本公开内容的一些方面的图13的页缓冲器304中的3D晶体管2000的透视图和侧视图。3D晶体管2000可以是图5、6A和6B中的3D晶体管500的一个示例，并且被设计为满足页缓冲器304或任何其他合适的LV电路904的特定要求，如以下详细描述的。图20B示出了图20A中的3D晶体管2000在BB面中的截面的侧视图。如图20A和20B所示，3D晶体管2000可以包括在衬底2002上方的3D半导体主体2004，以及与3D半导体主体2004的多个侧面(例如，顶表面和两个侧表面)接触的栅极结构2008。应当理解，3D晶体管2000可以是任何合适的多栅极晶体管，例如，如图7A-7I所示。在一些实施方式中，栅极结构2008包括与3D半导体主体2004的多个侧面接触的栅极电介质2007以及与栅极电介质2007接触的栅电极2009。如图20A和20B所示，栅极结构2008的顶表面(例如，栅电极2009)是弯曲的。
如图20A和20B所示，3D晶体管1100还可以包括3D半导体主体2004中且在平面图中由栅极结构2008分隔开的一对源极和漏极2006。如图20B所示，沟槽隔离2003(例如，STI)可以形成在衬底2002中，使得栅极结构2008可以形成在沟槽隔离2003上。在一些实施方式中，沟槽隔离2003也横向形成在相邻3D晶体管2000之间以减小泄漏电流。应当理解，为了便于说明，图20B中示出了沟槽隔离2003，但图20A中未示出。还应当理解，3D晶体管2000可以包括图20A和20B中未示出的附加部件，例如阱和间隔物。
如上所述，对于在存储装置200的页缓冲器304中使用的3D晶体管2000，器件尺寸是重要的特性。另一方面，也不能增加截止状态泄漏电流(Ioff)以减少电流泄漏，这通过平面晶体管是难以实现的。此外，由于LV电路904在例如2V和3.3V之间(例如3V)的电压下工作，因此3D晶体管2000的尺寸减小不能依赖于电压降低，而这是通过在使用先进CMOS技术节点(例如，低于22nm)的逻辑装置中使用的3D晶体管难以实现的。应当理解，页缓冲器304可以包括HV电路906和LV电路904。在一个示例中，页缓冲器304的LV电路904可以包括3D晶体管2000，而页缓冲器304的HV电路906可以包括平面晶体管(例如，平面晶体管400)。在另一个示例中，页缓冲器304中的LV电路904中的一个可以包括具有类似于图11A和11B中的结构的3D晶体管。页缓冲器中的HV电路906中的一个包括具有类似于图21A和21B的结构的3D晶体管。页缓冲器中的两个3D晶体管具有不同的结构和不同的尺寸。HV电路906中的3D晶体管的尺寸大于LV电路904中的3D晶体管的尺寸。3D晶体管的尺寸包括3D晶体管的沟道长度、3D晶体管的3D半导体主体的高度、3D晶体管的3D半导体主体的宽度、或3D晶体管的面积中的至少一个。在一些实施方式中，在外围电路中，页缓冲器和其他电路都包括3D晶体管，页缓冲器中的3D晶体管包括单个鳍状物，而其他外围电路中的3D晶体管包括多于一个鳍状物。
在一些实施方式中，如图20B中所示，栅极电介质2007的厚度(T)在1.8nm与10nm之间。例如，栅极电介质2007的厚度可以在2nm和8nm之间(例如，2nm、2.1nm、2.2nm、2.3nm、2.4nm、2.5nm、2.6nm、2.7nm、2.8nm、2.9nm、3nm、3.1nm、3.2nm、3.3nm、3.4nm、3.5nm、3.6nm、3.7nm、3.8nm、3.9nm、4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。栅极电介质2007的厚度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的厚度，并且可以与施加到页缓冲器304的LV电压范围相当，如上文详细描述的，诸如在2V和3.3V之间(例如，3.3V)。此外，与LLV电路902中的3D晶体管1100(诸如I/O电路)相比，在一些实施方式中，3D晶体管2000的栅极电介质2007的厚度由于较高的工作电压而较厚，例如在4nm和8nm之间，诸如在5nm和8nm之间。
在一些实施方式中，如图20B所示，3D半导体主体2004的宽度(W)在10nm和180nm之间。3D半导体主体2004的宽度可以指3D半导体主体2004顶部(例如，顶部CD)处的宽度，如图20B所示。例如，3D半导体主体1104的宽度可以在30nm和100nm之间(例如，30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管2000的宽度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的宽度。另一方面，3D晶体管2000的宽度可以小于现有存储装置的页缓冲器中使用的平面晶体管的宽度，例如大于180nm，如上所述。应当理解，在一些示例中，3D半导体主体2004可以具有“哑铃”形状，其中由于3D半导体主体2004的不足以形成源极和漏极2006的相对小的宽度，3D半导体主体2004在形成源极和漏极2006的两侧处的宽度大于3D半导体主体2004在源极和漏极2006之间的宽度。例如，如图18所示，3D晶体管的源极/漏极的宽度(W2')可以大于3D晶体管的沟道宽度(W2，即，3D半导体主体/有源区在源极和漏极之间的宽度)。
在一些实施方式中，3D晶体管2000在源极和漏极2006之间的沟道长度在30nm和180nm之间。3D晶体管2000的沟道长度可以指源极和漏极2006之间的距离，即，与沟道的顶表面接触的栅极结构2008的尺寸。例如，3D晶体管2000的沟道长度可以在50nm和120nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、110nm、120nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管2000的沟道长度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的沟道长度。另一方面，3D晶体管2000的沟道长度可以小于在现有存储装置的页缓冲器中使用的平面晶体管的沟道长度，例如大于180nm。
在一些实施方式中，如图20B所示，3D半导体主体2004的高度(H)在40nm和300nm之间。例如，3D半导体主体2004的高度可以在50nm和100nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D半导体主体2004的高度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的高度。
在一些实施方式中，如图20B所示，沟槽隔离2003的厚度(t)与3D半导体主体2004的高度相同。例如，沟槽隔离2003的厚度可以在50nm和100nm之间(例如，50nm、60nm、70nm、80nm、90nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。沟槽隔离2003的厚度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的厚度。
与使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)相比，例如通过改变材料和/或简化结构和工艺，也可以改进3D晶体管2000的生产成品率和成本。在一些实施方式中，代替使用HKMG，存储装置200的页缓冲器304中的3D晶体管2000的栅电极2009包括多晶硅，例如，掺杂有氮化物(N)的多晶硅。在一些实施方式中，3D晶体管2000的栅极电介质2007包括氧化硅。即，栅极多晶硅和栅极氧化物可以用作栅极结构2008，以降低制造复杂性和成本。在一些实施方式中，3D晶体管2000不包括在源极和漏极2006处的应力源和/或在3D半导体主体2004中不使用应变半导体材料，以降低制造复杂性和成本。
图21A和21B分别示出了根据本公开内容的一些方面的图13的字线驱动器308中的3D晶体管2100的透视图和侧视图。3D晶体管2100可以是图5、6A和6B中的3D晶体管500的一个示例，且被设计为满足字线驱动器308或任何其他合适的HV电路906的特定要求，如以下所详细描述的。图21B示出了图21A中的3D晶体管2100在BB平面中的截面的侧视图。如图21A和21B所示，3D晶体管2100可以包括在衬底2102上方的3D半导体主体2104以及与3D半导体主体2104的多个侧面(例如，顶表面和两个侧表面)接触的栅极结构2108。应当理解，3D晶体管2100可以是任何合适的多栅极晶体管，例如，如图7A-7I所示。在一些实施方式中，栅极结构2108包括与3D半导体主体2104的多个侧面接触的栅极电介质2107和与栅极电介质2107接触的栅电极2109。
如图21A和21B所示，3D晶体管2100还可以包括在3D半导体主体2104中并在平面图中由栅极结构2108分隔开的一对源极和漏极2106。由于施加到HV电路906中所使用的3D晶体管2100的相对高的电压，3D晶体管2100可进一步包括3D半导体主体2104中的漂移区2110。源极和漏极2106可以与漂移区2110接触。应当理解，在一些示例中，由于施加到3D晶体管1100和2000的较低电压以及较少的击穿问题，在LLV电路902和LV电路904中使用的3D晶体管1100和2000可以不包括漂移区2110。漂移区2110可以是3D半导体主体2104中的掺杂区，类似于源极和漏极2106，但是具有比源极和漏极2106小的掺杂浓度。即，源极和漏极2106可以是形成在3D晶体管2100中的轻掺杂区(即，漂移区2110)中的重掺杂区。在一些实施方式中，漂移区2110与源极和漏极2106掺杂有N型掺杂剂，使得源极和漏极2106成为轻N型掺杂区(N，即，漂移区2110)中的重N型掺杂区(N+)。为了维持施加到HV电路906中所使用的3D晶体管2100的相对高的电压且避免击穿，在一些实施方式中，源极/漏极2106与栅极结构2108之间的距离(d1)大于源极/漏极2106与3D半导体结构2104的边缘之间的距离(d2)。例如，d1可以比d2大两倍或更多倍。如图21B所示，可以在衬底2102中形成沟槽隔离2103(例如STI)，使得可以在沟槽隔离2103上形成栅极结构2108。在一些实施方式中，沟槽隔离2103也横向地形成在相邻的3D晶体管2100之间以减少泄漏电流。应当理解，为了便于说明，图21B中示出沟槽隔离2103，但图21A中未示出。还应当理解，3D晶体管2100可以包括图21A和21B中未示出的附加部件，诸如阱和间隔物。
如上所述，对于在存储装置200的字线驱动器308中使用的3D晶体管2100，器件尺寸是重要的特性。另一方面，也不能增加截止状态泄漏电流(Ioff)以减少电流泄漏，而这是通过平面晶体管难以实现的。而且，由于HV电路906在例如大于3.3V(例如，在5V与30V之间)的电压下操作，因此3D晶体管2100的尺寸减小不能依赖于电压降低，这通过在使用先进CMOS技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管难以实现。
在一些实施方式中，如图21B中所示，栅极电介质2107的厚度(T)大于10nm。例如，栅极电介质2107的厚度可以在20nm和80nm之间(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。栅极电介质2107的厚度可显著大于(例如，一个或多个数量级)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的厚度，且可与施加到字线驱动器308的HV电压范围相当，如上文详细描述的，例如大于3.3V(例如，在5V与30V之间)。此外，与LLV电路902中的3D晶体管1100(诸如I/O电路)以及LV电路904中的3D晶体管2000(诸如页缓冲器304)相比，在一些实施方式中，3D晶体管2100的栅极电介质2107的厚度由于较高的工作电压而较厚。
在一些实施方式中，如图21B所示，3D半导体主体2104的宽度(W)大于100nm。3D半导体主体2104的宽度可以指3D半导体主体2104的顶部(例如，顶部CD)处的宽度，如图21B所示。例如，3D半导体主体2104的宽度可以在300nm和1000nm之间(例如，300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管2100的宽度可以显著大于(例如，一个或多个数量级)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的宽度。另一方面，3D晶体管2100的宽度可以小于现有存储装置的字线驱动器中使用的平面晶体管的宽度，例如1900nm，如上所述。此外，与LLV电路902中的3D晶体管1100(诸如I/O电路)以及LV电路904中的3D晶体管2000(诸如页缓冲器304)相比，在一些实施方式中，3D晶体管2100的3D半导体主体2104的宽度由于较高的工作电压而较大。应当理解，在一些示例中，与3D半导体主体1104和2004在平面图中具有哑铃形状的一些示例不同，由于3D半导体主体1104可以具有足以形成源极和漏极2106的相对大的宽度，因此3D半导体主体2104可以在平面图中不具有哑铃形状，即具有均匀的宽度。
在一些实施方式中，3D晶体管2100在源极与漏极2106之间的沟道长度大于120nm。3D晶体管2100的沟道长度可以指源极和漏极2106之间的距离，即，与沟道的顶表面接触的栅极结构2108的尺寸。例如，3D晶体管2100的沟道长度可以在500nm和1200nm之间(例如，500nm、600nm、700nm、800nm、900nm、1000nm、1100nm、1200nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D晶体管2100的沟道长度可以显著大于(例如，一个或多个数量级)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的沟道长度。另一方面，3D晶体管2100的沟道长度可以小于在现有存储装置的字线驱动器中使用的平面晶体管的沟道长度，例如900nm。此外，与LLV电路902中的3D晶体管1100(诸如I/O电路)以及LV电路904中的3D晶体管2000(诸如页缓冲器304)相比，在一些实施方式中，3D晶体管2100的沟道长度由于较高的工作电压而较大。
在一些实施方式中，如图21B所示，3D半导体主体2104的高度(H)大于50nm。例如，3D半导体主体2104的高度可以在300nm和500nm之间(例如，300nm、350nm、400nm、450nm、500nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。3D半导体主体2104的高度可以显著大于(例如，一个或多个数量级)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的高度。此外，与LLV电路902中的3D晶体管1100(诸如I/O电路)以及LV电路904中的3D晶体管2000(诸如页缓冲器304)相比，在一些实施方式中，3D晶体管2100的3D半导体主体2104的高度由于较高的工作电压而较大。
在一些实施方式中，如图21B所示，沟槽隔离2103的厚度(t)小于，例如不大于3D半导体主体2104高度的三分之一(1/3)。例如，沟槽隔离2103的厚度可以在100nm和200nm之间(例如，100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm、200nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。沟槽隔离2103的厚度可以大于(例如，一倍或多倍)在使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)的厚度。此外，与LLV电路902中的3D晶体管1100(诸如I/O电路)以及LV电路904中的3D晶体管2000(诸如页缓冲器304)相比，在一些实施方式中，3D晶体管2100的沟槽隔离2103的厚度由于较高的工作电压而较小。
与使用先进技术节点(例如，小于22nm)的逻辑装置中使用的3D晶体管(例如，FinFET)相比，3D晶体管2100的产品成品率和成本也可以例如通过改变材料和/或简化结构和工艺而得到改善。在一些实施方式中，代替使用HKMG，存储装置200的字线驱动器308中的3D晶体管2100的栅电极2109包括多晶硅，例如，掺杂有P型掺杂剂或N型掺杂剂的多晶硅，并且3D晶体管2100的栅极电介质2107包括掺杂有氮(N2)的氧化硅。在一些实施方式中，3D晶体管2100的栅极电介质2107包括氧化硅。即，栅极多晶硅和栅极氧化物可以用作栅极结构2108以降低制造复杂性和成本。在一些实施方式中，3D晶体管2100在源极和漏极2106处不包括应力源和/或在3D半导体主体2104中不使用应变半导体材料，以降低制造复杂性和成本。
与本公开内容的范围一致，外围电路202可以包括具有3D晶体管1100的LLV电路902(例如，接口316的I/O电路和数据总线318)、具有3D晶体管2000的LV电路904(例如，页缓冲器304的一部分)、以及具有3D晶体管2100的HV电路906(例如，字线驱动器308)。LLV源901可以耦接到LLV电路902并且被配置为向3D晶体管1100提供Vdd1，LV源903可以耦接到LV电路904并且被配置为向3D晶体管2000提供Vdd2，并且HV源905可以耦接到HV电路906并且被配置为向3D晶体管2100提供Vdd3，其中Vdd3>Vdd2>Vdd1。例如在字线驱动器308中的3D晶体管2100可以通过字线218耦接到存储单元阵列201，并且例如在页缓冲器304中的3D晶体管2000可以通过位线216耦接到存储单元阵列201。由于不同的工作电压，3D晶体管2100的栅极电介质厚度(T)可以大于3D晶体管2000的栅极电介质厚度，其又可以大于3D晶体管1100的栅极电介质厚度。应当理解，如上详细描述的，由于施加到3D晶体管2100的较高工作电压，3D晶体管2100的其他大小/尺寸可以大于3D晶体管2000和/或3D晶体管2100的大小/尺寸，诸如沟道长度(L)、3D半导体主体的高度(H)、3D半导体主体的宽度(W)等。在一些实施方式中，不同于LLV电路902和LV电路904的3D晶体管1100和2000，HV电路906的3D晶体管2100还包括漂移区2110，其具有比源极/漏极2106的掺杂浓度低的掺杂浓度，以便维持Vdd3的比Vdd2和Vdd1高的电压。在一些实施方式中，与具有多晶硅栅极和栅极氧化物的栅极结构2008和2108的3D晶体管2000和2100不同，3D晶体管1100具有HKMG的栅极结构1108，以实现比3D晶体管2000和2100更快的开关速度。
图25示出了根据本公开内容的一些方面的具有存储装置的系统2500的框图。系统2500可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他合适的电子设备。如图25所示，系统2500可包括主机2508和具有一个或多个存储装置2504和存储器控制器2506的存储器系统2502。主机2508可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机2508可被配置为将数据发送到存储装置2504或从其接收数据。
存储装置2504可以是本文所公开的任何存储装置，例如3D存储装置100和101、存储装置200、3D存储装置800、801和1900。在一些实施方式中，每个存储装置2504包括具有3D晶体管的外围电路，如上文详细描述的。
根据一些实施方式，存储器控制器2506耦接到存储装置2504和主机2508，并且被配置为控制存储装置2504。存储器控制器2506可管理存储在存储装置2504中的数据并与主机2508通信。在一些实施方式中，存储器控制器2506被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算机、数码相机、移动电话等电子设备中使用的其他介质。在一些实施方式中，存储器控制器2506被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，高占空比环境SSD或嵌入式多媒体卡用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器2506可被配置为控制存储装置2504的操作，例如读取、擦除和编程操作。存储器控制器2506还可被配置为管理关于存储在或待存储在存储装置2504中的数据的各种功能，包括(但不限于)坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器2506还被配置为针对从存储装置2504读取或向其写入的数据来处理纠错码(ECC)。也可以由存储器控制器2506执行任何其他合适的功能，例如，对存储装置2504编程。存储器控制器2506可以根据特定通信协议与外部设备(例如，主机2508)通信。例如，存储器控制器2506可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议诸如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强的小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器2506和一个或多个存储装置2504可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(UFS)封装或eMMC封装。即，存储器系统2502可以被实现和封装到不同类型的终端电子产品中。在如图26A中所示的一个示例中，存储器控制器2506和单个存储装置2504可集成到存储卡2602中。存储卡2602可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡2602可进一步包括将存储卡2602与主机(例如，图25中的主机2508)耦接的存储卡连接器2604。在如图26B所示的另一示例中，存储器控制器2506和多个存储装置2504可以被集成到SSD 2606中。SSD 2606还可以包括将SSD 2606与主机(例如，图25中的主机2508)耦接的SSD连接器2608。在一些实施方式中，SSD 2606的存储容量和/或操作速度大于存储卡2602的存储容量和/或操作速度。
图22A-22J示出了根据本公开内容的一些方面的用于形成3D晶体管的制造过程。图23示出了根据本公开内容的一些方面的用于形成示例性3D存储装置的方法2300的流程图。图24A示出了根据本公开内容的一些方面的用于形成3D晶体管的方法2400的流程图。图24B示出了根据本公开内容的一些方面的用于形成3D晶体管的另一种方法2401的流程图。图23中示出的3D存储装置的示例包括图8A-8C中示出的3D存储装置800、801和899。图22A-22J、24A和24B中示出的3D晶体管的示例包括图5、11A、20A和21A中示出的3D晶体管500、1100、2000和2100。将一起描述图22A-22J、23、24A和24B。应当理解，方法2300、2400和2401中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图23、24A和24B所示的不同的顺序执行。
参考图23，方法2300开始于操作2302，其中在第一衬底上形成包括存储单元阵列的第一半导体结构。在一些实施方式中，为了形成存储单元阵列，形成3D NAND存储器串的阵列。例如，如图8B所示，在衬底809上形成3D NAND存储器串817的阵列。方法2300进行到操作2304，如图23所示，其中在NAND存储器串的阵列上方形成包括多个第一键合触点的第一键合层。例如，如图8B所示，在3D NAND存储器串817的阵列上方形成包括键合触点855的键合层829。
方法2300进行到操作2306，如图23所示，其中在第二衬底上形成包括外围电路的第二半导体结构，该外围电路包括3D晶体管。凹式栅极晶体管可以包括突出到第二衬底中的凹式栅极结构。为了形成第二半导体结构，从第二衬底形成3D半导体主体，并且形成与3D半导体主体的多个侧面接触的栅极结构。
3D半导体主体可以使用各种制造工艺来形成。在一些实施方式中，为了形成3D半导体主体，如图24A所示，在操作2402，在第二衬底中围绕第二衬底的一部分形成沟槽隔离。衬底可以是硅衬底。
如图22A所示，例如使用湿法/干法蚀刻和氧化硅的薄膜沉积，在硅衬底2202中形成沟槽隔离2204，例如STI。可以使用例如化学机械抛光(CMP)来平坦化沟槽隔离2204的顶表面。沟槽隔离2204可以将硅衬底2202划分成其中可以分别形成多个3D晶体管的多个区域。在形成沟槽隔离2204之前，可以形成牺牲层2206以覆盖其中要形成3D晶体管的3D半导体主体的区域。在一些实施方式中，使用一个或多个薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)来沉积不同于硅衬底2202和沟槽隔离2204的牺牲材料层，例如氮化硅。然后，可以使用光刻和湿法/干法蚀刻对沉积的牺牲材料层进行图案化，以形成牺牲层2206。因此，在硅衬底2202的被牺牲层2206覆盖的部分中不能形成沟槽隔离2204。结果，如图22A所示，沟槽隔离2204围绕硅衬底2202的被牺牲层2206覆盖的一部分。尽管未示出，但是随后可以在硅衬底2202中形成阱。阱可以使用光刻来图案化并在沟槽隔离2204之间对准，随后离子注入N型掺杂剂和/或P型掺杂剂。
如图24A所示，在操作2404，对沟槽隔离进行回蚀刻以暴露第二衬底的部分的至少一部分。如图22B所示，根据一些实施方式，通过例如使用湿法/干法蚀刻来回蚀刻沟槽隔离2204以暴露被牺牲层2206覆盖并且被沟槽隔离2204围绕的硅衬底2202的部分中的至少一部分(例如，在图22A中)而在沟槽隔离2204中形成凹槽。结果，根据一些实施方式，在凹陷(回蚀刻)之后，硅衬底2202的暴露部分现在成为3D半导体主体2208，其在硅衬底2202和沟槽隔离2204的所得顶表面上方。
如图22A、22B和24A所示，代替在形成沟槽隔离之后形成3D半导体主体，可以在形成沟槽隔离之前形成3D半导体主体，如图22H、22I和24B所示。在一些实施方式中，为了形成3D半导体主体，如图24B所示，在操作2403，在第二衬底中围绕第二衬底的一部分形成沟槽。如图22H所示，例如通过使用干法/湿法蚀刻来蚀刻硅衬底2202而在硅衬底2202中形成沟槽2209。在一些实施方式中，在蚀刻之前形成牺牲层2206以覆盖要形成3D半导体主体2208的硅衬底2202的部分。结果，根据一些实施方式，硅衬底2202的一部分被沟槽2209围绕。
如图24B所示，在操作2405，沉积隔离材料以部分填充沟槽，从而暴露第二衬底的部分中的至少一部分。如图22I所示，通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)将诸如氧化硅的隔离材料沉积到沟槽2209中，在沟槽2209中形成沟槽隔离2204(例如，图22H所示)。为了形成3D半导体主体2208，可以控制沉积速率和/或持续时间以部分填充沟槽2209，从而暴露硅衬底2202的部分中的至少一部分。结果，根据一些实施方式，在形成沟槽隔离2204之后，硅衬底2202的暴露部分现在成为3D半导体主体2208，其在硅衬底2202和沟槽隔离2204的所得顶表面上方。
返回参考图22C，在形成3D半导体主体2208之后，无论其是在形成沟槽隔离2204之前还是之后形成，例如通过湿法/干法蚀刻去除牺牲层2206(例如，图22B和22I中所示)。
在一些实施方式中，为了形成栅极结构，如图24A和24B所示，在操作2406，随后在3D半导体主体的多个侧面上形成栅极电介质层和栅电极层。如图22D所示，在3D半导体主体2208的多个侧面上形成栅极电介质层2210，例如氧化硅层或高k电介质层。在一些实施方式中，使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)将电介质材料层沉积到3D半导体主体2208的所有暴露表面上。在栅极电介质层2210是氧化硅层的一些实施方式中，使用干法/湿法氧化来氧化3D半导体主体2208中的暴露表面处的硅的部分以形成栅极电介质层2210。
如图22E所示，在栅极电介质层2210之上形成诸如掺杂多晶硅层或金属层的栅电极层2212。在一些实施方式中，使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质层2210之上沉积半导体或导电材料层。在栅电极层2212是多晶硅层的一些实施方式中，执行原位掺杂以掺杂多晶硅层，或者在沉积之后执行诸如离子注入之类的掺杂工艺以掺杂多晶硅层。
在一些实施方式中，为了形成栅极结构，如图24A和24B所示，在操作2408，图案化栅电极层以形成栅电极。如图22F所示，例如使用光刻和湿法/干法蚀刻来图案化栅电极层2212(例如图22E所示)以形成栅电极2214。
如图24A和24B所示，在操作2410，在3D半导体主体中形成源极和漏极。在一些实施方式中，为了形成源极和漏极，对3D半导体主体的未被栅极结构覆盖的部分进行掺杂。如图22G所示，通过例如使用离子注入掺杂3D半导体主体2208的未被栅电极2214覆盖的部分，在3D半导体主体2208中形成一对源极和漏极2216。结果，根据一些实施方式，源极和漏极2216没有直接形成在栅电极2214下方以允许在源极和漏极2216之间形成沟道。尽管未示出，但在一些实施方式中，例如通过干法/湿法蚀刻来去除栅极电介质层2210的覆盖源极和漏极2216的部分，以暴露源极和漏极2216的其上可形成源极和漏极触点(未示出)的部分。
根据一些实施方式，由此形成具有3D半导体主体2208、栅电极2214、栅极电介质层2210以及源极和漏极2216的3D晶体管。应当理解，由于上述用于形成3D晶体管的制造工艺与用于形成平面晶体管的制造工艺兼容，因此在一些示例中，可以使用上述相同的制造工艺来形成具有与3D晶体管相同的沟槽隔离深度或不同的沟槽隔离深度的平面晶体管。在一个示例中，图24A中描述的制造工艺可以用于形成具有相同沟槽隔离深度的3D晶体管和平面晶体管。相同的沟槽隔离深度可以由在形成3D半导体主体2208之前形成沟槽隔离2204来确定。在另一示例中，图24B中描述的制造工艺可以用于形成具有不同沟槽隔离深度的3D晶体管和平面晶体管。
为了形成具有相同沟槽隔离深度的3D晶体管和平面晶体管，如图22A-22G所示，可以在第一区域2201中形成3D晶体管，并在相同硅衬底2202的第二区域2203中形成平面晶体管。如图22A所示，可以在第一区域2201和第二区域2203两者中形成沟槽隔离2204，例如STI，以便在上面关于图22A详细描述的相同制造工艺中分别形成3D晶体管和平面晶体管。因此，用于3D晶体管的沟槽隔离2204和用于平面晶体管的沟槽隔离2204可以具有相同的深度。如图22B所示，沟槽隔离2204的回蚀刻可以仅在第一区域2201中执行，而不在第二区域2203中执行。即，根据一些实施方式，当在第一区域2201中形成用于3D晶体管的沟槽隔离2204的凹槽时，第二区域2203中的用于平面晶体管的沟槽隔离2204保持不变而无凹槽。在一些实施方式中，在回蚀刻第一区域2201中的沟槽隔离2204之前，图案化蚀刻掩模以覆盖第二区域2203并且仅暴露第一区域2201，以保护第二区域2203中的沟槽隔离2204。如图22C所示，第一区域2201和第二区域2203两者中的牺牲层2206可以在以上关于图22C详细描述的相同制造工艺中去除。如图22D所示，第二区域2203中的平面晶体管的栅极电介质层2211可以在与如以上关于图22D详细描述的用于形成第一区域2201中的3D晶体管的栅极电介质层2210的相同制造工艺中形成。如图22E所示，栅电极层2212可以在与以上关于图22E详细描述的相同的制造工艺中形成在第一区域2201和第二区域2203两者中的栅极电介质层2210和2211之上。如图22F所示，在与如以上关于图22F详细描述的用于图案化第一区域2201中的3D晶体管的栅电极2214的相同制造工艺中，可以从栅电极层2212图案化第二区域2203中的平面晶体管的栅电极2215。如图22G所示，第二区域2203中的平面晶体管的一对源极和漏极2217可以在与如以上关于图22G详细描述的用于形成第一区域2201中的3D晶体管的一对源极和漏极2216的相同制造工艺中形成。根据一些实施方式，由此在用于形成具有3D半导体主体2208、栅电极2214、栅极电介质层2210以及源极和漏极2216的3D晶体管的相同工艺流程(除了图22B中的回蚀刻工艺)中形成具有栅电极2215、栅极电介质层2211以及源极和漏级2217的平面晶体管。
还应当理解，例如对于具有不同施加电压的外围电路(例如，LLV电路902、LV电路904和HV电路906)而言，具有不同隔离沟槽深度的3D晶体管可以通过在回蚀刻沟槽隔离2204时改变凹槽深度来形成。如图22J所示，通过回蚀刻第一区域2201和第三区域2205中的沟槽隔离2204的不同凹槽深度，硅衬底2202的第三区域2205中的3D半导体主体2219可以具有与图22D中的第一区域2201中的3D半导体主体2208不同的凹槽深度。在一些实施方式中，3D半导体主体2219是HV电路906中的3D晶体管的一部分，并且3D半导体主体2208是LLV电路902和/或LV电路904中的3D晶体管的一部分，并且用于形成3D半导体主体2219的第一凹槽深度大于用于形成3D半导体主体2208的第二凹槽深度。在一个示例中，第一凹槽深度可以在300nm和400nm之间，而第二凹槽深度可以在50nm和100nm之间。
参考图23，方法2300进行到操作2308，其中在外围电路上方形成包括多个第二键合触点的第二键合层。例如，如图8B所示，包括键合触点853的键合层851形成在外围电路835中的3D晶体管839上方。方法2300进行到操作2310，如图23中所示，其中第一半导体结构和第二半导体结构以面对面方式键合，使得存储单元阵列跨越键合界面耦接到外围电路。键合可以是混合键合。在一些实施方式中，第二半导体结构在键合之后在第一半导体结构上方。在一些实施方式中，第一半导体结构在键合之后在第二半导体结构上方。
如图8A所示，将具有3D NAND存储器串838的第二半导体结构804上下翻转。面向下的键合层826与面向上的键合层822键合，即以面对面的方式，从而形成键合界面806。在一些实施方式中，在键合之前，对键合表面应用处理工艺，例如等离子体处理、湿法处理和/或热处理。在键合之后，键合层826中的键合触点828和键合层822中的键合触点824彼此对准并接触，使得3D NAND存储器串838可以耦接到器件层810(例如，外围电路812和814)。类似地，如图8B中所示，将具有外围电路835和837的第一半导体结构805上下翻转。面向下的键合层851与面向上的键合层829键合，即以面对面的方式，从而形成键合界面807。在键合之后，键合层851中的键合触点853和键合层829中的键合触点855彼此对准并且接触，使得3DNAND存储器串817可以耦接到器件层831(例如，外围电路835和837)。
方法2300进行到操作2312，如图23所示，其中在键合之后，在第一和第二衬底中的一个衬底上方的第一和第二衬底中的另一衬底被减薄。如图8A所示，由于具有3D NAND存储器串838的第二半导体结构804的衬底在具有外围电路812和814的第一半导体结构802的衬底上方，因此使用CMP和/或蚀刻工艺减薄第二半导体结构804的衬底以形成半导体层848。类似地，如图8B所示，由于具有外围电路835和837的第一半导体结构805的衬底在具有3DNAND存储器串817的第二半导体结构803的衬底上方，所以使用CMP和/或蚀刻工艺减薄第一半导体结构805的衬底以形成半导体层833。
方法2300进行到操作2314，如图23所示，其中在减薄的第一或第二衬底上形成互连层。如图8A所示，在半导体层848(减薄的顶部衬底)上方形成焊盘输出互连层850。类似地，如图8B所示，在半导体层833(减薄的顶部衬底)上方形成焊盘输出互连层843。
根据本公开内容的一方面，一种存储装置包括存储单元阵列；多条字线，耦接到所述存储单元阵列；以及多个外围电路，耦接到所述存储单元阵列且被配置为控制所述存储单元阵列。所述多个外围电路中的第一外围电路包括通过所述多条位线中的至少一条耦接到所述存储单元阵列的第一3D晶体管。第一3D晶体管包括3D半导体主体和与3D半导体主体的多个侧面接触的栅极结构。栅极结构包括栅极电介质和栅电极。
在一些实施方式中，栅极结构的顶表面是弯曲的。
在一些实施方式中，栅极电介质包括氧化硅且具有在1.8nm和10nm之间的厚度。
在一些实施方式中，栅极电介质的厚度在2nm和8nm之间。
在一些实施方式中，第一3D晶体管是多栅极晶体管。
在一些实施方式中，所述栅电极包括多晶硅。
在一些实施方式中，3D半导体主体的宽度在10nm和180nm之间。在一些实施方式中，3D半导体主体的宽度在30nm和100nm之间。
在一些实施方式中，3D半导体主体的沟道长度在30nm和180nm之间。在一些实施方式中，3D半导体主体的沟道长度在50nm和120nm之间。
在一些实施方式中，3D半导体主体的高度在40nm和300nm之间。在一些实施方式中，3D半导体主体的高度在50nm和100nm之间。
在一些实施方式中，第一外围电路还包括另一3D晶体管、以及第一3D晶体管与另一3D晶体管之间的沟槽隔离。在一些实施方式中，沟槽隔离的厚度与3D半导体主体的高度相同。
在一些实施方式中，所述存储装置还包括第一电压源，其耦接到所述第一外围电路且被配置为将第一电压提供到所述第一3D晶体管。在一些实施方式中，第一电压在1.3V和3.3V之间。
在一些实施方式中，第一电压为3.3V。
在一些实施方式中，第一外围电路是页缓冲器。
在一些实施方式中，所述多个外围电路中的第二外围电路包括第二3D晶体管，且所述第二3D晶体管的栅极电介质的厚度大于所述第一3D晶体管的栅极电介质的厚度。
在一些实施方式中，第二3D晶体管还包括漂移区。
在一些实施方式中，所述存储装置还包括第二电压源，其耦接到所述第二外围电路且被配置为将第二电压提供到所述第二3D晶体管。在一些实施方式中，所述第二电压大于施加到所述第一3D晶体管的所述第一电压。
在一些实施方式中，第二电压大于5V。
在一些实施方式中，所述多个外围电路中的第三外围电路包括平面晶体管。
在一些实施方式中，存储单元阵列包括3D NAND存储器串阵列。
根据本公开内容的另一方面，一种存储装置包括存储单元阵列；多条位线，耦接到所述存储单元阵列；以及多个页缓冲器电路，所述多个页缓冲器电路分别耦接到所述多条位线且被配置为缓冲通过所述多条位线从所述存储单元阵列读取或编程到所述存储单元阵列的数据。所述多个页缓冲器电路中的每一个包括3D晶体管。
在一些实施方式中，所述存储装置还包括电压源，其耦接到所述多个页缓冲器电路且被配置为将电压提供到所述3D晶体管。在一些实施方式中，所述电压在1.3V和3.3V之间。
在一些实施方式中，电压为3.3V。
在一些实施方式中，第一3D晶体管是多栅极晶体管。
在一些实施方式中，多栅极晶体管包括FinFET。
在一些实施方式中，多栅极晶体管包括GAAFET。
在一些实施方式中，第一3D晶体管包括3D半导体主体以及与3D半导体主体的多个侧面接触的栅极结构。栅极结构可以包括栅极电介质和栅电极。在一些实施方式中，栅极电介质包括氧化硅且具有在1.8nm和10nm之间的厚度。
在一些实施方式中，栅极电介质的厚度在2nm和8nm之间。
在一些实施方式中，所述栅电极包括多晶硅。
在一些实施方式中，3D半导体主体的宽度在10nm和180nm之间。在一些实施方式中，3D半导体主体的宽度在30nm和100nm之间。
在一些实施方式中，3D半导体主体的沟道长度在30nm和180nm之间。在一些实施方式中，3D半导体主体的沟道长度在50nm和120nm之间。
在一些实施方式中，3D半导体主体的高度在40nm和300nm之间。在一些实施方式中，3D半导体主体的高度在50nm和100nm之间。
在一些实施方式中，存储单元阵列包括3D NAND存储器串阵列。
根据本公开内容的又一方面，一种系统包括存储装置，被配置为存储数据。所述存储装置包括存储单元阵列；多条位线，耦接到所述存储单元阵列；以及多个页缓冲器电路，所述多个页缓冲器电路分别耦接到所述多条位线且被配置为缓冲通过所述多条位线从所述存储单元阵列读取或编程到所述存储单元阵列的数据。所述多个页缓冲器电路中的每一个包括3D晶体管。该系统还包括存储器控制器，其耦接到存储装置并且被配置为通过所述多个页缓冲器电路控制所述存储单元阵列。
在一些实施方式中，所述系统还包括主机，所述主机耦接到所述存储器控制器且被配置为发送或接收数据。
可以容易地修改特定实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同方案的含义和范围内。
本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求及其等同方案来限定。

Claims (40)

1.一种存储装置，包括：
存储单元阵列；
多条位线，耦接到所述存储单元阵列；以及
多个外围电路，耦接到所述存储单元阵列且被配置为控制所述存储单元阵列，
其中，所述多个外围电路中的第一外围电路包括通过所述多条位线中的至少一条耦接到所述存储单元阵列的第一三维(3D)晶体管；以及
所述第一3D晶体管包括3D半导体主体和与所述3D半导体主体的多个侧面接触的栅极结构，所述栅极结构包括栅极电介质和栅电极。
2.根据权利要求1所述的存储装置，其中，所述栅极结构的顶表面是弯曲的。
3.根据权利要求1或2所述的存储装置，其中，所述栅极电介质包括氧化硅且具有在1.8nm和10nm之间的厚度。
4.根据权利要求3所述的存储装置，其中，所述栅极电介质的厚度在2nm和8nm之间。
5.根据权利要求1-4中任一项所述的存储装置，其中，所述第一3D晶体管是多栅极晶体管。
6.根据权利要求1-5中任一项所述的存储装置，其中，所述栅电极包括多晶硅。
7.根据权利要求1-6中任一项所述的存储装置，其中，所述3D半导体主体的宽度在10nm和180nm之间。
8.根据权利要求7所述的存储装置，其中，所述3D半导体主体的宽度在30nm和100nm之间。
9.根据权利要求1-8中任一项所述的存储装置，其中，所述3D半导体主体的沟道长度在30nm和180nm之间。
10.根据权利要求9所述的存储装置，其中，所述3D半导体主体的沟道长度在50nm和120nm之间。
11.根据权利要求1-10中任一项所述的存储装置，其中，所述3D半导体主体的高度在40nm和300nm之间。
12.根据权利要求11所述的存储装置，其中，所述3D半导体主体的高度在50nm和100nm之间。
13.根据权利要求11或12所述的存储装置，其中，所述第一外围电路还包括：
另一3D晶体管；以及
沟槽隔离，在所述第一3D晶体管与所述另一3D晶体管之间，所述沟槽隔离的厚度与所述3D半导体主体的高度相同。
14.根据权利要求1-13中任一项所述的存储装置，还包括第一电压源，所述第一电压源耦接到所述第一外围电路且被配置为将第一电压提供到所述第一3D晶体管，其中，所述第一电压在1.3V和3.3V之间。
15.根据权利要求14所述的存储装置，其中，所述第一电压为3.3V。
16.根据权利要求1-15中任一项所述的存储装置，其中，所述第一外围电路是页缓冲器。
17.根据权利要求1-16中任一项所述的存储装置，其中，所述多个外围电路中的第二外围电路包括第二3D晶体管，且所述第二3D晶体管的栅极电介质的厚度大于所述第一3D晶体管的栅极电介质的厚度。
18.根据权利要求17所述的存储装置，其中，所述第二3D晶体管还包括漂移区。
19.根据权利要求17或18所述的存储装置，还包括第二电压源，所述第二电压源耦接到所述第二外围电路且被配置为将第二电压提供到所述第二3D晶体管，其中，所述第二电压大于施加到所述第一3D晶体管的所述第一电压。
20.根据权利要求19所述的存储装置，其中，所述第二电压大于5V。
21.根据权利要求1-20中任一项所述的存储装置，其中，所述多个外围电路中的第三外围电路包括平面晶体管。
22.根据权利要求1-21中任一项所述的存储装置，其中，所述存储单元阵列包括3DNAND存储器串阵列。
23.一种存储装置，包括：
存储单元阵列；
多条位线，耦接到所述存储单元阵列；以及
多个页缓冲器电路，所述多个页缓冲器电路分别耦接到所述多条位线且被配置为缓冲通过所述多条位线从所述存储单元阵列读取或编程到所述存储单元阵列的数据，其中，所述多个页缓冲器电路中的每一个包括三维(3D)晶体管。
24.根据权利要求23所述的存储装置，还包括电压源，所述电压源耦接到所述多个页缓冲器电路且被配置为将电压提供到所述3D晶体管，其中，所述电压在1.3V和3.3V之间。
25.根据权利要求24所述的存储装置，其中，所述电压为3.3V。
26.根据权利要求23-25中任一项所述的存储装置，其中，所述3D晶体管是多栅极晶体管。
27.根据权利要求26所述的存储装置，其中，所述多栅极晶体管包括鳍式场效应晶体管(FinFET)。
28.根据权利要求26所述的存储装置，其中，所述多栅极晶体管包括全环栅(GAA)FET。
29.根据权利要求23-28中任一项所述的存储装置，其中，
所述3D晶体管包括3D半导体主体以及与所述3D半导体主体的多个侧面接触的栅极结构，所述栅极结构包括栅极电介质和栅电极；以及
所述栅极电介质包括氧化硅且具有在1.8nm和10nm之间的厚度。
30.根据权利要求29所述的存储装置，其中，所述栅极电介质的厚度在2nm和8nm之间。
31.根据权利要求29或30所述的存储装置，其中，所述栅电极包括多晶硅。
32.根据权利要求29-31中任一项所述的存储装置，其中，所述3D半导体主体的宽度在10nm和180nm之间。
33.根据权利要求32所述的存储装置，其中，所述3D半导体主体的宽度在30nm和100nm之间。
34.根据权利要求29-33中任一项所述的存储装置，其中，所述3D半导体主体的沟道长度在30nm和180nm之间。
35.根据权利要求34所述的存储装置，其中，所述3D半导体主体的沟道长度在50nm和120nm之间。
36.根据权利要求29-35中任一项所述的存储装置，其中，所述3D半导体主体的高度在40nm和300nm之间。
37.根据权利要求36所述的存储装置，其中，所述3D半导体主体的高度在50nm和100nm之间。
38.根据权利要求23-37中任一项所述的存储装置，其中，所述存储单元阵列包括3DNAND存储器串阵列。
39.一种系统，包括：
存储装置，被配置为存储数据且包括：
存储单元阵列；
多条位线，耦接到所述存储单元阵列；以及
多个页缓冲器电路，所述多个页缓冲器电路分别耦接到所述多条位线且被配置为缓冲通过所述多条位线从所述存储单元阵列读取或编程到所述存储单元阵列的数据，其中，所述多个页缓冲器电路中的每一个包括三维(3D)晶体管；以及
存储器控制器，耦接到所述存储装置并且被配置为通过所述多个页缓冲器电路控制所述存储单元阵列。
40.根据权利要求39所述的系统，还包括主机，所述主机耦接到所述存储器控制器且被配置为发送或接收所述数据。
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