CN115769693A - 三维存储器器件及其形成方法 - Google Patents
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Abstract
在某些方面中，一种三维(3D)存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括NAND存储器串阵列、包括第一晶体管的NAND存储器串阵列的第一外围电路、在NAND存储器串阵列与第一外围电路之间的多晶硅层、以及与第一晶体管接触的第一半导体层。多晶硅层与NAND存储器串阵列的源极接触。第二半导体结构包括NAND存储器串阵列的第二外围电路以及与第二晶体管接触的第二半导体层，该第二外围电路包括第二晶体管。第二外围电路在键合界面与第二半导体层之间。第一半导体层在多晶硅层与第二半导体层之间。
Description
背景技术
本公开内容涉及存储器器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储器密度接近上限。
三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
在一个方面中，一种3D存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括NAND存储器串阵列、包括第一晶体管的NAND存储器串阵列的第一外围电路、在NAND存储器串阵列与第一外围电路之间的多晶硅层、以及与第一晶体管接触的第一半导体层。多晶硅层与NAND存储器串阵列的源极接触。第二半导体结构包括NAND存储器串阵列的第二外围电路以及与第二晶体管接触的第二半导体层，该第二外围电路包括第二晶体管。第二外围电路在键合界面与第二半导体层之间。第一半导体层在多晶硅层与第二半导体层之间。
在另一方面中，一种系统包括被配置为存储数据的存储器器件。该存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括NAND存储器串阵列、包括第一晶体管的NAND存储器串阵列的第一外围电路、在NAND存储器串阵列与第一外围电路之间的多晶硅层、以及与第一晶体管接触的第一半导体层。多晶硅层与NAND存储器串阵列的源极接触。第二半导体结构包括NAND存储器串阵列的第二外围电路以及与第二晶体管接触的第二半导体层，该第二外围电路包括第二晶体管。第二外围电路在键合界面与第二半导体层之间。第一半导体层在多晶硅层与第二半导体层之间。该系统还包括存储器控制器，存储器控制器耦合到存储器器件且被配置为通过第一外围电路和第二外围电路控制存储器单元阵列。
在又一方面中，公开了一种用于形成3D存储器器件的方法。在第一衬底的正面上形成第一晶体管。在第一衬底上的第一晶体管上方形成多晶硅层。在多晶硅层上形成NAND存储器串阵列。在第二衬底上形成第二晶体管。以背对面方式键合第一衬底和第二衬底。
在再一方面中，公开了一种用于形成3D存储器器件的方法。在第一衬底上形成第一晶体管。在第一晶体管上方形成半导体层。半导体层包括单晶硅。在半导体层上形成第二晶体管。在第二晶体管上方形成多晶硅层。在多晶硅层上形成NAND存储器串阵列。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的各方面，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够制成和使用本公开内容。
图1A示出了根据本公开内容的一些方面的3D存储器器件的横截面的示意图。
图1B示出了根据本公开内容的一些方面的另一3D存储器器件的横截面的示意图。
图2示出了根据本公开内容的一些方面的包括外围电路的存储器器件的示意性电路图。
图3示出了根据本公开内容的一些方面的包括存储器单元阵列和外围电路的存储器器件的框图。
图4A示出了根据本公开内容的一些方面的被提供有各种电压的外围电路的框图。
图4B示出了根据本公开内容的一些方面的布置在单独半导体结构中的被提供有各种电压的外围电路的示意图。
图5A和5B分别示出了根据本公开内容的一些方面的平面晶体管的透视图和侧视图。
图6A和6B分别示出了根据本公开内容的一些方面的3D晶体管的透视图和侧视图。
图7示出了根据本公开内容的一些方面的字线驱动器和页缓冲器的电路图。
图8示出了根据本公开内容的一些方面的3D存储器器件中的NAND存储器串的侧视图。
图9A和9B示出了根据本公开内容的各个方面的具有两个堆叠的半导体结构的3D存储器器件的横截面的示意图。
图10示出了根据本公开内容的各个方面的图9A和9B中的3D存储器器件的横截面的示意图。
图11A和11B示出了根据本公开内容的各个方面的图10中的3D存储器器件的各种示例的侧视图。
图12A-12G示出了根据本公开内容的一些方面的用于形成图10中的3D存储器器件的制造工艺。
图13A和13B示出了根据本公开内容的一些方面的用于形成图10中的3D存储器器件的另一制造工艺。
图14示出了根据本公开内容的一些方面的用于形成图10中的3D存储器器件的方法的流程图。
图15A和15B示出了根据本公开内容的各个方面的图9A和9B中的3D存储器器件的横截面的示意图。
图16A和16B示出了根据本公开内容的各个方面的图15A和15B中的3D存储器器件的各个示例的侧视图。
图17A-17H示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的制造工艺。
图18A-18F示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的另一制造工艺。
图19示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的方法的流程图。
图20示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的方法的流程图。
图21A和21B示出了根据本公开内容的各个方面的具有两个堆叠的半导体结构的3D存储器器件的横截面的示意图。
图22A和22B示出了根据本公开内容的一些方面的图21A和21B中的3D存储器器件的横截面的示意图。
图23A和23B示出了根据本公开内容的各个方面的图22A和22B中的3D存储器器件的各个示例的侧视图。
图24A-24F示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的制造工艺。
图25A-25G示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的另一制造工艺。
图26示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的方法的流程图。
图27示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的另一方法的流程图。
图28A和28B示出了根据本公开内容的一些方面的图21A和21B中的3D存储器器件的横截面的示意图。
图29A和29B示出了根据本公开内容的各个方面的图28A和28B中的3D存储器器件的各个示例的侧视图。
图30A-30G示出了根据本公开内容的一些方面的用于形成图28A和28B中的3D存储器器件的制造工艺。
图31A到31H示出了根据本公开内容的一些方面的用于形成图28A和28B中的3D存储器器件的另一制造工艺。
图32示出了根据本公开内容的一些方面的用于形成图28A和28B中的3D存储器器件的方法的流程图。
图33示出了根据本公开内容的一些方面的用于形成图28A和28B中的3D存储器器件的另一方法的流程图。
图34A-34D示出了根据本公开内容的一些方面的转移键合的制造工艺。
图35A-35D示出了根据本公开内容的一些方面的转移键合的另一制造工艺。
图36示出了根据本公开内容的一些方面的具有存储器器件的示例性系统的框图。
图37A示出了根据本公开内容的一些方面的具有存储器器件的示例性存储器卡的图。
图37B示出了根据本公开内容的一些方面的具有存储器器件的示例性固态驱动器(SSD)的图。
将参考附图来说明本公开内容。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了说明的目的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以彼此并以未在附图中具体示出的方式组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在…上”、“在…上方”和“在…之上”的含义应以最宽泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在…上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面与底表面之间或在顶表面和底表面处的任何一对侧向平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
随着3D存储器器件(例如，3D NAND闪存存储器器件)的发展，更多堆叠的层(例如，更多的字线以及所得的更多的存储器单元)需要用于操作3D存储器器件的更多外围电路(以及形成外围电路的部件，例如，晶体管)。例如，页缓冲器的数量和/或大小需要增加以与增加的存储器单元的数量相匹配。在另一示例中，字线驱动器中的串驱动器的数量与3DNAND闪存存储器中的字线的数量成比例。因此，字线的不断增加还增加了字线驱动器所占用的面积，以及金属布线的复杂性，有时甚至增加了金属层的数量。此外，在一些外围电路制造在存储器单元阵列下的3D存储器器件中，有时称为“单元下外围”(PUC)架构或“阵列下互补金属氧化物半导体(CMOS)(CuA)”架构，外围电路面积的不断增加使得其成为减小总芯片尺寸的瓶颈，因为可通过增加层级数量而非增加平面尺寸来垂直地按比例放大存储器单元阵列。
因此，希望随着外围电路及其晶体管的数量的增加而减小3D存储器器件的外围电路所占用的平面面积。然而，遵循用于逻辑器件的先进CMOS技术节点趋势而按比例缩小外围电路的晶体管尺寸将导致显著的成本增加和较高的泄漏电流，这对于存储器器件来说是不合需要的。此外，因为3DNAND闪存存储器器件在某些存储器操作(例如，编程和擦除)中需要相对高的电压(例如，高于5V)，与逻辑器件不同，逻辑器件可随着CMOS技术节点的进步而降低其工作电压，因此不能降低提供给存储器外围电路的电压。因此，通过遵循发展CMOS技术节点的趋势(如普通逻辑器件)来按比例缩小存储器外围电路尺寸变得不可行。
为了解决上述问题中的一个或多个，本公开内容介绍了各种解决方案，其中将存储器器件的外围电路设置在垂直方向上的不同平面(级、层)中，即，彼此堆叠，以减小外围电路的平面芯片尺寸以及存储器器件的总芯片尺寸。在一些实施方式中，将存储器单元阵列(例如，NAND存储器串)、被提供有相对高电压(例如，高于3.3V)的存储器外围电路和被提供有相对低电压(例如，低于2V)的存储器外围电路在垂直方向上设置在不同平面中，即，彼此堆叠，以进一步减小芯片尺寸。本公开内容所公开的3D存储器器件架构和制造工艺可易于垂直按比例放大以在不同平面中堆叠更多外围电路以进一步减小芯片尺寸。此外，本文公开的3D存储器器件架构和制造工艺可以与PUC/CuA架构和工艺兼容。在一些实施方式中，与单晶硅衬底相反，可以在沉积的多晶硅(又称多晶硅)层上(例如，与多晶硅源极板接触)形成存储器单元阵列(例如，NAND存储串)，其适合于“浮栅”类型的NAND存储串或者“电荷捕获”类型的NAND存储串中的沟道结构的某些设计，例如，适合于栅极感应漏极泄漏(GIDL)擦除操作。
基于不同的性能要求，例如，施加到外围电路的晶体管的电压(其影响晶体管的尺寸(例如，栅极电介质厚度)、其中形成晶体管的衬底的尺寸(例如，衬底厚度)和热预算(例如，互连材料))，可以将外围电路在垂直方向上分离到不同的平面中。因此，具有不同尺寸要求(例如，栅极电介质厚度和衬底厚度)和热预算的外围电路可以以不同工艺制造以减少彼此之间的设计和工艺约束，从而改进器件性能和制造复杂性。
根据本公开内容的一些方面，可在不同衬底上并行地制造具有不同性能和尺寸要求的存储器单元阵列和各种外围电路，且然后使用例如混合键合、转移键合等各种接合技术将其彼此堆叠。结果，可进一步减少存储器器件的制造周期。此外，由于不同器件的热预算变得彼此独立，因此具有期望的电性能但具有低热预算的互连材料，例如铜，可以用于互连存储器单元和外围电路的晶体管，从而进一步改进器件性能。键合技术也可以引入附加的益处。在一些实施方式中，以面对面方式的混合键合实现键合半导体结构之间的数百万个平行短互连以增加存储器器件的吞吐量和输入/输出(I/O)速度。在一些实施方式中，转移键合再使用单个晶圆来将其薄半导体层转移到不同存储器器件上以用于在其上形成晶体管，这可降低存储器器件的成本。
本公开内容中公开的3D存储器器件架构和制造工艺还具有允许各种器件焊盘引出方案满足存储器单元阵列的不同需要和不同设计的灵活性。在一些实施方式中，焊盘引出互连层从半导体结构的具有外围电路的一侧形成，以缩短焊盘引出互连层与外围电路的晶体管之间的互连距离，从而减小来自互连的寄生电容并改进电性能。在一些实施方式中，焊盘引出互连层形成在减薄的衬底上以实现用于具有高I/O吞吐量和低制造复杂度的焊盘引出互连的层间过孔(LLV，例如，亚微米级)。
图1A示出了根据本公开内容的一些方面的3D存储器器件100的横截面的示意图。3D存储器器件100表示经键合芯片的示例。在一些实施方式中，3D存储器器件100的部件(例如，存储器单元阵列和外围电路)单独地并行形成在不同衬底上且然后接合以形成经键合芯片(本文中称为“并行工艺”的工艺)。在一些实施方式中，使用转移键合将半导体层(例如，单晶硅)附接到另一半导体结构上，然后在所附接的半导体层上形成3D存储器器件100的一些部件(例如，一些外围电路)(本文称为“串联工艺”的工艺)。
注意，在图1A中添加了x轴和y轴，以进一步示出半导体器件的部件的空间关系。半导体器件(例如，3D存储器器件100)的衬底包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在y方向(垂直方向或厚度方向)上定位在半导体器件的最低平面中时，在y方向上相对于半导体器件的衬底确定半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在本公开内容全文中应用了用于描述空间关系的相同概念。
3D存储器器件100可以包括第一半导体结构102，其包括存储器单元的阵列(本文也称为“存储器单元阵列”)。在一些实施方式中，存储器单元阵列包括NAND闪存存储器单元阵列。为了便于描述，NAND闪存存储器单元阵列可用作描述本公开内容中的存储器单元阵列的示例。但是，应当理解，存储器单元阵列不限于NAND闪存存储器单元阵列，且可包括任何其他合适类型的存储器单元阵列，例如NOR闪存存储器单元阵列、相变存储器(PCM)单元阵列、电阻式存储器单元阵列、磁性存储器单元阵列、自旋转移矩(STT)存储器单元阵列，仅举几个示例。
第一半导体结构102可以是NAND闪存存储器器件，其中以3D NAND存储器串的阵列和/或二维(2D)NAND存储器单元的阵列的形式提供存储器单元。可以将NAND存储器单元组织成页或指状物，所述页或指状物然后被组织成块，其中每个NAND存储器单元耦合到被称为位线(BL)的单独线。NAND存储器单元中具有相同垂直位置的所有单元可由字线(WL)通过控制栅极耦合。在一些实施方式中，存储器平面包含通过同一位线耦合的某一数量的块。第一半导体结构102可以包括一个或多个存储器平面，而执行所有读取/编程(写入)/擦除操作所需的外围电路可以包括在第二半导体结构104和第一半导体结构102中。
在一些实施方式中，NAND存储器单元阵列是2D NAND存储器单元阵列，其中的每一个包括浮栅晶体管。根据一些实施方式，2D NAND存储器单元阵列包括多个2D NAND存储器串，其中的每一个包括串联连接的多个存储器单元(类似于NAND门)和两个选择晶体管。根据一些实施方式，每个2D NAND存储器串布置在衬底上的同一平面中(即，本文中指平坦的二维(2D)表面，其不同于本公开内容中的术语“存储器平面”)。在一些实施方式中，NAND存储器单元阵列是3D NAND存储器串阵列，其中的每一个在衬底上方垂直延伸穿过堆叠层结构(例如，存储器堆叠层)(在3D中)。取决于3D NAND技术(例如，存储器堆叠层中的层/级的数量)，3DNAND存储器串通常包括某一数量的存储器单元，其中的每一个包括浮栅晶体管或电荷捕获晶体管。
与本公开内容的范围一致，第一半导体结构102还可以包括多晶硅层106，在其上形成存储器单元阵列。在一些实施方式中，存储器单元阵列包括NAND存储器串的阵列，且多晶硅层106与NAND存储器串的源极接触。即，多晶硅层106可以用作多个NAND存储器串的公共源极板。如下面详细描述的，可以使用一种或多种薄膜沉积工艺(包括但不限于与PUC/CuA工艺兼容的化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)在第一半导体结构102中形成多晶硅层106。应当理解，在一些示例中，多晶硅层106通常可以是不限于多晶硅的半导体层。
如图1A所示，第一半导体结构102还可以包括存储器单元阵列的外围电路中的一些，并且第一半导体结构102中的存储器单元阵列和外围电路可以在垂直方向上由多晶硅层106分开。即，多晶硅层106可以垂直地设置在第一半导体结构102中的存储器单元阵列和外围电路之间。在一些实施方式中，外围电路设置在多晶硅层106和形成在其上的存储器单元阵列下方。取决于多晶硅层106的厚度，可以形成穿过多晶硅层106的互连(例如，亚微米级的层间过孔(ILV)或微米级或数十微米级的贯穿衬底过孔(TSV))，以在第一半导体结构102中的存储器单元阵列和外围电路之间形成直接的短距离(例如，亚微米至数十微米级)电连接。
如图1A所示，3D存储器器件100还可以包括第二半导体结构104，其包括第一半导体结构102的存储器单元阵列的外围电路中的一些。即，存储器单元阵列的外围电路可被分成至少两个半导体结构(例如，图1A中的102和104)。外围电路(又称控制和感测电路)可包括用于促进存储器单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或发生器、电流或电压参考、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。第一半导体结构102和第二半导体结构104中的外围电路可以使用CMOS技术，例如，其可以用任何合适技术节点中的逻辑工艺来实现。
如图1A所示，根据一些实施方式，第一半导体结构102和第二半导体结构104在不同平面中彼此堆叠。结果，与其中所有外围电路都设置在相同平面中的存储器器件相比，第一半导体结构102中的存储器单元阵列、第一半导体结构102中的外围电路和第二半导体结构104中的外围电路可以在不同的平面中彼此堆叠，以减小3D存储器器件100的平面尺寸。
如图1A所示，3D存储器器件100进一步包括垂直地在第一半导体结构102与第二半导体结构104之间的键合界面103。键合界面103可以是通过如下详细描述的任何合适的键合技术形成的两个半导体结构之间的界面，键合技术例如混合键合、阳极键合、熔融键合、转移键合、粘合剂键合、共晶键合，仅举几个例子。
应当理解，堆叠的第一半导体结构102和堆叠的第二半导体结构104的相对位置不受限制，并且可以在不同的示例中变化。图1B示出了根据一些实施方式的另一示例性3D存储器器件101的横截面的示意图。与图1A中的3D存储器器件100不同，其中第一半导体结构中的存储器单元阵列垂直地在第一半导体结构102中的外围电路与第二半导体结构104中的外围电路之间，在图1B中的3D存储器器件101中，第一半导体结构102中的外围电路垂直地在第一半导体结构102中的存储器单元阵列与第二半导体结构中的外围电路之间。即，第二半导体结构102可以在其任一侧上键合到第一半导体结构102，例如在图1A中的3D存储器器件100中的其上形成存储器单元阵列的一侧，或者在图1B中的3D存储器器件101中的其上形成外围电路的一侧。结果，与其中键合界面103垂直地形成在第二半导体结构104和第一半导体结构102的存储器单元阵列之间的3D存储器器件100相反，键合界面105垂直地形成在第二半导体结构104和第一半导体结构102的外围电路之间。类似于键合界面103，键合界面105可以是通过如下详细描述的任何合适的键合技术形成的两个半导体结构之间的界面，键合技术例如混合键合、阳极键合、熔融键合、转移键合、粘合剂键合、共晶键合，仅举几个例子。
如下文详细描述，在一些实施方式中，第一半导体结构102和第二半导体结构104可通过并行工艺分开(且在一些实施方式中并行)制造，使得制造第一半导体结构102和第二半导体结构104中的一个的热预算不限制制造另一个的工艺。此外，可以跨越键合界面103或105形成大量互连(例如，键合触点和/或ILV/TSV)，以在半导体结构102与104之间进行直接的短距离(例如，微米或亚微米级)电连接，这与电路板(例如，印刷电路板(PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线相反，从而消除芯片接口延迟并以降低的功耗实现高速I/O吞吐量。在不同半导体结构102和104中的存储器单元阵列和不同外围电路之间的数据传输可以通过跨越键合界面103或105的互连(例如，键合触点和/或ILV/TSV)并通过多晶硅层106来执行。通过垂直集成第一半导体结构102和第二半导体结构104，以及在第一半导体结构102中将存储器单元阵列和外围电路垂直分离到不同平面中，可以减小芯片尺寸，并且可以增加存储器单元密度。
图2示出了根据本公开内容的一些方面的包括外围电路的存储器器件200的示意性电路图。存储器器件200可包括存储器单元阵列201和耦合到存储器单元阵列201的外围电路202。3D存储器器件100和101可以是其中存储器单元阵列201和外围电路202的至少两个部分可包括在不同堆叠半导体结构102和104中的存储器器件200的示例。存储器单元阵列201可以是NAND闪存存储器单元阵列，其中存储器单元206以NAND存储器串208的阵列的形式提供，每个NAND存储器串在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储器串208包括串联耦合且垂直堆叠的多个存储器单元206。每个存储器单元206可保持连续模拟值，例如电压或电荷，这取决于在存储器单元206的区域内捕获的电子的数量。每个存储器单元206可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元206是具有两个可能存储器状态且因此可存储一位数据的单电平单元(SLC)。例如，第一存储器状态“0”可对应于第一电压范围，而第二存储器状态“1”可对应于第二电压范围。在一些实施方式中，每个存储器单元206是能够以多于四个存储器状态存储多于单个数据位的多电平单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三电平单元(TLC))、或每单元存储四位(也称为四电平单元(QLC))。每个MLC可被编程为采用可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值中的一个写入单元来编程MLC以采取从擦除状态起的三个可能的编程电平中的一个。第四标称存储值可用于擦除状态。
如图2中所示，每个NAND存储器串208可包括在其源极端处的源极选择栅极(SSG)晶体管210和在其漏极端处的漏极选择栅极(DSG)晶体管212。SSG晶体管210和DSG晶体管212可被配置为在读取和编程操作期间启动所选NAND存储器串208(阵列的列)。在一些实施方式中，同一块204中的NAND存储器串208的SSG晶体管210通过同一源极线(SL)214(例如，公共SL)耦合到接地。根据一些实施方式，每个NAND存储器串208的DSG晶体管212耦合到相应位线216，可经由输出总线(未示出)从所述位线读取或编程数据。在一些实施方式中，每个NAND存储器串208被配置为通过经由一条或多条DSG线213将选择电压(例如，高于DSG晶体管212的阈值电压)或不选择电压(例如，0V)施加到相应DSG晶体管212和/或通过经由一条或多条SSG线215将选择电压(例如，高于SSG晶体管210的阈值电压)或不选择电压(例如，0V)施加到相应SSG晶体管210而被选择或不被选择。
如图2中所示，NAND存储器串208可被组织成多个块204，其中的每个块可具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单位，即，同时擦除同一块204上的所有存储器单元206。相邻NAND存储器串208的存储器单元206可通过字线218耦合，所述字线选择存储器单元206的哪一行受读取和编程操作影响。在一些实施方式中，每条字线218耦合到存储器单元206的页220，其是用于编程和读取操作的基本数据单位。一页220的以位为单位的大小可对应于一个块204中由字线218耦合的NAND存储器串208的数量。每条字线218可包括在相应页220中的每个存储器单元206处的多个控制栅极(栅极电极)和耦合控制栅极的栅极线。
图8示出了根据本公开内容的一些方面的3D存储器器件中的NAND存储器串208的侧视图。如图8中所示，NAND存储器串208可垂直延伸穿过多晶硅层805上的存储器堆叠层804。多晶硅层805可以是图1A和1B中的多晶硅层106的示例。存储器堆叠层804可以包括交错的栅极导电层806和电介质层808。存储器堆叠层804中的栅极导电层806和电介质层808的对的数量可以确定存储器单元阵列201中的存储器单元206的数量。栅极导电层806可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层806包括金属层，例如钨层。在一些实施方式中，每个栅极导电层806包括经掺杂多晶硅层。每个栅极导电层806可包括环绕存储器单元的控制栅极、DSG晶体管212的栅极或SSG晶体管210的栅极，且可横向延伸为在存储器堆叠层804的顶部处的DSG线213、在存储器堆叠层804的底部处的SSG线215或在DSG线213与SSG线215之间的字线218。
如图8所示，NAND存储器串208包括垂直延伸穿过存储器堆叠层804的沟道结构812。在一些实施方式中，沟道结构812包括填充有(一种或多种)半导体材料(例如，作为半导体沟道820)和(一种或多种)电介质材料(例如，作为存储器膜818)的沟道孔。在一些实施方式中，半导体沟道820包括硅，例如多晶硅。在一些实施方式中，存储器膜818是包括隧穿层826、存储层824(也称为“电荷捕获/存储层”)和阻挡层822的复合电介质层。沟道结构812可以具有圆柱形状(例如，柱形)。根据一些实施方式，半导体沟道820、隧穿层826、存储层824、阻挡层822以此顺序从柱的中心朝向外表面径向地排列。隧穿层826可包括氧化硅、氮氧化硅或其任何组合。存储层824可包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层822可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜818可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。沟道结构812还可以包括NAND存储器串208的漏极端上的沟道插塞816。沟道插塞816可以包括多晶硅并且与半导体沟道820接触。
在一些实施方式中，多晶硅层805在NAND存储器串208的源极端上与沟道结构812的半导体沟道820接触。可以去除沟道结构812的存储器膜818在源极端上的部分，以暴露半导体沟道820，从而接触多晶硅层805。在一些实施方式中，对半导体沟道820在NAND存储器串208的源极端上的部分进行掺杂以形成与多晶硅层805接触的掺杂区832。应当理解，在一些示例中，可以用与掺杂区832相同的掺杂剂来掺杂多晶硅层805，并且掺杂剂可以扩散到半导体沟道820的部分以形成掺杂区832。在一些实施方式中，多晶硅层805包括N型掺杂多晶硅以实现GILD擦除操作。
如图8所示，根据一些实施方式，缝隙结构828在其中不包括任何导体(例如，源极触点)，并且因此不用作源极线214的一部分。相反，源极触点(未示出)可以形成在多晶硅层805的相对于沟道结构812的相对侧上，使得源极触点和多晶硅层805的部分可以用作耦合到NAND存储器串208的源极的源极线214的部分，例如用于在擦除操作期间将擦除电压施加到NAND存储器串208的源极。
返回参考图2，外围电路202可通过位线216、字线218、源极线214、SSG线215和DSG线213耦合到存储器单元阵列201。如上所述，外围电路202可包括任何合适的电路，用于通过经由字线218、源极线214、SSG线215和DSG线213施加和感测经由位线216往来于每个目标存储器单元206的电压信号和/或电流信号来促进存储器单元阵列201的操作。外围电路202可包括使用MOS技术形成的各种类型的外围电路。例如，图3示出了一些示例性外围电路202，包括页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑312、寄存器314、接口(I/F)316和数据总线318。应当理解，在一些示例中，也可包括附加外围电路202。
页缓冲器304可被配置为根据控制逻辑312的控制信号来缓冲从存储器单元阵列201读取或编程到其的数据。在一个示例中，页缓冲器304可以存储一页编程数据(写入数据)，以编程到存储器单元阵列201的一页220中。在另一示例中，页缓冲器304还执行编程验证操作以确保数据已经被正确编程到耦合到所选字线218的存储器单元206中。
行解码器/字线驱动器308可以被配置为由控制逻辑312控制，并且选择存储器单元阵列201的块204以及所选块204的字线218。行解码器/字线驱动器308可以进一步被配置为驱动存储器单元阵列201。例如，行解码器/字线驱动器308可以使用从电压发生器310生成的字线电压来驱动耦合到所选字线218的存储器单元206。
列解码器/位线驱动器306可被配置为由控制逻辑312控制且通过施加从电压发生器310生成的位线电压来选择一个或多个3D NAND存储器串208。例如，列解码器/位线驱动器306可施加列信号以用于从页缓冲器304选择将在读取操作中输出的N个数据位集合。
控制逻辑312可以耦合到每个外围电路202，并且被配置为控制外围电路202的操作。寄存器314可以耦合到控制逻辑312，并且包括用于存储状态信息、命令操作码(OP码)和用于控制每个外围电路202的操作的命令地址的状态寄存器、命令寄存器和地址寄存器。
接口316可耦合到控制逻辑312且被配置为将存储器单元阵列201与存储器控制器(未示出)接口连接。在一些实施方式中，接口316充当控制缓冲器，以将从存储器控制器和/或主机(未示出)接收的控制命令缓冲并中继到控制逻辑312，并将从控制逻辑312接收的状态信息缓冲并中继到存储器控制器和/或主机。接口316还可经由数据总线318耦合到页缓冲器304和列解码器/位线驱动器306，且充当I/O接口和数据缓冲器以将从存储器控制器和/或主机接收的编程数据缓冲并中继到页缓冲器304，且将来自页缓冲器304的读取数据缓冲并中继到存储器控制器和/或主机。在一些实施方式中，接口316和数据总线318是外围电路202的I/O电路的部分。
电压发生器310可被配置为由控制逻辑312控制且生成待提供到存储器单元阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压和检验电压)和位线电压。在一些实施方式中，电压发生器310是电压源的一部分，所述电压源提供不同外围电路202的各种电平的电压，如下文详细描述。与本公开内容的范围一致，在一些实施方式中，由电压发生器310提供到(例如)行解码器/字线驱动器308、列解码器/位线驱动器306和页缓冲器304的电压高于足以执行存储器操作的某些电平。例如，提供到页缓冲器304中的页缓冲器电路和/或控制逻辑312中的逻辑电路的电压可在2V与3.3V之间，例如3.3V，且提供到行解码器/字线驱动器308和/或列解码器/位线驱动器306中的驱动电路的电压可以在5V与30V之间。
不同于逻辑器件(例如，微处理器)，存储器器件(例如，3D NAND闪存存储器)需要将宽范围的电压以提供到不同存储器外围电路。例如，图4A示出了根据本公开内容的一些方面的被提供有各种电压的外围电路的框图。在一些实施方式中，存储器器件(例如，存储器器件200)包括低低电压(LLV)源401、低电压(LV)源403和高电压(HV)源405，其每一个被配置为提供处于相应电平(Vdd1、Vdd2或Vdd3)的电压。例如，Vdd3＞Vdd2＞Vdd1。每个电压源401、403或405可以从外部电源(例如，电池)接收处于适当电平的电压输入。每个电压源401、403或405还可包括电压转换器和/或电压调节器以将外部电压输入转换为相应电平(Vdd1、Vdd2或Vdd3)且维持相应电平(Vdd1、Vdd2或Vdd3)处的电压并通过对应电源轨输出电压。在一些实施方式中，存储器器件200的电压发生器310是电压源401、403和405的部分。
在一些实施方式中，LLV源401被配置为提供低于2V的电压，例如在0.9V和2V之间(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V、1.35V、1.4V、1.45V、1.5V、1.55V、1.6V、1.65V、1.7V、1.75V、1.8V、1.85V、1.9V、1.95V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为1.2V。在一些实施方式中，LV源403被配置为提供2V与3.3V之间的电压(例如，2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为3.3V。在一些实施方式中，HV源405被配置为提供大于3.3V的电压，例如在5V与30V之间(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，上面关于HV源405、LV源403和LLV源401描述的电压范围是为了说明性目的而非限制性的，并且HV源405、LV源403和LLV源401可以提供任何其他合适的电压范围。
基于存储器外围电路(例如，外围电路202)的合适电压电平(Vdd1、Vdd2或Vdd3)，可将其分类为LLV电路402、LV电路404和HV电路406，它们可分别耦合到LLV源401、LV源403和HV源405。在一些实施方式中，HV电路406包括一个或多个驱动电路，其通过字线、位线、SSG线、DSG线、源极线等耦合到存储器单元阵列(例如，存储器单元阵列201)，且被配置为在执行存储器操作(例如，读取、编程或擦除)时通过将处于合适电平的电压施加到字线、位线、SSG线、DSG线、源极线等来驱动存储器单元阵列。在一个示例中，HV电路406可包括耦合到字线且在编程操作期间将在例如5V与30V范围内的编程电压(Vprog)或通过电压(Vpass)施加到字线的字线驱动电路(例如，在行解码器/字线驱动器308中)。在另一示例中，HV电路406可包括耦合到位线且在擦除操作期间将在例如5V与30V范围内的擦除电压(Veras)施加到位线的位线驱动电路(例如，在列解码器/位线驱动器306中)。在一些实施方式中，在一些实施方式中，LV电路404包括页缓冲器电路(例如，在页缓冲器304的锁存器中)且被配置为缓冲从存储器单元阵列读取或编程到存储器单元阵列的数据。例如，可以由LV源403向页缓冲器提供例如3.3V的电压。LV电路404还可以包括逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，LLV电路402包括被配置为将存储器单元阵列与存储器控制器接口连接I/O电路(例如，在接口316和/或数据总线318中)。例如，可以由LLV源401向I/O电路提供例如1.2V的电压。
如上所述，为了减少存储器外围电路所占用的总面积，可基于不同的性能要求(例如，所施加的电压)而在不同平面中分别形成外围电路202。例如，图4B示出了根据本公开内容的一些方面的布置在单独半导体结构中的被提供有各种电压的外围电路的示意图。在一些实施方式中，由于LLV电路402和HV电路406的电压显著不同以及由此产生的器件尺寸不同，例如不同的衬底厚度和不同的栅极电介质厚度，因此它们例如分别被分离在半导体结构408和410中。在一个示例中，其中HV电路406形成在半导体结构410中的半导体层(例如，衬底或减薄的衬底)的厚度可以大于其中LLV电路402形成在半导体结构408中的半导体层(例如，衬底或减薄的衬底)的厚度。在另一个示例中，形成HV电路406的晶体管的栅极电介质的厚度可以大于形成LLV电路402的晶体管的栅极电介质的厚度。例如，厚度差可以是至少5倍。可以理解，在不同平面中的堆叠LLV电路402和HV电路406可以形成在由键合界面(例如，在图1A和1B中)分开的两个半导体结构408或410中。
LV电路404可以形成在半导体结构408或410中，或者形成在另一个半导体中，即，与LLV电路402或HV电路406在同一平面中，或者与LLV电路402和HV电路406在不同的平面中。如图4B所示，在一些实施方式中，LV电路404中的一些形成在半导体结构408中，即，与LLV电路402在同一平面中，而LV电路404中的一些形成在半导体结构410中，即，与HV电路406在同一平面中。即，LV电路404也可以被分离到不同的平面中。例如，当相同的电压被施加到不同的半导体结构408和410中的LV电路404时，形成半导体结构408中的LV电路404的晶体管的栅极电介质的厚度可以与形成半导体结构410中的LV电路404的晶体管的栅极电介质的厚度相同。在一些实施方式中，将相同的电压施加到半导体结构408中的LV电路404和半导体结构410中的LV电路404，使得施加到半导体结构410中的HV电路406的电压高于施加到半导体结构408或410中的LV电路404的电压，该电压又高于施加到半导体结构408中的LLV电路402的电压。此外，根据一些实施方式，由于施加到LV电路404的电压在施加到HV电路406和LLV电路402的电压之间，所以形成LV电路404的晶体管的栅极电介质的厚度在形成HV电路406的晶体管的栅极电介质的厚度和形成LLV电路402的晶体管的栅极电介质的厚度之间。例如，形成LV电路404的晶体管的栅极电介质厚度可以大于形成LLV电路402的晶体管的栅极电介质厚度，但是小于形成HV电路406的晶体管的栅极电介质厚度。
基于不同的性能要求(例如，与不同的所施加电压相关联)，外围电路202可以被分成不同平面中的至少两个堆叠半导体结构408和410。在一些实施方式中，将接口316和/或数据总线318中的I/O电路(作为LLV电路402)和控制逻辑312中的逻辑电路(作为LV电路的一部分)设置在半导体结构408中，而将页缓冲器304中的页缓冲器电路和行解码器/字线驱动器308和列解码器/位线驱动器306中的驱动电路设置在半导体结构410中。例如，图7示出了根据本公开内容的一些方面的字线驱动器308和页缓冲器304的电路图。
在一些实施方式中，页缓冲器304包括多个页缓冲器电路702，各自经由相应位线216耦合到一个NAND存储器串208。即，存储器器件200可以包括分别耦合到NAND存储器串208的位线216，并且页缓冲器304可以包括分别耦合到位线216和NAND存储器串208的页缓冲器电路702。每个页缓冲器电路702可以包括一个或多个锁存器、开关、电源、节点(例如，数据节点和I/O节点)、电流镜、验证逻辑、感测电路等。在一些实施方式中，每个页缓冲器电路702被配置为存储与从相应位线216接收的读取数据相对应的感测数据，并且在读取操作时输出所存储的感测数据；每个页缓冲器电路702还被配置为存储编程数据，并且在编程操作时将所存储的编程数据输出到相应的位线216。
在一些实施方式中，字线驱动器308包括分别耦合到字线218的多个串驱动器704(又称驱动电路)。字线驱动器308还可以包括分别耦合到串驱动器704的多条局部字线706(LWL)。每个串驱动器704可包括耦合到解码器(未示出)的栅极、耦合到相应局部字线706的源极/漏极，以及耦合到相应字线218的另一源极/漏极。在一些存储器操作中，解码器可以例如通过施加大于串驱动器704的阈值电压的电压信号并向每条局部字线706施加电压(例如，编程电压、通过电压或擦除电压)选择某些串驱动器704，使得电压由每个所选择的串驱动器704施加到相应的字线218。相反，解码器还可以例如通过施加小于串驱动器704的阈值电压的电压信号来不选择某些串驱动器704，使得每个未被选择的串驱动器704在存储器操作期间浮置相应的字线218。
在一些实施方式中，页缓冲器电路702包括LV电路404的设置在半导体结构408和/或410中的部分。在一个示例中，由于页缓冲器电路702的数量随着位数的数量增加而增加，这对于具有大量存储器单元的存储器器件而言可能占用大的面积，因此页缓冲器电路702可以是半导体结构408和410。在一些实施方式中，串驱动器704包括HV电路406的设置在半导体结构410中的部分。
与本公开内容的范围一致，每个外围电路202可包括多个晶体管作为其基本构造单元。晶体管可以是2D(2D晶体管，又名平面晶体管)或3D(3D晶体管)形式的金属氧化物半导体场效应晶体管(MOSFET)。例如，图5A和5B分别示出了根据本公开内容的一些方面的平面晶体管500的透视图和侧视图，图6A和6B分别示出了根据本公开内容的一些方面的3D晶体管600的透视图和侧视图。图5B示出了图5A中的平面晶体管500在BB面中的横截面的侧视图，图6B示出了图6A中的3D晶体管600在BB面中的横截面的侧视图。
如图5A和5B所示，平面晶体管500可以是衬底502上的MOSFET，其可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的半导体材料。可以在衬底502中以及在相邻的平面晶体管500之间形成诸如浅沟槽隔离(STI)的沟槽隔离503，以减少电流泄漏。沟槽隔离503可以包括任何合适的电介质材料，诸如氧化硅、氮化硅、氮氧化硅或高介电常数(高k)电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括具有高于氮化硅的介电常数或k值的介电常数或k值(k>7)的任何电介质。在一些实施方式中，沟槽隔离503包括氧化硅。
如图5A和5B所示，平面晶体管500还可以包括衬底502上的栅极结构508。在一些实施方式中，栅极结构508在衬底502的顶表面上。如图5B所示，栅极结构508可以包括在衬底502上，即在衬底502的顶表面上方并与其接触的栅极电介质507。栅极结构508还可以包括在栅极电介质507上，即在栅极电介质上方并与其接触的栅极电极509。栅极电介质507可以包括任何合适的电介质材料，诸如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质507包括氧化硅，即，栅极氧化物。栅极电极509可以包括任何合适的导电材料，例如多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。在一些实施方式中，栅极电极509包括掺杂多晶硅，即，栅极多晶硅。
如图5A所示，平面晶体管500还可以包括在衬底502中的一对源极和漏极506。源极和漏极506可以掺杂有任何合适的P型掺杂剂，例如硼(B)或镓(Ga)，或者任何合适的N型掺杂剂，例如磷(P)或砷(As)。在平面图中，源极和漏极506可以由栅极结构508隔开。即，根据一些实施方式，在平面图中，栅极结构508形成在源极与漏极506之间。当施加到栅极结构508的栅极电极509的栅极电压高于平面型晶体管500的阈值电压时，可以在栅极结构508下的源极与漏极506之间横向地形成衬底502中的平面晶体管500的沟道。如图5A和5B所示，栅极结构508可以在其中可以形成沟道的衬底502的部分(有源区)的顶表面上方并与其接触。即，根据一些实施方式，栅极结构508仅与有源区的一侧接触，即，在衬底502的顶表面的平面中接触。应当理解，尽管图5A和5B中未示出，但是平面晶体管500可以包括附加的部件，例如阱和间隔物。
如图6A和6B所示，3D晶体管600可以是衬底602上的MOSFET，其可以包括硅(例如，单晶硅、c-Si)、SiGe、GaAs、Ge、绝缘体上硅SOI或任何其他合适的材料。在一些实施方式中，衬底602包括单晶硅。可以在衬底602中以及在相邻3D晶体管600之间形成诸如STI的沟槽隔离603以减少电流泄漏。沟槽隔离603可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，沟槽隔离603包括氧化硅。
如图6A和6B所示，与平面晶体管500不同，3D晶体管600还可以包括在衬底602上方的3D半导体主体604。即，在一些实施方式中，3D半导体主体604至少部分地在衬底602的顶表面上方延伸，以不仅暴露3D半导体主体604的顶表面，还暴露两个侧面。如图6A和6B所示，例如，3D半导体主体604可以是3D结构，其也被称为“鳍状物”，以暴露其三个侧面。根据一些实施方式，3D半导体主体604由衬底602形成，并且因此具有与衬底602相同的半导体材料。在一些实施方式中，3D半导体主体604包括单晶硅。由于沟道可以形成在3D半导体主体604中，与衬底602相对，所以3D半导体主体604可以被视为3D晶体管600的有源区。
如图6A和6B所示，3D晶体管600还可以包括在衬底602上的栅极结构608。与栅极结构508仅与有源区的一侧接触，即在衬底502的顶表面的平面中接触的平面晶体管500不同，3D晶体管600的栅极结构608可以与有源区的多个侧面接触，即在3D半导体主体604的顶表面和侧面的多个平面中。即，3D晶体管600的有源区，即3D半导体主体604，可以至少部分地被栅极结构608围绕。
栅极结构608可以包括在3D半导体主体604上方的栅极电介质607，例如，与3D半导体主体604的顶表面和两个侧面接触。栅极结构608还可以包括在栅极电介质607上方并与其接触的栅极电极609。栅极电介质607可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质607包括氧化硅，即，栅极氧化物。栅极电极609可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)或硅化物。在一些实施方式中，栅极电极609包括掺杂的多晶硅，即，栅极多晶硅。
如图6A所示，3D晶体管600还可以包括3D半导体主体604中的一对源极和漏极606。源极和漏极606可以掺杂有任何合适的P型掺杂剂，例如B或Ga，或者任何合适的N型掺杂剂，例如P或Ar。在平面图中，源极和漏极606可以被栅极结构608隔开。即，根据一些实施方式，在平面图中，栅极结构608形成在源极和漏极606之间。结果，当施加到栅极结构608的栅极电极609的栅极电压高于3D晶体管600的阈值电压时，可以在由栅极结构608围绕的源极和漏极606之间横向地形成3D半导体主体604中的3D晶体管600的多个沟道。与其中仅可以在衬底502的顶表面上形成单个沟道的平面晶体管500不同，在3D晶体管600中的3D半导体主体604的顶表面和侧面上可以形成多个沟道。在一些实施方式中，3D晶体管600包括多栅极晶体管。应当理解，尽管在图6A和6B中未示出，但是3D晶体管600可以包括附加部件，诸如阱、间隔物和在源极和漏极606处的应力源(也称为应变元件)。
还应当理解，图6A和6B示出了可以在存储器外围电路中使用的3D晶体管的一个示例，并且也可以在存储器外围电路中使用任何其他合适的3D多栅晶体管，包括例如全环栅(GAA)无硅(SON)晶体管、多独立栅FET(MIGET)、三栅FET、ΠE栅极FET和ΩΩT栅T、四栅FET、圆柱形FET或多桥/堆叠纳米线FET。
无论是平面晶体管500还是3D晶体管600，存储器外围电路的每个晶体管均可包括具有厚度T(栅极电介质厚度，例如，图5B和6B中所示)的栅极电介质(例如，栅极电介质507和607)。晶体管的栅极电介质厚度T可以被设计为适应施加到晶体管的电压。例如，返回参考图4A和4B，HV电路406(例如，诸如串驱动器704的驱动电路)中的晶体管的栅极电介质厚度可以大于LV电路404(例如，页缓冲器电路702或控制逻辑312中的逻辑电路)中的晶体管的栅极电介质厚度，其又可以大于LLV电路402(例如，接口316和数据总线318中的I/O电路)中的晶体管的栅极电介质厚度。在一些实施方式中，HV电路406中的晶体管的栅极电介质厚度与LLV电路402中的晶体管的电介质厚度之间的差至少是5倍，例如在5倍和50倍之间。例如，HV电路406中的晶体管的栅极电介质厚度可以大于LLV电路402中的晶体管的栅极电介质厚度至少5倍。
在一些实施方式中，LLV电路402中的晶体管的电介质厚度在2nm和4nm之间(例如，2nm、2.1nm、2.2nm、2.3nm、2.4nm、2.5nm、2.6nm、2.7nm、2.8nm、2.9nm、3nm、3.1nm、3.2nm、3.3nm、3.4nm、3.5nm、3.6nm、3.7nm、3.8nm、3.9nm、4nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，该厚度可以与施加到LLV电路402的LLV电压范围相当，如上文详细描述的，诸如低于2V(例如，1.2V)。在一些实施方式中，LV电路404中的晶体管的电介质厚度在4nm和10nm之间(例如，4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、8.5nm、9nm、9.5nm、10nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，该厚度可以与施加到LV电路404的LV电压范围相当，如上文详细描述的，诸如在2V和3.3V之间(例如，3.3V)。在一些实施方式中，HV电路406中的晶体管的电介质厚度在20nm与100nm之间(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，该厚度可与施加到HV电路406的HV电压范围相当，如上文详细描述的，例如大于3.3V(例如，在5V与30V之间)。
图9A和9B示出了根据本公开内容的各个方面的具有两个堆叠的半导体结构的3D存储器器件900和901的横截面的示意图。3D存储器器件900和901可以是图1A中的3D存储器器件100的示例，其中第一半导体结构102的存储器阵列单元垂直地设置在第一半导体结构102的外围电路和第二半导体结构104的外围电路之间。即，外围电路的两个分离部分可以在垂直方向上分别设置在3D存储器器件900或901的两侧。如图9A和9B所示，根据一些实施方式，包括外围电路中的一些的第二半导体结构104在具有存储器单元阵列的一侧上键合到第一半导体结构102，以在第二半导体结构104和第一半导体结构102的存储器单元阵列之间形成键合界面103。
此外，如图9A和9B所示，3D存储器器件900或901可进一步包括用于焊盘引出目的焊盘引出互连层902，即，使用其上可焊接有键合线的接触焊盘与外部器件互连。在图9A中所示的一个示例中，包括3D存储器器件900的一侧上的外围电路中的一些的第二半导体结构104可以包括焊盘引出互连层902。在图9B中所示的另一示例中，包括3D存储器器件901的另一侧上的存储器单元阵列和外围电路中的一些的第一半导体结构102可以包括焊盘引出互连层902，使得3D存储器器件901可以从另一外围电路侧焊盘引出。在任一示例中，3D存储器器件900或901可从外围电路侧焊盘引出以减小接触焊盘与外围电路之间的互连距离，从而减小来自互连的寄生电容并改进3D存储器器件900或901的电性能。
图10示出了根据本公开内容的一些方面的图9A和9B中的3D存储器器件的横截面的示意图。3D存储器器件1000可以是图9A和9B中的3D存储器器件900和901的示例。如图10所示，3D存储器器件1000可以包括堆叠的第一半导体结构102和第二半导体结构104。在一些实施方式中，第一半导体结构102包括半导体层1002、多晶硅层106、键合层1008、垂直地在多晶硅层106和键合层1008之间的存储器单元阵列、以及垂直地在半导体层1002和多晶硅层106之间的外围电路中的一些。
存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)的阵列，并且NAND存储器串的阵列的源极可以与多晶硅层106接触(例如，如图8中所示)。多晶硅层106可以是沉积的多晶硅层(例如，N型掺杂、P型掺杂或未掺杂的)，其适合于“浮栅”类型的NAND存储器串或者例如适合于GIDL擦除操作的“电荷捕获”类型的NAND存储器串中的沟道结构(例如，图8中的沟道结构812)的某些设计。键合层1008可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如如下详细描述的混合键合。
在一些实施方式中，第一半导体结构102中的外围电路与半导体层1002接触，但不与多晶硅层106接触。即，外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。半导体层1002可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，其上形成晶体管的半导体层1002可以包括单晶硅，而不包括多晶硅。穿过多晶硅层106的贯通触点(例如，ILV/TSV)可在第一半导体结构102中的存储器单元阵列与外围电路之间形成直接的短距离(例如，亚微米或微米级)电连接。
在一些实施方式中，第二半导体结构104包括半导体层1004、键合层1010和垂直地在半导体层1004与键合层1010之间的存储器单元阵列的外围电路中的一些。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。类似于半导体层1002，半导体层1004可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，所以其上形成晶体管的半导体层1004可以包括单晶硅，而不包括多晶硅。
类似于第一半导体结构102中的键合层1008，键合层1010还可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面103分别垂直地在键合层1008和1010之间并与其接触。即，可以将键合层1008和1010设置在键合界面103的相对侧上，并且键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，不同于贯通触点(例如，ILV/TSV)，跨越键合界面103的大量(例如，数百万个)键合触点可以在相邻半导体结构102和104之间进行直接的短距离(例如，微米级)电连接。
如图10所示，根据一些实施方式，由于第一半导体结构102和第二半导体结构104以面对面的方式键合(例如，在图10中，半导体层1002设置在第一半导体结构102的底侧上，而半导体层1004设置在第二半导体结构104的顶侧上)，所以第一半导体结构102和第二半导体结构104中的外围电路的晶体管彼此面对地设置。此外，在第一半导体结构102内，由于多晶硅层106垂直地在存储器单元阵列和外围电路之间，并且存储器单元阵列和外围电路分别形成在多晶硅层106和半导体层1002上，所以存储器单元阵列和外围电路面向相同的方向(例如，在图10中的正y方向上)。应当理解，为了便于说明，图9A和9B中的焊盘引出互连层902从图10中的3D存储器器件1000中省略，并且可以包括在如上关于图9A和9B所述的3D存储器器件1000中。
如上所述，第一半导体结构102和第二半导体结构104可以具有外围电路，该外围电路具有施加有不同电压的晶体管。例如，第二半导体结构104可以是包括图4B中的LLV电路402(和一些示例中的LV电路404)的半导体结构408的一个示例，并且第一半导体结构102可以是包括图4B中的HV电路406(和一些示例中的LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第一半导体结构102和第二半导体结构104中的半导体层1002和1004具有不同的厚度以适应施加有不同电压的晶体管。在一个示例中，第一半导体结构102可以包括HV电路406，并且第二半导体结构104可以包括LLV电路402，并且第一半导体结构102中的半导体层1002的厚度可以大于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第一半导体结构102和第二半导体结构104中的晶体管的栅极电介质也具有不同的厚度以适应所施加的不同电压。在一个示例中，第一半导体结构102可以包括HV电路406，并且第二半导体结构104可以包括LLV电路402，并且第一半导体结构102中的晶体管的栅极电介质的厚度可以大于(例如，至少5倍)第二半导体结构104中的晶体管的栅极电介质的厚度。与第二半导体结构104中的晶体管相比，较厚的栅极电介质可以承受施加到第一半导体结构102中的晶体管的较高的工作电压，以避免在高电压操作期间击穿。
图11A和11B示出了根据本公开内容的各个方面的图10中的3D存储器器件1000的各种示例的侧视图。如图11A所示，作为图10中的3D存储器器件1000的一个示例，根据一些实施方式，3D存储器器件1100是包括在垂直方向(例如，图11A中的y方向)上的不同平面中彼此堆叠的第一半导体结构102和第二半导体结构104的键合芯片。根据一些实施方式，第一半导体结构102和第二半导体结构104在其间的键合界面103处键合。
如图11A所示，第一半导体结构102可以包括具有半导体材料的半导体层1002。在一些实施方式中，半导体层1002是具有单晶硅的硅衬底。第一半导体结构102还可以包括在半导体层1002上方并与其接触的器件层1102。在一些实施方式中，器件层1102包括第一外围电路1104和第二外围电路1106。第一外围电路1104可包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，且第二外围电路1106可包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，第一外围电路1104包括与半导体层1002接触的多个晶体管1108，并且第二外围电路1106包括与半导体层1002接触的多个晶体管1110。晶体管1108和1110可以包括本文公开的任何晶体管，诸如平面晶体管500和3D晶体管600。如上文关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管1108或1110包括栅极电介质，并且由于施加到晶体管1108的电压高于晶体管1110的电压，所以晶体管1108的栅极电介质的厚度(例如，在HV电路406中)大于晶体管1110的栅极电介质的厚度(例如，在LV电路404中)。也可以在半导体层1002上或其中形成沟槽隔离(例如STI)和掺杂区(例如晶体管1108和1110的阱、源极和漏极)。
在一些实施方式中，第一半导体结构102还包括在器件层1102上方的互连层1112，以往来于外围电路1106和1104传输电信号。如图11A所示，互连层1112可以垂直地在多晶硅层106和器件层1102(包括外围电路1104和1106的晶体管1108和1110)之间。互连层1112可包括多个互连(在本文中也称为“触点”)，包括横向线和过孔。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层1112中的互连可以耦合到器件层1102中的外围电路1104和1106的晶体管1108和1110。互连层1112还可以包括一个或多个层间电介质(ILD)层(又称“金属间电介质(IMD)层”)，其中可以形成横向线和过孔。即，互连层1112可以包括多个ILD层中的横向线和过孔。在一些实施方式中，器件层1102中的器件通过互连层1112中的互连彼此耦合。例如，外围电路1104可通过互连层1112耦合到外围电路1106。互连层1112中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1112中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施方式中，互连层1112中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好质量(较少的缺陷，例如空隙)。
如图11A所示，第一半导体结构还可以包括在互连层1112上方并与其接触的多晶硅层106。根据一些实施方式，多晶硅层106是互连层1112上的掺杂多晶硅层，如下文关于制造工艺详细描述的。应当理解，在一些示例中，也可在多晶硅层106中形成沟槽隔离和掺杂区(未示出)。
如图11A所示，第一半导体结构102还可以包括存储器单元阵列，诸如在多晶硅层106上方并与其接触的NAND存储器串208的阵列。NAND存储器串208的源极可以与多晶硅层106接触。在一些实施方式中，多晶硅层106垂直地在NAND存储器串208与包括晶体管1108和1110的器件层1102之间。在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，其包括本文所公开的任何合适的沟道结构，例如上文关于图8详细描述的沟道结构812。在一些实施方式中，NAND存储器串208是“浮栅”类型的NAND存储器串，并且多晶硅层106是浮栅类型的NAND存储器串的源极板。
根据一些实施方式，每个NAND存储器串208垂直延伸穿过各自包括导电层和电介质层的多个对。堆叠和交错的导电层和电介质层在本文中也称为堆叠层结构，例如，存储器堆叠层1127。存储器堆叠层1127可以是图8中的存储器堆叠层804的示例，并且存储器堆叠层1127中的导电层和电介质层可以分别是存储器堆叠层804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠层1127中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层围绕的栅极电极(栅极线)。导电层的栅极电极可以作为字线横向延伸，终止于存储器堆叠层1127的一个或多个阶梯结构处。
如图11A所示，第一半导体结构102还可以包括在NAND存储器串208上方并与其接触的互连层1128，以往来于NAND存储器串208传输电信号。在一些实施方式中，存储器堆叠层1127和NAND存储器串208垂直地在互连层1128和多晶硅层106之间。互连层1128可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1128中的互连还包括局部互连，诸如位线触点和字线触点。互连层1128还可以包括其中可以形成横向线和过孔的一个或更多个ILD层。互连层1128中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1128中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图11A所示，第一半导体结构102还可以包括垂直延伸穿过多晶硅层106的一个或多个触点1124。在一些实施方式中，触点1124将互连层1128中的互连耦合到互连层1112中的互连，以通过多晶硅层106在NAND存储器串208与晶体管1108和1110之间进行电连接。触点1124可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1124包括W。在一些实施方式中，触点1124包括由电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与多晶硅层106电隔离。根据多晶硅层106的厚度，触点1124可以是深度(在垂直方向上)在亚微米级(例如，10nm和1μm之间)的ILV，或者深度(在垂直方向上)在微米级或数十微米级(例如，1μm和100μm之间)的TSV。
如图11A所示，第一半导体结构102还可以包括在键合界面103处的并且位于互连层1128上方并与其接触的键合层1008。键合层1008可以包括多个键合触点和电隔离键合触点的电介质。键合触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1008的键合触点包括Cu。键合层1008的剩余区域可以由电介质形成，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1008中的键合触点和周围的电介质可用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在表面之间形成键合而不使用中间层，诸如焊料或粘合剂)，并且可同时获得金属-金属(例如，Cu-Cu)键合和电介质-电介质(例如，SiO2-SiO2)键合。
如图11A所示，第二半导体结构104可以在键合界面103处以面对面的方式键合在第一半导体结构102的顶部上。第二半导体结构104还可以包括在键合界面103处的键合层1010，例如，在键合界面103的相对于第一半导体结构102中的键合层1008的相对侧上。键合层1010可以包括多个键合触点和电隔离键合触点的电介质。键合触点可以包括导电材料，例如Cu。键合层1010的剩余区域可以由诸如氧化硅的电介质材料形成。键合层1010中的键合触点和周围的电介质可以用于混合键合。在一些实施方式中，键合界面103是键合层1008和1010相遇并键合的位置。实际上，键合界面103可以是具有特定厚度的层，其包括第一半导体结构102的键合层1008的顶表面和第二半导体结构104的键合层1010的底表面。
如图11A所示，第二半导体结构104还可以包括在键合层1010上方的互连层1126以传输电信号。互连层1126可以包括多个互连，例如MEOL互连和BEOL互连。互连层1126还可以包括一个或多个ILD层，其中可以形成横向线和过孔。互连层1126中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1126中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层1126中的互连包括Cu，Cu在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下面关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层1126的制造可以在第二半导体结构104中形成器件层1114的高温工艺之后进行，以及与形成第一半导体结构102的高温工艺分开，所以具有Cu的互连层1126的互连可以变得可行。
如图11A所示，第二半导体结构104可以包括在互连层1126上方并与其接触的器件层1114。在一些实施方式中，互连层1126垂直地在键合界面103与器件层1114之间。在一些实施方式中，器件层1114包括第三外围电路1116和第四外围电路1118。第三外围电路1116可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第四外围电路1118可以包括LV电路404，例如页缓冲器电路(例如，在页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，第三外围电路1116包括多个晶体管1120，且第四外围电路1118也包括多个晶体管1122。晶体管1120和1122可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管1120或1122包括栅极电介质，并且由于施加到晶体管1120的电压低于施加到晶体管1122的电压，所以晶体管1120(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管1122(例如，在LV电路404中)的栅极电介质的厚度。
此外，施加到第二半导体结构104和第一半导体结构102中的不同晶体管1120、1122、1108和1110的不同电压可导致第二半导体结构104和第一半导体结构102之间的器件尺寸的差异。在一些实施方式中，由于施加到晶体管1108的电压高于施加到晶体管1120的电压，所以晶体管1108(例如，在HV电路406中)的栅极电介质的厚度大于晶体管1120(例如，在LLV电路402中)的栅极电介质的厚度。在一些实施方式中，由于施加到晶体管1122和晶体管1110的电压相同，晶体管1122(例如，在LV电路404中)的栅极电介质的厚度与晶体管1110(例如，在LV电路404中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到晶体管1108的电压高于施加到晶体管1120的电压，所以其中形成晶体管1108(例如，在HV电路406中)的半导体层1002的厚度大于其中形成晶体管1120(例如，在LLV电路402中)的半导体层1004的厚度。
如图11A所示，第二半导体结构104还可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是具有单晶硅的减薄硅衬底，晶体管1120和1122可形成在其上。半导体层1004可以设置在器件层1114中的外围电路1116和1118的晶体管1120和1122上方并与其接触。在一些实施方式中，晶体管1120和1122垂直地设置在键合界面103和半导体层1004之间。也可以在半导体层1004上或半导体层1004中形成沟槽隔离(例如STI)和掺杂区(例如晶体管1120和1122的阱、源极和漏极)。
如图11A所示，第二半导体结构104还可以包括在半导体层1004上方并与其接触的焊盘引出互连层902。在一些实施方式中，半导体层1004垂直地设置在焊盘引出互连层902与晶体管1120和1122之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如，接触焊盘1132。焊盘引出互连层902和互连层1126可以形成在半导体层1004的相对侧上。在一些实施方式中，例如，出于焊盘引出目的，焊盘引出互连层902中的互连可以在3D存储器1100和外部设备之间传输电信号。
如图11A所示，第二半导体结构104还可以包括垂直延伸穿过半导体层1004的一个或多个触点1130。在一些实施方式中，触点1130将互连层1126中的互连耦合到焊盘引出互连层902中的接触焊盘1132，以穿过半导体层1004进行电连接。触点1130可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1130包括W。在一些实施方式中，触点1130包括被电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1004电隔离。根据半导体层1004的厚度，触点1130可以是深度在亚微米级(例如，10nm和10μm之间)的ILV，或者深度在微米级或数十微米级(例如，1μm和100μm之间)的TSV。
结果，第一半导体结构102和第二半导体结构104中的外围电路1104、1106、1116和1118可以通过各种互连结构耦合到第一半导体结构102中的NAND存储器串208，所述互连结构包括互连层1112、1126和1128、键合层1008和1010以及触点1124。此外，3D存储器器件1100中的外围电路1104、1106、1116和1118以及NAND存储器串208可进一步通过触点1130和焊盘引出互连层902耦合到外部器件。
还应当理解，3D存储器器件的焊盘引出不限于来自具有如图11A所示的外围电路1116的第二半导体结构104(对应于图9A)，并且可以来自具有外围电路1104的第一半导体结构102(对应于图9B)。例如，如图11B所示，3D存储器器件1101可以包括在第一半导体结构102中的焊盘引出互连层902。焊盘引出互连层902可以与其上形成外围电路1104的晶体管1108的第一半导体结构102的半导体层1002接触。在一些实施方式中，第一半导体结构102还包括垂直延伸穿过半导体层1002的一个或多个触点1134。在一些实施方式中，触点1134将第一半导体结构102中的互连层1112中的互连耦合到焊盘引出互连层902中的接触焊盘1132，以穿过半导体层1002进行电连接。触点1134可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1134包括W。在一些实施方式中，触点1134包括由电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1002电隔离。根据半导体层1002的厚度，触点1134可以是厚度在亚微米级(例如，10nm和10μm之间)的ILV，或者深度在微米级或数十微米级(例如，1μm和100μm之间)的TSV。应当理解，为了易于描述，不再重复3D存储器器件1100和1101两者中的相同部件(例如，材料、制造工艺、功能等)的细节。
图12A-12G示出了根据本公开内容的一些方面的用于形成图10中的3D存储器器件的制造工艺。图13A和13B示出了根据本公开内容的一些方面的用于形成图10中的3D存储器器件的另一制造工艺。图14示出了根据本公开内容的一些方面的用于形成图10中的3D存储器器件的方法1400的流程图。图12A-12G、13A、13B和14中所示的3D存储器器件的示例包括图11A和11B中所示的3D存储器器件1100和1101。将一起描述图12A-12G、13A、13B和14。应当理解，方法1400中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图14所示的不同的顺序执行。
参考图14，方法1400开始于操作1402，其中在第一衬底上形成第一晶体管。第一衬底可以是具有单晶硅的硅衬底。如图12A所示，在硅衬底1202上形成多个晶体管1204和1206。晶体管1204和1206可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1202中形成掺杂区，其例如用作晶体管1204和1206的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底1202中形成隔离区(例如STI)。在一些实施方式中，晶体管1204的栅极电介质的厚度不同于晶体管1206的栅极电介质的厚度，例如，通过在晶体管1204的区域中沉积比晶体管1206的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管1206的区域中的氧化硅膜的一部分。应当理解，制造晶体管1204和1206的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在第一衬底上的晶体管上方形成互连层1208。互连层可包括在一个或多个ILD层中的多个互连。如图12A所示，可以在晶体管1204和1206上方形成互连层1208。互连层1208可以包括在多个ILD层中的MEOL和/或BEOL互连，以与晶体管1204和1206进行电连接。在一些实施方式中，互连层1208包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层1208中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图12A中所示的ILD层和互连可以统称为互连层1208。在一些实施方式中，互连层1208中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
方法1400进行到操作1404，如图14所示，其中在第一晶体管上方形成多晶硅层。如图12A所示，在第一硅衬底1202上的互连层1208以及晶体管1204和1206上方形成多晶硅层1211。多晶硅层1211可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层1208上沉积多晶硅来形成。在一些实施方式中，在沉积工艺期间使用原位掺杂工艺或在沉积工艺之后使用离子注入/扩散工艺用P型或N型掺杂剂掺杂多晶硅层1211。
方法1400进行到操作1406，如图14所示，其中在多晶硅层上形成NAND存储器串的阵列。在一些实施方式中，为了形成NAND存储器串的阵列，在多晶硅层上形成存储器堆叠层。如图12C所示，在多晶硅层1211上形成堆叠层结构，例如包括交错的导电层与电介质层的存储器堆叠层1226。为了形成存储器堆叠层1226，在一些实施方式中，在多晶硅层1211上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠层(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)形成。然后，可以通过栅极替换工艺形成存储器堆叠层1226，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻来用导电层替换牺牲层，并且用导电层填充所得到的凹槽。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠层1226，而无需栅极替换工艺。在一些实施方式中，在存储器堆叠层1226和多晶硅层1211之间形成包括氧化硅的衬垫氧化物层。
如图12C所示，在多晶硅层1211上方形成NAND存储器串1228，其中每一个垂直延伸穿过存储器堆叠层1226以与多晶硅层1211接触。在一些实施方式中，形成NAND存储器串1228的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如，深反应离子蚀刻(DRIE))形成穿过存储器堆叠层1226(或电介质堆叠层)并进入多晶硅层1211的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储器串1228的细节可以取决于NAND存储器串1228的沟道结构的类型(例如，图8中的沟道结构812)而变化，并且因此，为了易于描述而不再详细阐述。
在一些实施方式中，在NAND存储器串的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的第一多个互连。如图12C中所示的，在存储器堆叠层1226和NAND存储器串1228上方形成互连层1230。互连层1230可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储器串1228进行电连接。在一些实施方式中，互连层1230包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层1230中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图12D中所示的ILD层和互连可统称为互连层1230。
在一些实施方式中，形成穿过多晶硅层的触点。如图12C所示，形成各自垂直延伸穿过多晶硅层1211的一个或多个触点1224。触点1224可以耦合互连层1230和1208中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过多晶硅层1211的接触孔来形成触点1224。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
在一些实施方式中，在互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图12C所示，在互连层1230上方形成键合层1232。键合层1232可以包括被电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)将电介质层沉积在互连层1230的顶表面上。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与互连层1230中的互连接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法1400进行到操作1408，如图14所示，其中在第二衬底上形成第二晶体管。第二衬底可以是具有单晶硅的硅衬底。如图12D所示，在具有单晶硅的硅衬底1210上形成多个晶体管1214和1216。晶体管1214和1216可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1210中形成掺杂区，其用作例如晶体管1214和1216的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底1210中形成隔离区(例如，STI)。在一些实施方式中，晶体管1214的栅极电介质的厚度不同于晶体管1216的栅极电介质的厚度，例如，通过在晶体管1214的区域中沉积比晶体管1216的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管1216的区域中的氧化硅膜的一部分。应当理解，制造晶体管1214和1216的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，因此为便于描述而不再详细阐述。
在一些实施方式中，在第二衬底上的晶体管上方形成互连层1220。互连层可包括在一个或多个ILD层中的多个互连。如图12D所示，可以在晶体管1214和1216上方形成互连层1220。互连层1220可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1214和1216进行电连接。在一些实施方式中，互连层1220包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层1220中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图12C中所示的ILD层和互连可以统称为互连层1220。不同于互连层1208，在一些实施方式中，互连层1220中的互连包括Cu，Cu在导电金属材料之中具有相对低的电阻率。应当理解，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但是因为在互连层1220的制造之后不再有高温工艺，所以使用Cu作为互连层1220中的互连的导电材料变得可行。
在一些实施方式中，在互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图12D所示，在互连层1220上方形成键合层1222。键合层1222可以包括被电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)将电介质层沉积在互连层1220的顶表面上。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与互连层1220中的互连接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法1400进行到操作1410，如图14所示，其中第一衬底和第二衬底以面对面的方式键合。在键合第一和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图12E所示，将硅衬底1210和形成在其上的部件(例如晶体管1214和1216)上下翻转。面向下的键合层1222与面向上的键合层1232键合，即以面对面的方式键合，从而形成键合界面1212。即，硅衬底1210和形成在其上的部件可以以面对面的方式与硅衬底1202和形成在其上的部件键合，使得键合层1232中的键合触点与键合层1222中的键合触点在键合界面1212处接触。在一些实施方式中，在键合之前，对键合表面应用处理工艺，例如等离子体处理、湿处理和/或热处理。尽管图12E中未示出，但是应当理解，在一些示例中，可以将硅衬底1202和形成在其上的部件(例如，晶体管1204、1206、存储器堆叠层1226和NAND存储器串1228)上下翻转，并且面朝下键合层1232可以与面朝上键合层1222键合，即以面对面的方式键合，从而也形成键合界面1212。
作为键合(例如混合键合)的结果，键合界面1212的相对侧上的键合触点可以相互混合。在键合之后，根据一些实施方式，键合层1232中的键合触点和键合层1222中的键合触点彼此对准并接触，使得通过其形成的存储器堆叠层1226和NAND存储器串1228以及晶体管1204和1206可以通过在键合界面1212上键合的键合触点耦合到晶体管1214和1216。
如图14所示，方法1400进行到操作1412，其中将第一衬底或第二衬底减薄。在一些实施方式中，如图12F所示，将硅衬底1210(图12E中所示出)减薄以成为具有单晶硅的半导体层1234。可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底1210。在一些实施方式中，如图13A所示，将硅衬底1202(图12E中所示)减薄以成为具有单晶硅的半导体层1302。类似地，可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底1202。
如图14所示，方法1400进行到操作1414，其中形成焊盘引出互连层。可以在经减薄的第二衬底上或经减薄的第一衬底上形成焊盘引出互连层。
在一些实施方式中，如图12G所示，在半导体层1234(经减薄的硅衬底1210)上形成焊盘引出互连层1236。焊盘引出互连层1236可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1238。接触焊盘1238可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻，随后沉积作为间隔物的电介质材料和作为导体的导电材料，来形成垂直延伸穿过半导体层1234的触点1235。触点1235可以将焊盘引出互连层1236中的接触焊盘1238耦合到互连层1220中的互连。应当理解，在一些示例中，触点1235可在减薄(例如，图12D中所示，半导体层1234的形成)之前形成在硅衬底1210中，且在减薄之后从硅衬底1210的背面(在减薄发生的位置)暴露。
在一些实施方式中，如图13B所示，在半导体层1302(经减薄的硅衬底1202)上形成焊盘引出互连层1306。焊盘引出互连层1306可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1308。接触焊盘1308可包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻，随后沉积作为间隔物的电介质材料和作为导体的导电材料，来形成垂直延伸穿过半导体层1302的触点1304。触点1304可以将焊盘引出互连层1306中的接触焊盘1308耦合到互连层1208中的互连。应当理解，在一些示例中，触点1304可在减薄(形成半导体层1234)之前形成在硅衬底1202中且在减薄之后从硅衬底1202的背面(减薄发生的位置)暴露。
图15A和15B示出了根据本公开内容的各个方面的图9A和9B中的3D存储器器件的横截面的示意图。3D存储器器件1500和1501可以是图9A和9B中的3D存储器器件900和901的示例。如图15A所示，3D存储器器件1500可以包括堆叠的第一半导体结构102和第二半导体结构104。在一些实施方式中，第一半导体结构102包括半导体层1002、多晶硅层106、键合层1008、垂直地在多晶硅层106和键合层1008之间的存储器单元阵列以及垂直地在半导体层1002和多晶硅层106之间的一些外围电路。
存储器单元阵列可以包括NAND存储器串的阵列(例如，本文公开的NAND存储器串208)，并且NAND存储器串的阵列的源极可以与多晶硅层106接触(例如，如图8中所示)。多晶硅层106可以是沉积的多晶硅层(例如，N型掺杂、P型掺杂或未掺杂的)，其适合于“浮栅”类型的NAND存储器串或者例如适合于GIDL擦除操作的“电荷捕获”类型的NAND存储器串中的沟道结构(例如，图8中的沟道结构812)的某些设计。键合层1008可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如如下详细描述的混合键合。
在一些实施方式中，第一半导体结构102中的外围电路与半导体层1002接触，但不与多晶硅层106接触。即，外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1002接触。半导体层1002可以包括半导体材料，诸如单晶硅(例如，硅衬底或经减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，所以其上形成晶体管的半导体层1002可以包括单晶硅，而不包括多晶硅。穿过多晶硅层106的贯通触点(例如，ILV/TSV)可在第一半导体结构102中的存储器单元阵列与外围电路之间形成直接的短距离(例如，亚微米或微米级)电连接。
在一些实施方式中，第二半导体结构104包括半导体层1004、键合层1010和存储器单元阵列的外围电路中的一些。半导体层1004可以垂直地在外围电路和键合层1010之间。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。类似于半导体层1002，半导体层1004可以包括半导体材料，诸如单晶硅(例如，硅衬底或经减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，所以其上形成晶体管的半导体层1004可以包括单晶硅，而不包括多晶硅。外围电路和键合层1010可以形成在半导体层1004的相对侧上，使得半导体层1004垂直地设置在外围电路和键合层1010之间。在一些实施方式中，外围电路的晶体管形成在半导体层1004的正面上，并且键合层1010的键合触点形成在半导体层1004的背面上。
类似于第一半导体结构102中的键合层1008，键合层1010还可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面103分别垂直地在结合层1008和1010之间并与其接触。即，可以将键合层1008和1010设置在键合界面103的相对侧上，并且键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，跨越键合界面103的大量(例如，数百万个)键合触点，结合穿过半导体层1004的贯通触点(例如，ILV/TSV)，可在相邻半导体结构102与104之间进行直接的短距离(例如，微米级)电连接。
应当理解，在一些示例中，第一半导体结构102和第二半导体结构104可以不包括分别设置在键合界面103的相对侧上的键合层1008和1010，如图15A所示。在图15B中，3D存储器器件1501的第二半导体结构104中的半导体层1004可以是通过转移键合从硅衬底或SOI衬底转移并且附接到第一半导体结构102的顶表面的单晶硅层，并且与混合键合相反，第一半导体结构102和第二半导体结构104之间的键合界面103可以由转移键合产生。在第一半导体结构102和第二半导体结构104之间垂直穿过半导体层1004的贯通触点(例如，ILV/TSV)可以在相邻半导体结构102和104之间进行直接的短距离(例如，亚微米级)电连接。
如图15A和15B所示，根据一些实施方式，由于第一半导体结构102和第二半导体结构104以面对背的方式键合(例如，在图15A和15B中，半导体层1002和1004分别设置在第一半导体结构102和第二半导体结构104的底侧上)，所以第一半导体结构102和第二半导体结构104中的外围电路的晶体管被设置为面向相同的方向(例如，图15A和15B中的正y方向)。此外，在第一半导体结构102内，由于多晶硅层106垂直地在存储器单元阵列和外围电路之间，并且存储器单元阵列和外围电路分别形成在多晶硅层106和半导体层1002上，所以存储器单元阵列和外围电路面向相同的方向(例如，在图15A和15B中的正y方向上)。应当理解，为了便于说明，图9A和图9B中的焊盘引出互连层902从图15A和图15B中的3D存储器器件1500和1501中省略，并且可以包括在如上关于图9A和图9B所述的3D存储器器件1500和1501中。
如上所述，第一半导体结构102和第二半导体结构104可以具有施加有不同电压的晶体管的外围电路。例如，第二半导体结构104可以是包括图4B中的LLV电路402(和一些示例中的LV电路404)的半导体结构408的一个示例，并且第一半导体结构102可以是包括图4B中的HV电路406(和一些示例中的LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第一半导体结构102和第二半导体结构104中的半导体层1002和1004具有不同的厚度以适应施加有不同电压的晶体管。在一个示例中，第一半导体结构102可以包括HV电路406，第二半导体结构104可以包括LLV电路402，并且第一半导体结构102中的半导体层1002的厚度可以大于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第一半导体结构102和第二半导体结构104中的晶体管的栅极电介质也具有不同的厚度以适应所施加的不同电压。在一个示例中，第一半导体结构102可以包括HV电路406，第二半导体结构104可以包括LLV电路402，并且第一半导体结构102中的晶体管的栅极电介质的厚度可以大于(例如，至少5倍)第二半导体结构104中的晶体管的栅极电介质的厚度。
图16A和16B示出了根据本公开内容的各个方面的图15A和15B中的3D存储器器件1500和1501的各个示例的侧视图。如图16A所示，作为图15A和15B中的3D存储器器件1500和1501的一个示例，根据一些实施方式，3D存储器器件1600是包括第一半导体结构102和第二半导体结构104的键合芯片，第一半导体结构和第二半导体结构在垂直方向(例如，图16A中的y方向)上在不同平面中彼此堆叠。根据一些实施方式，第一半导体结构102和第二半导体结构104在其间的键合界面103处键合。
如图16A所示，第一半导体结构102可以包括具有半导体材料的半导体层1002。在一些实施方式中，半导体层1002是具有单晶硅的硅衬底。第一半导体结构102还可以包括在半导体层1002上方并且与其接触的器件层1602。在一些实施方式中，器件层1602包括第一外围电路1604和第二外围电路1606。第一外围电路1604可包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，且第二外围电路1606可包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，控制逻辑312中的)。在一些实施方式中，第一外围电路1604包括与半导体层1002接触的多个晶体管1608，且第二外围电路1606包括与半导体层1002接触的多个晶体管1610。晶体管1608和1610可以包括本文公开的任何晶体管，诸如平面晶体管500和3D晶体管600。如上文关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管1608或1610包括栅极电介质，且由于施加到晶体管1608的电压高于施加到晶体管1610的电压，所以晶体管1608的栅极电介质的厚度(例如，在HV电路406中)大于晶体管1610的栅极电介质的厚度(例如，在LV电路404中)。也可以在半导体层1002上或其中形成沟槽隔离(例如STI)和掺杂区(例如晶体管1608和1610的阱、源极和漏极)。
在一些实施方式中，第一半导体结构102还包括在器件层1102上方的互连层1612，以往来于外围电路1106和1104传输电信号。如图16A所示，互连层1612可垂直地在多晶硅层106与器件层1602(包括外围电路1604和1606的晶体管1608和1610)之间。互连层1612可以包括多个互连，例如MEOL互连和BEOL互连。互连层1612中的互连可耦合到器件层1602中的外围电路1604和1606的晶体管1608和1610。互连层1612还可以包括一个或多个ILD层，其中可形成横向线和过孔。即，互连层1612可以包括多个ILD层中的横向线和过孔。在一些实施方式中，器件层1602中的器件通过互连层1612中的互连彼此耦合。例如，外围电路1604可通过互连层1612耦合到外围电路1606。互连层1612中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1612中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施方式中，互连层1612中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好质量(较少的缺陷，例如空隙)。
如图16A所示，第一半导体结构还可以包括在互连层1612上方并与其接触的多晶硅层106。根据一些实施方式，多晶硅层106是互连层1612上的掺杂多晶硅层，如下文关于制造工艺详细描述的。应当理解，在一些示例中，也可在多晶硅层106中形成沟槽隔离和掺杂区(未示出)。
如图16A所示，第一半导体结构102还可以包括存储器单元阵列，例如在多晶硅层106上方并与其接触的NAND存储器串208阵列。NAND存储器串208的源极可以与多晶硅层106接触。在一些实施方式中，多晶硅层106垂直地在NAND存储器串208与包括晶体管1608和1610的器件层1602之间。在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，其包括本文所公开的任何合适的沟道结构，例如上文关于图8详细描述的沟道结构812。在一些实施方式中，NAND存储器串208是“浮栅”类型的NAND存储器串，并且多晶硅层106是浮栅类型的NAND存储器串的源极板。
根据一些实施方式，每个NAND存储器串208垂直延伸穿过每对均包括导电层和电介质层的多个对。堆叠和交错的导电层和电介质层在本文中也称为堆叠层结构，例如，存储器堆叠层1627。存储器堆叠层1627可以是图8中的存储器堆叠层804的示例，并且存储器堆叠层1627中的导电层和电介质层可以分别是存储器堆叠层804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠层1627中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层围绕的栅极电极(栅极线)。导电层的栅极电极可以作为字线横向延伸，终止于存储器堆叠层1627的一个或多个阶梯结构处。
如图16A所示，第一半导体结构102还可以包括在NAND存储器串208上方并与其接触的互连层1628，以往来于NAND存储器串208传输电信号。在一些实施方式中，存储器堆叠层1627和NAND存储器串208垂直地在互连层1628和多晶硅层106之间。互连层1628可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1628中的互连还包括局部互连，诸如位线触点和字线触点。互连层1628还可以包括其中可以形成横向线和过孔的一个或更多个ILD层。互连层1628中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1628中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图16A所示，第一半导体结构102还可以包括垂直延伸穿过多晶硅层106的一个或多个触点1624。在一些实施方式中，触点1624将互连层1628中的互连耦合到互连层1612中的互连，以通过多晶硅层106在NAND存储器串208与晶体管1608和1610之间进行电连接。触点1624可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1624包括W。在一些实施方式中，触点1624包括由电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与多晶硅层106电隔离。根据多晶硅层106的厚度，触点1624可以是深度(在垂直方向上)在亚微米级(例如，10nm和10μm之间)的ILV，或者深度(在垂直方向上)在微米级或数十微米级(例如，1μm和100μm之间)的TSV。
如图16A所示，第一半导体结构102还可以包括在键合界面103处的并且位于互连层1628上方并与其接触的键合层1008。键合层1008可以包括多个键合触点和电隔离键合触点的电介质。键合触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1008的键合触点包括Cu。键合层1008的剩余区域可以由电介质形成，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1008中的键合触点和周围的电介质可用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在表面之间形成键合而不使用中间层，诸如焊料或粘合剂)，并且可同时获得金属-金属(例如，Cu-Cu)键合和电介质-电介质(例如，SiO2-SiO2)键合。
如图16A所示，第二半导体结构104可以在键合界面103处以背对面的方式键合在第一半导体结构102的顶部上。第二半导体结构104还可以包括在键合界面103处的键合层1010，例如，在键合界面103的相对于第一半导体结构102中的键合层1008的相对侧上。键合层1010可以包括多个键合触点和电隔离键合触点的电介质。键合触点可以包括导电材料，例如Cu。键合层1010的剩余区域可以由诸如氧化硅的电介质材料形成。键合层1010中的键合触点和周围的电介质可以用于混合键合。在一些实施方式中，键合界面103是键合层1008和1010相遇并键合的位置。实际上，键合界面103可以是具有特定厚度的层，其包括第一半导体结构102的键合层1008的顶表面和第二半导体结构104的键合层1010的底表面。
如图16A所示，第二半导体结构104还可以包括具有半导体材料的半导体层1004。键合层1010可以形成在半导体层1004的背面上，并且垂直地设置在半导体层1004和键合界面103之间。在一些实施方式中，半导体层1004是具有单晶硅的经减薄硅衬底。第二半导体结构104还可以包括在半导体层1004上方并且与其接触的器件层1614。在一些实施方式中，器件层1614包括在半导体层1004上方并且与其接触的第三外围电路1616和第四外围电路1618。在一些实施方式中，半导体层1004垂直地设置在键合界面103与具有外围电路1616和1618的器件层1614之间。第三外围电路1616可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第四外围电路1618可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，第三外围电路1616包括多个晶体管1620，且第四外围电路1618也包括多个晶体管1622。晶体管1620和1622可包括本文所公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管1620或1622包括栅极电介质，并且由于施加到晶体管1620的电压低于施加到晶体管1622的电压，所以晶体管1620(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管1622(例如，在LV电路404中)的栅极电介质的厚度。
此外，施加到第二半导体结构104和第一半导体结构102中的不同晶体管1620、1622、1608和1610的不同电压可导致第二半导体结构104与第一半导体结构102之间的器件尺寸的差异。在一些实施方式中，由于施加到晶体管1608的电压高于施加到晶体管1620的电压，所以晶体管1608(例如，在HV电路406中)的栅极电介质的厚度大于晶体管1620(例如，在LLV电路402中)的栅极电介质的厚度。在一些实施方式中，由于施加到晶体管1622和晶体管1610的电压相同，晶体管1622(例如，在LV电路404中)的栅极电介质的厚度与晶体管1610(例如，在LV电路404中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到晶体管1608的电压高于施加到晶体管1620的电压，所以其中形成晶体管1608(例如，在HV电路406中)的半导体层1002的厚度大于其中形成晶体管1620(例如，在LLV电路402中)的半导体层1004的厚度。
如图16A中所示，第二半导体结构104还可以包括互连层1626，在器件层1614上方且与其接触以往来于外围电路1616和1618的晶体管1620和1622传输电信号。互连层1626可以包括多个互连，例如MEOL互连和BEOL互连。互连层1626还可以包括一个或多个ILD层，其中可以形成横向线和过孔。互连层1626中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1626中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层1626中的互连包括Cu，Cu在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下面关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层1626的制造可以在第二半导体结构104中形成器件层1614的高温工艺之后进行，以及与形成第一半导体结构102的高温工艺分开，所以具有Cu的互连层1626的互连可以变得可行。
如图16A所示，第二半导体结构104还可以包括垂直延伸穿过半导体层1004的一个或多个触点1630。在一些实施方式中，触点1630结合跨越键合界面103的键合触点将互连层1626中的互连耦合到互连层1628中的互连，以穿过半导体层1004在NAND存储器串208与晶体管1620和1622之间进行电连接。触点1630可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1630包括Cu。在一些实施方式中，触点1630包括被电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1004电隔离。根据半导体层1004的厚度，触点1630可以是深度在亚微米级(例如，10nm和1μm之间)的ILV，或者深度在微米级或数十微米级(例如，1μm和100μm之间)的TSV。
如图16A所示，第二半导体结构104还可以包括互连层1626以及晶体管1620和1622上方的焊盘引出互连层902。在一些实施方式中，晶体管1620和1622垂直地设置在焊盘引出互连层902与半导体层1004之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘1632。焊盘引出互连层902和互连层1626可以形成在半导体层1004的同一侧上。在一些实施方式中，例如，出于焊盘引出目的，焊盘引出互连层902中的互连可在3D存储器器件1600与外部器件之间传输电信号。
结果，第一半导体结构102和第二半导体结构104中的外围电路1604、1606、1616和1618可以通过各种互连结构耦合到第一半导体结构102中的NAND存储器串208，所述互连结构包括互连层1612、1626和1628、键合层1008和1010以及触点1624和1630。此外，3D存储器器件1600中的外围电路1604、1606、1616和1618及NAND存储器串208可进一步通过触点1630和焊盘引出互连层902耦合到外部器件。
应当理解，3D存储器器件的焊盘引出不限于来自具有如图16A中所示的外围电路1616的第二半导体结构104(对应于图9A)，且可来自具有外围电路1604的第一半导体结构102(对应于图9B)。例如，如图16B所示，3D存储器器件1601可以包括在第一半导体结构102中的焊盘引出互连层902。焊盘引出互连层902可以与其上形成外围电路1604的晶体管1608的第一半导体结构102的半导体层1002接触。在一些实施方式中，第一半导体结构102还包括垂直延伸穿过半导体层1002的一个或多个触点1634。在一些实施方式中，触点1634将第一半导体结构102中的互连层1612中的互连耦合到焊盘引出互连层902中的接触焊盘1632，以穿过半导体层1002进行电连接。触点1634可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1634包括W。在一些实施方式中，触点1634包括由电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1002电隔离。根据半导体层1002的厚度，触点1634可以是厚度在亚微米级(例如，10nm和1μm之间)的ILV，或者深度在微米级或数十微米级(例如，1μm和100μm之间)的TSV。
如图16B所示，第二半导体结构104还可以包括钝化层1650，其代替图16A中的焊盘引出互连层902，以从第二半导体结构104的没有焊盘引出互连层902的一侧保护和封装3D存储器器件1601。钝化层1650可以包括电介质材料，例如氮化硅和/或氧化硅。在一些实施方式中，3D存储器器件1601中的第二半导体结构104还包括与钝化层1650接触的操作/载体衬底1651，作为3D存储器器件1601的基础衬底以提供支撑。应当理解，在一些示例中，钝化层1650可以被省略或者与操作衬底1651组合为用于支撑和保护的单层。
还应当理解，在一些示例中，3D存储器器件1601的第一半导体结构102和第二半导体结构104可分别不包括键合层1008和1010，如图16B中所示出。键合界面103可由转移键合工艺产生，且半导体层1004可以是通过转移键合从硅衬底或SOI衬底转移且附接到第一半导体结构102的顶表面的单晶硅层，如下文关于制造工艺详细描述的。在一些实施方式中，在键合界面103与半导体层1004之间和/或键合界面105与互连层1628之间垂直地形成电介质层(例如，氧化硅层)，以便于半导体层1004转移键合到互连层1628上。因此，应当理解，在一些示例中，键合界面103可以包括(一个或多个)电介质层的表面。还应理解，为了易于描述，不再重复3D存储器器件1600和1601两者中的相同部件(例如，材料、制造工艺、功能等)的细节。
图17A-17H示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的制造工艺。图19示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的方法1900的流程图。图17A-17H和19中所示的3D存储器器件的示例包括图16A中所示的3D存储器器件1600。将一起描述图17A-17H和19。应当理解，方法1900中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图19所示的不同的顺序执行。
参考图19，方法1900开始于操作1902，其中在第一衬底上形成第一晶体管。第一衬底可以是具有单晶硅的硅衬底。如图17A所示，在硅衬底1702上形成多个晶体管1704和1706。晶体管1704和1706可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1702中形成掺杂区，其例如用作晶体管1704和1706的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底1702中形成隔离区(例如STI)。在一些实施方式中，晶体管1704的栅极电介质的厚度不同于晶体管1706的栅极电介质的厚度，例如，通过在晶体管1704的区域中沉积比晶体管1706的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管1706的区域中的氧化硅膜的一部分。应当理解，制造晶体管1704和1706的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在第一衬底上的晶体管上方形成互连层1708。互连层可包括在一个或多个ILD层中的多个互连。如图17A所示，可以在晶体管1704和1706上方形成互连层1708。互连层1708可以包括在多个ILD层中的MEOL和/或BEOL互连，以与晶体管1704和1706进行电连接。在一些实施方式中，互连层1708包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层1708中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图17A中所示的ILD层和互连可以统称为互连层1708。在一些实施方式中，互连层1708中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
方法1900进行到操作1904，如图19所示，其中在第一晶体管上方形成多晶硅层。如图17B所示，在第一硅衬底1702上的互连层1708以及晶体管1704和1706上方形成多晶硅层1711。多晶硅层1711可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层1708上沉积多晶硅来形成。在一些实施方式中，在沉积工艺期间使用原位掺杂工艺或在沉积工艺之后使用离子注入/扩散工艺用P型或N型掺杂剂掺杂多晶硅层1711。
方法1900进行到操作1906，如图19所示，其中在多晶硅层上形成NAND存储器串的阵列。在一些实施方式中，为了形成NAND存储器串的阵列，在多晶硅层上形成存储器堆叠层。如图17C所示，在多晶硅层1716上形成堆叠层结构，例如包括交错的导电层与电介质层的存储器堆叠层1726。为了形成存储器堆叠层1726，在一些实施方式中，在多晶硅层1716上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠层(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)形成。然后，可以通过栅极替换工艺形成存储器堆叠层1726，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻来用导电层替换牺牲层，并且用导电层填充所得到的凹槽。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠层1726，而无需栅极替换工艺。在一些实施方式中，在存储器堆叠层1726和多晶硅层1716之间形成包括氧化硅的衬垫氧化物层。
如图17C所示，在多晶硅层1716上方形成NAND存储器串1728，其中每一个垂直延伸穿过存储器堆叠层1726以与多晶硅层1711接触。在一些实施方式中，形成NAND存储器串1728的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如，DRIE)形成穿过存储器堆叠层1726(或电介质堆叠层)并进入多晶硅层1716的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储器串1728的细节可以取决于NAND存储器串1728的沟道结构的类型(例如，图8中的沟道结构812)而变化，并且因此，为了易于描述而不再对细节详细阐述。
在一些实施方式中，在NAND存储器串的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的第一多个互连。如图17C中所示的，在存储器堆叠层1726和NAND存储器串1728上方形成互连层1730。互连层1730可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储器串1728进行电连接。在一些实施方式中，互连层1730包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层1730中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图17D中所示的ILD层和互连可统称为互连层1730。
在一些实施方式中，形成穿过多晶硅层的触点。如图17C所示，形成各自垂直延伸穿过多晶硅层1711的一个或多个触点1724。触点1724可以耦合互连层1730和1708中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化出穿过多晶硅层1711的接触孔来形成触点1724。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
在一些实施方式中，在互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图17C所示，在互连层1730上方形成键合层1732。键合层1732可以包括被电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)将电介质层沉积在互连层1730的顶表面上。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与互连层1730中的互连接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法1900进行到操作1908，如图19所示，其中在第二衬底的正面上形成第二晶体管。第二衬底可以是具有单晶硅的硅衬底。如图17D所示，在具有单晶硅的硅衬底1710的正面上形成多个晶体管1714和1716。晶体管1714和1716可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1710中形成掺杂区，其用作例如晶体管1719和1716的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底1710中形成隔离区(例如，STI)。在一些实施方式中，晶体管1714的栅极电介质的厚度不同于晶体管1716的栅极电介质的厚度，例如，通过在晶体管1714的区域中沉积比晶体管1716的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管1716的区域中的氧化硅膜的一部分。应当理解，制造晶体管1714和1716的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，因此为便于描述而不再详细阐述。
在一些实施方式中，在第二衬底上的晶体管上方形成互连层1720。互连层可包括在一个或多个ILD层中的多个互连。如图17D所示，可以在晶体管1719和1716上方形成互连层1720。互连层1720可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1714和1716进行电连接。在一些实施方式中，互连层1720包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层1720中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图17D中所示的ILD层和互连可以统称为互连层1720。不同于互连层1708，在一些实施方式中，互连层1720中的互连包括Cu，Cu在导电金属材料之中具有相对低的电阻率。应当理解，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但是因为在互连层1720的制造之后不再有高温工艺，所以使用Cu作为互连层1720中的互连的导电材料变得可行。
在一些实施方式中，形成穿过经减薄的第二衬底的触点。如图17D所示，形成从硅衬底1710的正面垂直延伸到硅衬底1710中的触点1718。触点1718可耦合到互连层1720中的互连。可通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在硅衬底1710中首先图案化接触孔来形成触点1718。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
在一些实施方式中，将第二衬底减薄。如图17E所示，将硅衬底1710(如图17D所示)减薄以成为具有单晶硅的半导体层1709。硅衬底1710可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄。例如，通过控制CMP工艺的持续时间，可以控制半导体层1709的厚度以从经减薄的硅衬底1710的背面暴露触点1718。应当理解，在一些示例中，与减薄之前在硅衬底1710中相反，在减薄之后，可以从半导体层1709的背面穿过其形成触点1718。在一些实施方式中，在减薄之前，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层1720上沉积诸如氮化硅的电介质材料，而在互连层1720上形成钝化层1721。然后，在减薄之前，可以例如使用粘合剂键合将操作衬底1701附接到钝化层1721，以允许对硅衬底1710的后续背面处理，诸如减薄、触点形成和键合。
在一些实施方式中，在经减薄的第二衬底的背面上形成第二键合层。第二键合层可以包括多个第二键合触点。如图17F所示，在半导体层1709(即经减薄的硅衬底1710)的背面上形成键合层1722。键合层1722可以包括被电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在半导体层1709的背面(与其上形成晶体管1714和1716的正面相对)上沉积电介质层。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与经减薄的硅衬底1710的背面上的触点1718接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法1900进行到操作1910，如图19所示，其中第一衬底和第二衬底以面对背的方式键合。在键合第一和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图17G所示，以将在硅衬底1702的正面上面向上的键合层1732与在经减薄的硅衬底1710的背面上面向下的键合层1722键合的方式(即，面对面的方式)，将硅衬底1702和其上形成的部件(例如，晶体管1704和1706以及NAND存储器串1728)以及经减薄的硅衬底1710(即，半导体层1709)和其上形成的部件(例如，晶体管1714和1716)键合，从而形成键合界面1712。即，硅衬底1702和形成在其上的部件可以以面对背的方式与经减薄的硅衬底1710和形成在其上的部件键合，使得键合层1732中的键合触点与键合层1722中的键合触点在键合界面1712处接触。在一些实施方式中，在键合之前，对键合表面应用处理工艺，例如等离子体处理、湿处理和/或热处理。作为键合(例如混合键合)的结果，键合界面1712的相对侧上的键合触点可以相互混合。在键合之后，根据一些实施方式，键合层1732中的键合触点和键合层1722中的键合触点彼此对准并接触，使得穿过其形成的存储器堆叠层1726和NAND存储器串1728以及晶体管1704和1706可以跨越键合界面1712通过键合的键合触点耦合到晶体管1714和1716。
方法1900进行到可选操作1912，如图19所示，其中将第一衬底减薄。如图17H所示，将硅衬底1702(如图17G所示)减薄以成为具有单晶硅的半导体层1703。硅衬底1702可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄。
方法1900进行到操作1914，如图19所示，其中形成焊盘引出互连层。在经减薄的第一衬底上形成焊盘引出互连层。如图17H所示，在半导体层1703(经减薄的硅衬底1702)上形成焊盘引出互连层1736。焊盘引出互连层1736可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1938。接触焊盘1738可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻，随后沉积作为间隔物的电介质材料和作为导体的导电材料，来形成垂直延伸穿过半导体层1703的触点1734。触点1734可以将焊盘引出互连层1736中的接触焊盘1738耦合到互连层1708中的互连。应当理解，在一些示例中，触点1734可在减薄(例如，图17G中所示，半导体层1703的形成)之前形成在硅衬底1702中，且在减薄之后从硅衬底1702的背面(在减薄发生的位置)暴露。
在一些实施方式中，在操作1910之后，跳过可选操作1912，并且方法1900进行到操作1914，如图19所示，其中形成焊盘引出互连层。可以在第二晶体管上方形成焊盘引出互连层。尽管图17G中未示出，但是应当理解，在一些示例中，在去除操作衬底1701和钝化层1721之后，可以在互连层1720以及晶体管1716和1714上方形成具有接触焊盘的焊盘引出互连层。
图18A-18F示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的另一制造工艺。图20示出了根据本公开内容的一些方面的用于形成图15A和15B中的3D存储器器件的另一方法2000的流程图。图18A-18F和20中所示的3D存储器器件的示例包括图16B中所示的3D存储器器件1601。将一起描述图18A-18F和20。应当理解，方法2000中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图20所示的不同的顺序执行。
参考图20，方法2000开始于操作2002，其中在第一衬底上形成第一晶体管。第一衬底可以是具有单晶硅的硅衬底。如图18A所示，在硅衬底1802上形成多个晶体管1804和1806。晶体管1804和1806可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1802中形成掺杂区，其例如用作晶体管1804和1806的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底1802中形成隔离区(例如STI)。在一些实施方式中，晶体管1804的栅极电介质的厚度不同于晶体管1806的栅极电介质的厚度，例如，通过在晶体管1804的区域中沉积比晶体管1806的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管1806的区域中的氧化硅膜的一部分。应当理解，制造晶体管1804和1806的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在第一衬底上的晶体管上方形成互连层1808。互连层可包括在一个或多个ILD层中的多个互连。如图18A所示，可以在晶体管1804和1806上方形成互连层1808。互连层1808可以包括在多个ILD层中的MEOL和/或BEOL互连，以与晶体管1804和1806进行电连接。在一些实施方式中，互连层1808包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层1808中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图18A中所示的ILD层和互连可以统称为互连层1808。在一些实施方式中，互连层1808中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
方法2000进行到操作2004，如图20所示，其中在第一晶体管上方形成多晶硅层。如图18B所示，在第一硅衬底1802上的互连层1808以及晶体管1804和1806上方形成多晶硅层1811。多晶硅层1811可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层1808上沉积多晶硅来形成。在一些实施方式中，在沉积工艺期间使用原位掺杂工艺或在沉积工艺之后使用离子注入/扩散工艺用P型或N型掺杂剂掺杂多晶硅层1811。
方法2000进行到操作2006，如图20所示，其中在多晶硅层上形成NAND存储器串的阵列。在一些实施方式中，为了形成NAND存储器串的阵列，在多晶硅层上形成存储器堆叠层。如图18C所示，在多晶硅层1816上形成堆叠层结构，例如包括交错的导电层与电介质层的存储器堆叠层1826。为了形成存储器堆叠层1826，在一些实施方式中，在多晶硅层1816上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠层(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)形成。然后，可以通过栅极替换工艺形成存储器堆叠层1826，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻来用导电层替换牺牲层，并且用导电层填充所得到的凹槽。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠层1826，而无需栅极替换工艺。在一些实施方式中，在存储器堆叠层1826和多晶硅层1816之间形成包括氧化硅的衬垫氧化物层。
如图18C所示，在多晶硅层1816上方形成NAND存储器串1828，其中每一个垂直延伸穿过存储器堆叠层1826以与多晶硅层1811接触。在一些实施方式中，形成NAND存储器串1828的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如，DRIE)形成穿过存储器堆叠层1826(或电介质堆叠层)并进入多晶硅层1816的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储器串1828的细节可以取决于NAND存储器串1828的沟道结构的类型(例如，图8中的沟道结构812)而变化，并且因此，为了易于描述而不再详细阐述。
在一些实施方式中，在NAND存储器串的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的第一多个互连。如图18C中所示的，在存储器堆叠层1826和NAND存储器串1828上方形成互连层1830。互连层1830可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储器串1828进行电连接。在一些实施方式中，互连层1830包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层1830中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图18C中所示的ILD层和互连可统称为互连层1830。
在一些实施方式中，形成穿过多晶硅层的触点。如图18C所示，形成各自垂直延伸穿过多晶硅层1811的一个或多个触点1817。触点1817可以耦合互连层1830和1808中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过多晶硅层1811的接触孔来形成触点1817。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法2000进行到操作2008，如图20所示，其中在NAND存储器串阵列上方形成半导体层。半导体层可以包括单晶硅。在一些实施方式中，为了形成半导体层，以面对面方式键合另一衬底与第一衬底，且减薄另一衬底以留下半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
如图18D所示，在互连层1830和NAND存储器串1828上方形成半导体层1810，例如单晶硅层。半导体层1810可以附接在互连层1830上方，以在半导体层1810与互连层1830之间垂直地形成键合界面1812。在一些实施方式中，为了形成半导体层1810，使用转移键合以面对面的方式键合另一硅衬底(图18D中未示出)和硅衬底1802(使形成在硅衬底1802上的部件，例如NAND存储器串1828和晶体管1804和1806，面向另一硅衬底)，由此形成键合界面1812。然后，可以使用任何合适的工艺减薄另一硅衬底，以留下附接在互连层1830上方的半导体层1810。
图34A-34D示出了根据本公开内容的一些方面的转移键合的制造工艺。如图34A所示，可以在基础衬底3402上形成功能层3404。功能层3404可包括器件层、互连层和/或本文公开的任何合适的层，例如图18C中的晶体管1804和1806、多晶硅层106、存储器堆叠层1826、NAND存储器串1828以及互连层1808和1830。提供转移衬底3406，例如具有单晶硅的硅衬底。在一些实施方式中，转移衬底3406是单晶硅衬底。如图34B所示，转移衬底3406和基础衬底3402(以及形成在其上的功能层3404)可以使用任何合适的衬底/晶圆键合工艺以面对面的方式键合，包括例如阳极键合和熔融(直接)键合，从而在转移衬底3406和基础衬底3402之间形成键合界面3410。在一个示例中，可以利用压力和热在硅和硅、硅和氧化硅、或氧化硅和氧化硅的各层之间执行熔融键合。在另一示例中，可以利用电压、压力和热在氧化硅层(在离子玻璃中)和硅层之间执行阳极键合。应当理解，取决于键合工艺，可以在键合界面3410的一侧或两侧上形成电介质层(例如，氧化硅层)。例如，可以在转移衬底3406和功能层3404的顶表面上都形成氧化硅层，以允许使用熔融键合的SiO2-SiO2键合；或者，可以仅在功能层3404上形成氧化硅层，以允许使用阳极键合或熔融键合的SiO2-Si键合。在一些氧化硅层形成在转移衬底3406上的实施方式中(例如，图34B所示)，可以将转移衬底3406上下翻转，使得在键合之前转移衬底3406上的氧化硅层面向下朝向基础衬底3402。
如图34C所示，例如，可以使用离子注入在转移衬底3406中形成切割层3412。在一些实施方式中，例如通过控制离子注入工艺的能量，将诸如氢离子的轻元素注入到转移衬底3406中达期望的深度，以形成切割层3412。如图34D所示，可以将转移衬底3406减薄，以仅留下垂直地在切割层3412与键合界面3410之间的半导体层3414。在一些实施方式中，通过向转移衬底3406施加机械力，即，从半导体层3414剥离转移衬底3406的剩余部分，在切割层3412处分离转移衬底3406。应当理解，可以通过任何合适的方式在切割层3412处分离转移衬底3406，所述方式不限于单独的机械力，例如热方式、声学方式等，或它们的任何组合。结果，可以使用转移键合工艺将半导体层3414从转移衬底3406转移并且键合到基础衬底3402(和功能层3404)上。在一些实施方式中，对半导体层3412执行平坦化工艺，诸如化学机械抛光(CMP)，以抛光和平滑半导体层3412的顶表面并且调整半导体层3412的厚度。因此，半导体层3414可以具有与转移衬底3406相同的材料，例如单晶硅。半导体层3414的厚度可由切割层3412的深度确定，例如，通过调整注入能量，和/或通过平坦化工艺。此外，转移衬底3406的剩余部分可以以相同的方式重新使用，以形成键合到其他基础衬底上的半导体层，从而降低转移键合工艺的材料成本。
图35A-35D示出了根据本公开内容的一些方面的转移键合的另一制造工艺。如图35A所示，可以在基础衬底3402上形成功能层3404。功能层3404可包括器件层、互连层和/或本文公开的任何合适的层，例如图18C中的晶体管1804和1806、多晶硅层106、存储器堆叠层1826、NAND存储器串1828以及互连层1808和1830。可以上下翻转包括基础/操作层3504、掩埋氧化物层(BOx)3506和器件层3508的SOI衬底3502以面向基础衬底3402。如图35B所示，SOI衬底3502和基础衬底3402(以及形成在其上的功能层3404)可以使用任何合适的衬底/晶圆键合工艺以面对面的方式键合，所述工艺包括例如阳极键合和熔融(直接)键合，从而在SOI衬底3502与基础衬底3402之间形成键合界面3512。在一个示例中，可以利用压力和热在硅和硅、硅和氧化硅、或氧化硅和氧化硅的各层之间执行熔融键合。在另一示例中，可以利用电压、压力和热在氧化硅层(在离子玻璃中)和硅层之间执行阳极键合。应当理解，取决于键合工艺，可以在键合界面3512的一侧或两侧上形成电介质层(例如，氧化硅层)。例如，可以在SOI衬底3502和功能层3404的顶表面上都形成氧化硅层，以允许使用熔融键合的SiO2-SiO2键合。或者，可以仅在功能层3404上形成氧化硅层，以允许使用阳极键合或熔融键合的SiO2-Si键合。
如图35C和35D所示，可以通过例如使用湿法/干法蚀刻和/或CMP工艺依次去除基础/操作层3504和掩埋氧化物层3506来减薄SOI衬底3502(如图35B所示)，以在键合界面3512处仅留下器件层3508(作为半导体层)。结果，可以使用另一转移键合工艺将器件层3508从SOI衬底3502转移，并键合到作为半导体层的基础衬底3402(和功能层3404)上。因此，转移的半导体层可具有与器件层3508相同的材料，例如单晶硅。半导体层的厚度可与器件层3508的厚度相同。应当理解，在一些示例中，可以使用湿法/干法蚀刻和/或CMP工艺进一步减薄器件层3508，使得转移的半导体层可以比器件层3508薄。
返回参考图20，方法2000进行到操作2010，其中在半导体层上形成第二晶体管。如图18E所示，在具有单晶硅的半导体层1810上形成多个晶体管1814和1816。晶体管1814和1816可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1810中形成掺杂区，其例如用作晶体管1814和1816的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层1810中形成隔离区(例如STI)。在一些实施方式中，晶体管1814的栅极电介质的厚度不同于晶体管1816的栅极电介质的厚度，例如，通过在晶体管1814的区域中沉积比晶体管1816的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管1816的区域中的氧化硅膜的一部分。应当理解，制造晶体管1814和1816的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，因此为便于描述而不再详细阐述。
在一些实施方式中，在第二衬底上的晶体管上方形成互连层。互连层可包括在一个或多个ILD层中的多个互连。如图18E所示，可以在晶体管1820和1816上方形成互连层1820。互连层1820可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1814和1816进行电连接。在一些实施方式中，互连层1820包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层1820中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图17D中所示的ILD层和互连可以统称为互连层1820。不同于互连层1808，在一些实施方式中，互连层1820中的互连包括Cu，Cu在导电金属材料之中具有相对低的电阻率。应当理解，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但是因为在互连层1820的制造之后不再有高温工艺，所以使用Cu作为互连层1820中的互连的导电材料变得可行。
在一些实施方式中，形成垂直穿过半导体层的触点。触点1818可以从半导体层1810的正面垂直地延伸穿过半导体层。触点1818可耦合到互连层1820中的互连。触点1818可以进一步延伸穿过半导体层1810背面上的电介质层(如果有的话)，以在键合界面1812处与互连层1830中的互连对准并接触。因此，触点1818将互连层1820中的互连穿过半导体层1810并跨越键合界面1812耦合到互连层1830中的互连。可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在半导体层1810中图案化接触孔来形成触点1818。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法2000跳过可选操作2012，并且进行到操作2014，如图20所示，在其中形成焊盘引出互连层。可以在第二晶体管上方形成焊盘引出互连层。如图18F所示，在半导体层1810上的互连层1820以及晶体管1814和1816上方形成焊盘引出互连层1836。焊盘引出互连层1836可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1838。接触焊盘1838可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，为了在第一衬底上形成焊盘引出互连层，在操作2010之后，方法2000进行到可选操作2012，如图20所示，其中将第一衬底减薄。应当理解，尽管未示出，但是在一些示例中，可以使用包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底1802(图18E中所示)以成为具有单晶硅的半导体层。在减薄之后，例如通过湿法/干法蚀刻，随后沉积作为间隔物的电介质材料和作为导体的导电材料，可以形成垂直延伸穿过经减薄的硅衬底1802的触点。应当理解，在一些示例中，触点可在减薄之前形成在硅衬底1802中，并且在减薄之后从硅衬底1802的背面(在减薄发生的位置)暴露。
方法2000进行到操作2014，如图20所示，其中形成焊盘引出互连层。可以在经减薄的第一衬底上形成焊盘引出互连层。应当理解，尽管未示出，但在一些示例中，可以在经减薄的硅衬底1802上形成具有接触焊盘的焊盘引出互连层。
图21A和21B示出了根据本公开内容的各个方面的具有两个堆叠的半导体结构的3D存储器器件2100和2101的横截面的示意图。3D存储器器件2100和2101可以是图1B中的3D存储器器件101的示例，其中第一半导体结构102的外围电路垂直地设置在第一半导体结构102的存储器单元阵列和第二半导体结构104的外围电路之间。即，外围电路的两个分离部分可以在垂直方向上相邻地设置。如图21A和21B所示，根据一些实施方式，包括外围电路中的一些的第二半导体结构104在具有外围电路的一侧上键合到第一半导体结构102，以在第二半导体结构104和第一半导体结构102的外围电路之间形成键合界面105。
此外，如图21A和21B所示，3D存储器器件2100或2101还可以包括用于焊盘引出目的焊盘引出互连层902，即，使用其上可以焊接键合线的接触焊盘与外部器件互连。在图21B所示的一个示例中，包括3D存储器器件2101一侧上的一些外围电路的第二半导体结构104可以包括焊盘引出互连层902，使得3D存储器器件2101可以从外围电路侧焊盘引出，以减小接触焊盘和外围电路之间的互连距离，从而减小来自互连的寄生电容并改善3D存储器器件2101的电性能。在图21A中所示的另一示例中，包括3D存储器器件2100的另一侧上的存储器单元阵列和一些外围电路的第一半导体结构102可以包括焊盘引出互连层902，使得3D存储器器件901可以从存储器单元阵列侧焊盘引出。
图22A和22B示出了根据本公开内容的公共方面的图21A和21B中的3D存储器器件的横截面的示意图。3D存储器器件2200和2201可以是图21A和21B中的3D存储器器件2100和2101的示例。如图22A中所示，3D存储器器件2200可包括堆叠的第一半导体结构102和第二半导体结构104。在一些实施方式中，第一半导体结构102包括半导体层1002、键合层1014、存储器单元阵列、垂直地在半导体层1002与多晶硅层106之间的外围电路中的一些外围电路，以及垂直地在存储器单元阵列与外围电路之间的多晶硅层106。
存储器单元阵列可以包括NAND存储器串的阵列(例如，本文公开的NAND存储器串208)，并且NAND存储器串的阵列的源极可以与多晶硅层106接触(例如，如图8中所示)。多晶硅层106可以是沉积的多晶硅层(例如，N型掺杂、P型掺杂或未掺杂的)，其适合于“浮栅”类型的NAND存储器串或例如适合于GIDL擦除操作的“电荷捕获”类型的NAND存储器串中的沟道结构(例如，图8中的沟道结构812)的某些设计。穿过多晶硅层106的贯通触点(例如，ILV/TSV)可在第一半导体结构102中的存储器单元阵列与外围电路之间进行直接的短距离(例如，亚微米或微米级)电连接。键合层1014可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如如下详细描述的混合键合。
在一些实施方式中，第一半导体结构102中的外围电路与半导体层1002接触，但不与多晶硅层106接触。即，外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1002接触。半导体层1002可以包括半导体材料，诸如单晶硅(例如，硅衬底或经减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，所以其上形成晶体管的半导体层1002可以包括单晶硅，而不包括多晶硅。外围电路和键合层1014可以形成在半导体层1002的相对侧上，使得半导体层1002垂直地设置在外围电路和键合层1014之间。在一些实施方式中，在半导体层1002的正面上形成外围电路的晶体管，并且在半导体层1002的背面上形成键合层1014的键合触点。
在一些实施方式中，第二半导体结构104包括半导体层1004、键合层1012以及垂直地在半导体层1004与键合层1012之间的存储器单元阵列的外围电路中的一些外围电路。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。类似于半导体层1002，半导体层1004可以包括半导体材料，诸如单晶硅(例如，硅衬底或经减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，所以其上形成晶体管的半导体层1004可以包括单晶硅，而不包括多晶硅。
类似于第一半导体结构102中的键合层1014，键合层1012还可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面105分别垂直地在键合层1012和1014之间并与其接触。即，键合层1012和1014可以设置在键合界面105的相对侧上，并且键合层1012的键合触点可以在键合界面105处与键合层1014的键合触点接触。结果，跨越键合界面105的大量(例如，数百万个)键合触点，结合穿过半导体层1002的贯通触点(例如，ILV/TSV)，可在相邻半导体结构102和104之间进行直接的短距离(例如，微米级)电连接。
应当理解，在一些示例中，第一半导体结构102和第二半导体结构104可以分别不包括如图22A所示的设置在键合界面105的相对侧上的键合层1014和1012。在图22B中，3D存储器器件2201的第一半导体结构102中的半导体层1002可以是通过转移键合从硅衬底或SOI衬底转移并且附接到第二半导体结构104的顶表面的单晶硅层，并且与混合键合相反，第一半导体结构102和第二半导体结构104之间的键合界面105可以由转移键合产生。垂直地在第一半导体结构102和第二半导体结构104之间穿过半导体层1002的贯通触点(例如，ILV/TSV)可以在相邻半导体结构102和104之间进行直接的短距离(例如，亚微米级)电连接。
如图22A和22B所示，根据一些实施方式，由于第一半导体结构102和第二半导体结构104以背对面的方式键合(例如，在图22A和22B中，半导体层1002和1004分别设置在第一半导体结构102和第二半导体结构104的底侧上)，所以第一半导体结构102和第二半导体结构104中的外围电路的晶体管被设置为面向相同方向(例如，图12A和12B中的正y方向)。此外，在第一半导体结构102内，由于多晶硅层106垂直地在存储器单元阵列和外围电路之间，并且存储器单元阵列和外围电路分别形成在多晶硅层106和半导体层1002上，所以存储器单元阵列和外围电路面向相同的方向(例如，在图22A和22B中的正y方向上)。应当理解，为了便于说明，图21A和21B中的焊盘引出互连层902从图22A和22B中的3D存储器器件2200和2201中省略，并且可以包括在如上关于图21A和21B所描述的3D存储器器件2200和2201中。
如上所述，第一半导体结构102和第二半导体结构104可以具有外围电路，该外围电路具有施加有不同电压的晶体管。例如，第一半导体结构102可以是包括图4B中的LLV电路402(和一些示例中的LV电路404)的半导体结构408的一个示例，并且第二半导体结构104可以是包括图4B中的HV电路406(和一些示例中的LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第一半导体结构102和第二半导体结构104中的半导体层1002和1004具有不同的厚度以适应施加有不同电压的晶体管。在一个示例中，第二半导体结构104可以包括HV电路406，第一半导体结构102可以包括LLV电路402，并且第一半导体结构102中的半导体层1002的厚度可以小于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第一半导体结构102和第二半导体结构104中的晶体管的栅极电介质也具有不同的厚度以适应所施加的不同电压。在一个示例中，第二半导体结构104可以包括HV电路406，第一半导体结构102可以包括LLV电路402，并且第二半导体结构104中的晶体管的栅极电介质的厚度可以大于(例如，至少5倍)第一半导体结构102中的晶体管的栅极电介质的厚度。
图23A和23B示出了根据本公开内容的各个方面的图22A和22B中的3D存储器器件2200和2201的各个示例的侧视图。如图23A中所示，作为图22A和22B中的3D存储器器件2200和2201的一个示例，根据一些实施方式方式，3D存储器器件2300是包括第一半导体结构102和第二半导体结构104的键合芯片，其在垂直方向(例如，图23A中的y方向)上在不同平面中彼此堆叠。根据一些实施方式，第一半导体结构102和第二半导体结构104在其间的键合界面105处键合。
如图23A所示，第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是具有单晶硅的硅衬底。第二半导体结构104还可以包括在半导体层1004上方并与其接触的器件层2302。在一些实施方式中，器件层2302包括第一外围电路2304和第二外围电路2306。第一外围电路2304可包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，且第二外围电路2306可包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，控制逻辑312中的)。在一些实施方式中，第一外围电路2304包括与半导体层1004接触的多个晶体管2308，并且第二外围电路2306包括与半导体层1004接触的多个晶体管2310。晶体管2308和2310可以包括本文公开的任何晶体管，诸如平面晶体管500和3D晶体管600。如上文关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管2308或2310包括栅极电介质，且由于施加到晶体管2308的电压高于晶体管2310的电压，所以晶体管2308的栅极电介质的厚度(例如，在HV电路406中)大于晶体管2310的栅极电介质的厚度(例如，在LV电路404中)。也可以在半导体层1004上或其中形成沟槽隔离(例如STI)和掺杂区(例如晶体管2308和2310的阱、源极和漏极)。
在一些实施方式中，第二半导体结构104还包括在器件层2302上方的互连层2312，以往来于外围电路2306和2304传输电信号。如图23A所示，互连层2312可以垂直地在键合界面105和器件层2302(包括外围电路2304和2306的晶体管2308和2310)之间。互连层2312可包括多个互连，例如MEOL互连和BEOL互连。互连层2312中的互连可以耦合到器件层2302中的外围电路2304和2306的晶体管2308和2310。互连层2312还可以包括一个或多个ILD层，其中可以形成横向线和过孔。即，互连层2312可以包括多个ILD层中的横向线和过孔。在一些实施方式中，器件层2302中的器件通过互连层2312中的互连彼此耦合。例如，外围电路2304可通过互连层2312耦合到外围电路2306。互连层2312中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2312中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层2312中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好质量(较少的缺陷，例如空隙)。
如图23A所示，第一半导体结构102可以在键合界面105处以背对面的方式键合在第二半导体结构104的顶部上。第一半导体结构102还可以包括具有半导体材料的半导体层1002。在一些实施方式中，键合界面105是第一半导体结构102的半导体层1002和第二半导体结构104的互连层2312相遇并键合的位置。实际上，键合界面105可以是具有特定厚度的层，其包括第二半导体结构104的互连层2312的顶表面和第一半导体结构102的半导体层1002的底表面。键合界面105可以由转移键合工艺产生，并且半导体层1002可以是通过转移键合从硅衬底或SOI衬底转移并且附接到第一半导体结构102的顶表面的单晶硅层，如下面关于制造工艺详细描述的。在一些实施方式中，电介质层(例如，氧化硅层)垂直地形成在键合界面105和半导体层1002之间和/或键合界面105和互连层2312之间，以便于半导体层1002到互连层2312上的转移键合。因此，应当理解，在一些示例中，键合界面105可以包括(一个或多个)电介质层的表面。
如图23A所示，第一半导体结构102还可以包括在半导体层1002上方并与其接触的器件层2314。在一些实施方式中，器件层2314包括在半导体层1002上方并与其接触的第三外围电路2316和第四外围电路2318。在一些实施方式中，半导体层1002垂直地设置在键合界面105与具有外围电路2316和2318的器件层2314之间。第三外围电路2316可以包括LLV电路402，诸如I/O电路(例如，在接口316和数据总线318中)，并且第四外围电路2318可以包括LV电路404，诸如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，第三外围电路2316包括多个晶体管2320，且第四外围电路2318也包括多个晶体管2322。晶体管2320和2322可包括本文所公开的任何晶体管，诸如平面晶体管500和3D晶体管600。如上文关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管2320或2322包括栅极电介质，且由于施加到晶体管2320的电压低于施加到晶体管2322的电压，所以晶体管2320的栅极电介质的厚度(例如，在LLV电路402中)小于晶体管2322的栅极电介质的厚度(例如，在LV电路404中)。
此外，施加到第一半导体结构102和第二半导体结构104中的不同晶体管2320、2322、2308和2310的不同电压可导致第一半导体结构102和第二半导体结构104之间的器件尺寸的差异。在一些实施方式中，由于施加到晶体管2308的电压高于施加到晶体管2320的电压，所以晶体管2308的栅极电介质的厚度(例如，在HV电路406中)大于晶体管2320的栅极电介质的厚度(例如，在LLV电路402中)。在一些实施方式中，由于施加到晶体管2322和晶体管2310的电压相同，所以晶体管2322的栅极电介质的厚度(例如，在LV电路404中)与晶体管2310的栅极电介质的厚度(例如，在LV电路404中)相同。在一些实施方式中，由于施加到晶体管2308的电压高于施加到晶体管2320的电压，所以其中形成晶体管2308(例如，在HV电路406中)的半导体层1004的厚度大于其中形成晶体管2320(例如，在LLV电路402中)的半导体层1002的厚度。
如图23A中所示，第一半导体结构102还可以包括在器件层2314上方且与其接触的互连层2326，以往来于外围电路2316和2318的晶体管2320和2322传输电信号。互连层2326可以包括多个互连，例如MEOL互连和BEOL互连。互连层2326还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层2326中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2326中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层2326中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好质量(较少的缺陷，例如空隙)。
如图23A所示，第一半导体结构102还可以包括垂直延伸穿过半导体层1002的一个或多个触点2330。在一些实施方式中，触点2330进一步延伸穿过半导体层1002的背面上的电介质层(如果有的话)，以在键合界面105处与互连层2312的互连接触。触点2330因此可以将互连层2326中的互连耦合到互连层2312中的互连，以穿过半导体层1004并跨越第一半导体结构102和第二半导体结构104之间的键合界面105进行电连接。触点2330可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2330包括W。在一些实施方式中，触点2330包括由电介质间隔物(例如，具有氧化硅)围绕的过孔，以将过孔与半导体层1002电隔离。根据半导体层1002的厚度，触点2330可以深度在亚微米级(例如，在10nm和1μm之间)的ILV，或者深度在微米级或数十微米级(例如，在1μm和100μm之间)的TSV。
如图23A所示，第一半导体结构还可以包括在互连层2326上方并与其接触的多晶硅层106。根据一些实施方式，多晶硅层106是互连层2326上的经掺杂多晶硅层，如下文关于制造工艺详细描述的。应当理解，在一些示例中，也可在多晶硅层106中形成沟槽隔离和掺杂区(未示出)。
如图23A所示，第一半导体结构102还可以包括存储器单元阵列，诸如在多晶硅层106上方并与其接触的NAND存储器串208的阵列。NAND存储器串208的源极可以与多晶硅层106接触。在一些实施方式中，多晶硅层106垂直地在NAND存储器串208与包括晶体管2320和2322的器件层2314之间。在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，其包括本文所公开的任何合适的沟道结构，例如上文相对于图8详细描述的沟道结构812。在一些实施方式中，NAND存储器串208是“浮栅”类型的NAND存储器串，并且多晶硅层106是浮栅类型的NAND存储器串的源极板。
根据一些实施方式，每个NAND存储器串208垂直延伸穿过各自包括导电层和电介质层的多个对。堆叠和交错的导电层和电介质层在本文中还称为堆叠层结构，例如，存储器堆叠层2327。存储器堆叠层2327可以是图8中的存储器堆叠层804的示例，且存储器堆叠层2327中的导电层和电介质层可分别是存储器堆叠层804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠层2327中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层围绕的栅极电极(栅极线)。导电层的栅极电极可作为字线横向延伸，终止于存储器堆叠层2327的一个或多个阶梯结构处。
如图23A所示，第一半导体结构102还可以包括在NAND存储器串208上方并与其接触的互连层2328，以往来于NAND存储器串208传输电信号。在一些实施方式中，存储器堆叠层2327和NAND存储器串208垂直地在互连层2328与多晶硅层106之间。互连层2328可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2328中的互连还包括局部互连，例如位线触点和字线触点。互连层2328还可以包括其中可形成横向线和过孔的一个或多个ILD层。互连层2328中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2328中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图23A所示，第一半导体结构102还可以包括垂直延伸穿过多晶硅层106的一个或多个触点2324。在一些实施方式中，触点2324将互连层2328中的互连耦合到互连层2326中的互连以穿过多晶硅层106在NAND存储器串208与晶体管2320和2322之间进行电连接。触点2324可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2324包括W或Cu。在一些实施方式中，触点2324包括由电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与多晶硅层106电隔离。取决于多晶硅层106的厚度，接触部2324可以是深度在亚微米级(例如，在10nm和1μm之间)的ILV，或者深度在微米级或数十微米级(例如，在1μm和100μm之间)的TSV。
如图23A所示，第一半导体结构102还可以包括互连层2328和NAND存储器串208上方的焊盘引出互连层902。在一些实施方式中，NAND存储器串208垂直设置在焊盘引出互连层902与多晶硅层106之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如，接触焊盘2332。在一些实施方式中，例如，出于焊盘引出目的，焊盘引出互连层902中的互连可以在3D存储器器件2300和外部器件之间传输电信号。
结果，第二半导体结构104和第一半导体结构102中的外围电路2304、2306、2316和2318可以通过各种互连结构耦合到第一半导体结构102中的NAND存储器串208，所述互连结构包括互连层2312、2326和2328以及触点2324和2330。此外，3D存储器器件2300中的外围电路2304、2306、2316及2318和NAND存储器串208可进一步通过触点2330和焊盘引出互连层902耦合到外部器件。
应当理解，3D存储器器件的焊盘引出不限于来自如图23A所示的具有NAND存储器串208和外围电路2316的第一半导体结构102(对应于图21A)，并且可以来自具有外围电路2304的第二半导体结构104(对应于图21B)。例如，如图23B所示，3D存储器器件2301可以包括在第二半导体结构104中的焊盘引出互连层902。焊盘引出互连层902可以与其上形成外围电路2304的晶体管2308的第二半导体结构104的半导体层1004接触。在一些实施方式中，第二半导体结构104还包括垂直延伸穿过半导体层1004的一个或多个触点2334。在一些实施方式中，触点2334将第二半导体结构104中的互连层2312中的互连耦合到焊盘引出互连层902中的接触焊盘2332，以穿过半导体层1004进行电连接。触点2334可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，接触2334包括W。在一些实施方式中，接触2334包括由电介质间隔物(例如，具有氧化硅)围绕的过孔，以将过孔与半导体层1004电隔离。根据半导体层1004的厚度，接触2334可以是厚度在亚微米级(例如，10nm和1μm之间)的ILV，或者深度在微米级或数十微米级(例如，1μm和100μm之间)的TSV。
如图23B所示，第一半导体结构102还可以包括钝化层2350，其代替图23A中的焊盘引出互连层902，以从第一半导体结构102的没有焊盘引出互连层902的一侧保护和封装3D存储器器件2301。钝化层2350可以包括电介质材料，诸如氮化硅和/或氧化硅。在一些实施方式中，3D存储器器件2301中的第一半导体结构102还包括与钝化层2350接触的操作/载体衬底2351，作为3D存储器器件2301的基础衬底以提供支撑。应当理解，在一些示例中，钝化层2350可以省略或与操作衬底2351组合作为用于支撑和保护的单层。
还应当理解，在一些示例中，3D存储器器件2301的第一半导体结构102和第二半导体结构104还可以分别包括在键合界面105处(在键合界面105的相对侧上)的键合层1012和1014，如图23B所示。即，与转移键合相反，键合界面105可以由混合键合产生。键合层1012可以设置在键合界面105和互连层2312之间，并且键合层1014可以设置在键合界面105和半导体层1002之间。在一些实施方式中，键合层1014形成在半导体层1002(例如，经减薄的硅衬底)的与其上形成有器件层2314的正面相对的背面上。实际上，键合界面105可以是具有特定厚度的层，其包括第二半导体结构104的键合层1012的顶表面和第一半导体结构102的键合层1014的底表面。
键合层1012和1014可以包括多个键合触点和电隔离键合触点的电介质。键合触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1012和1014的键合触点包括Cu。键合层1012和1014的剩余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1012和1014中的键合触点和周围电介质可用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在表面之间形成键合而不使用中间层，例如焊料或粘合剂)，并且可同时获得金属-金属(例如，Cu-Cu)键合和电介质-电介质(例如，SiO2-SiO2)键合。
图24A-24F示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的制造工艺。图26示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的方法2600的流程图。图24A-24F和26中所示的3D存储器器件的示例包括包括图23A中所示的3D存储器器件2300。将一起描述图24A-24F和26。应当理解，方法2600中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图26所示的不同的顺序执行。
参考图26，方法2600开始于操作2602，其中在第一衬底上形成第一晶体管。第一衬底可以是具有单晶硅的硅衬底。如图24A所示，在硅衬底2402上形成多个晶体管2404和2406。晶体管2404和2406可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底2402中形成掺杂区，其例如用作晶体管2404和2406的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底2402中形成隔离区(例如STI)。在一些实施方式中，晶体管2404的栅极电介质的厚度不同于晶体管2406的栅极电介质的厚度，例如，通过在晶体管2404的区域中沉积比晶体管2406的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管2406的区域中的氧化硅膜的一部分。应当理解，制造晶体管2404和2406的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在第一衬底上的晶体管上方形成互连层2408。互连层可包括在一个或多个ILD层中的多个互连。如图24A所示，可以在晶体管2404和2406上方形成互连层2408。互连层2408可以包括在多个ILD层中的MEOL和/或BEOL互连，以与晶体管2404和2406进行电连接。在一些实施方式中，互连层2408包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层2408中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图24A中所示的ILD层和互连可以统称为互连层2408。在一些实施方式中，互连层2408中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
方法2600进行到操作2604，如图26所示，其中在第一晶体管上方形成半导体层。半导体层可以包括单晶硅。在一些实施方式中，为了形成半导体层，以面对面方式键合另一衬底与第一衬底，且减薄另一衬底以留下半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
如图24B所示，在互连层2408和晶体管2404和2406上方形成半导体层2410，例如单晶硅层。半导体层2410可以附接在互连层2408上方以形成垂直地在半导体层2410和互连层2408之间的键合界面2412。在一些实施方式中，在键合界面2412与半导体层2410之间和/或在键合界面2412与互连层2408之间形成(多个)电介质层(例如，氧化硅层)以促进半导体层2410的转移键合。在一些实施方式中，为了形成半导体层2410，使用转移键合以面对面的方式(使形成在硅衬底2402上的部件，例如晶体管2404和2406，面向另一硅衬底)键合另一硅衬底(图24B中未示出)和硅衬底2402，从而形成键合界面2412。然后可以使用任何合适的工艺减薄另一硅衬底，以留下附接在互连层2408上方的半导体层2410。在上面参考图34A-34D和图35A-35D描述了各种转移键合工艺的细节，因此，为了描述方便不再重复。
方法2600进行到操作2606，其中在半导体层上形成第二晶体管。如图24C所示，在具有单晶硅的半导体层2410上形成多个晶体管2414和2416。晶体管2414和2416可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层2410中形成掺杂区，其例如用作晶体管2414和2416的阱和源级/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层2410中形成隔离区(例如STI)。在一些实施方式中，晶体管2414的栅极电介质的厚度不同于晶体管2416的栅极电介质的厚度，例如，通过在晶体管2414的区域中沉积比晶体管2416的区域更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2416的区域中的氧化硅膜的一部分。应当理解，制造晶体管2414和2416的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在晶体管上方形成互连层。互连层可包括在一个或多个ILD层中的多个互连。如图24C所示，可以在晶体管2414和2416上方形成互连层2420。互连层2420可以包括在多个ILD层中的MEOL和/或BEOL互连，以与晶体管2414和2416进行电连接。在一些实施方式中，互连层2420包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层2420中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图24C中所示的ILD层和互连可以统称为互连层2420。在一些实施方式中，互连层2420中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
在一些实施方式中，形成穿过半导体层的触点。触点2418可以从半导体层2410的正面垂直地延伸穿过半导体层。触点2418可以耦合到互连层2420中的互连。触点2418可以进一步延伸穿过半导体层2410的背面上的电介质层(如果有的话)，以在键合界面2412处与互连层2408中的互连对准并接触。因此，触点2418穿过半导体层2410并跨过键合界面2412将互连层2408中的互连与互连层2420中的互连耦合。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在半导体层2410中首先图案化接触孔来形成触点2418。可以用导体(例如W)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法2600进行到操作2608，如图26所示，其中在第二晶体管上方形成多晶硅层。如图24D所示，在半导体层2410上的互连层2420与晶体管2414和2416上方形成多晶硅层2411。多晶硅层2411可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层2420上沉积多晶硅来形成。在一些实施方式中，在沉积工艺期间或沉积工艺之后的离子注入/扩散工艺期间，使用原位掺杂工艺用P型或N型掺杂剂掺杂多晶硅层2411。
方法2600进行到操作2010，如图26所示，其中在多晶硅层上形成NAND存储器串的阵列。在一些实施方式中，为了形成NAND存储器串的阵列，在多晶硅层上形成存储器堆叠层。如图24E所示，在多晶硅层2411上形成堆叠层结构，例如包括交错的导电层和电介质层的存储器堆叠层2426。为了形成存储器堆叠层2426，在一些实施方式中，在多晶硅层2411上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠层(未示出)。
在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。可以通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)形成交错的牺牲层和电介质层。然后，可以通过栅极替换工艺形成存储器堆叠层2426，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻来用导电层替换牺牲层，并且用导电层填充所得到的凹槽。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，存储器堆叠层2426可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成，而无需栅极替换工艺。
在一些实施方式中，在存储器堆叠层2426和多晶硅层2411之间形成包括氧化硅的衬垫氧化物层。
如图24E所示，在多晶硅层2411上方形成NAND存储器串2428，其中每一个垂直延伸穿过存储器堆叠层2426以与多晶硅层2411接触。在一些实施方式中，形成NAND存储器串2428的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如，DRIE)形成穿过存储器堆叠层2426(或电介质堆叠层)并进入多晶硅层2411的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储器串2428的细节可以取决于NAND存储器串2428的沟道结构的类型(例如，图8中的沟道结构812)而变化，并且因此，为了易于描述而不再详细阐述。
在一些实施方式中，在NAND存储器串的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的第一多个互连。如图24E所示，在存储器堆叠层2426和NAND存储器串2428上方形成互连层2430。互连层2430可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储器串2428进行电连接。在一些实施方式中，互连层2430包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层2430中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图24E中所示的ILD层和互连可统称为互连层2430。
在一些实施方式中，形成穿过多晶硅层的触点。如图24E所示，形成各自垂直延伸穿过多晶硅层2411的一个或多个触点2417。触点2417可以耦合互连层2430和2408中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过多晶硅层2411的接触孔来形成触点2417。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法2600跳过可选操作2612，并且进行到操作2614，如图26所示，其中形成焊盘引出互连层。可以在NAND存储器串的阵列上方形成焊盘引出互连层。如图24F所示，在多晶硅层2411上的互连层2430和NAND存储器串2428上方形成焊盘引出互连层2436。焊盘引出互连层2436可以包括形成在一个或多个ILD层中的互连，例如接触焊盘2438。接触焊盘2438可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，为了在第一衬底上形成焊盘引出互连层，在操作2610之后，方法2600进行到可选操作2612，如图26所示，其中将第一衬底减薄。应当理解，尽管未示出，但是在一些示例中，可以使用包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底2402(图24E中所示)以成为具有单晶硅的半导体层。在减薄之后，例如通过湿法/干法蚀刻，接着沉积作为间隔物的电介质材料和作为导体的导电材料，可以形成垂直延伸穿过经减薄的硅衬底2402的触点。应当理解，在一些示例中，触点可以在减薄之前形成在硅衬底2402中，并且在减薄之后从硅衬底2402的背面(在减薄发生的位置)暴露。
方法2600进行到操作2614，如图26所示，其中形成焊盘引出互连层。可以在经减薄的第一衬底上形成焊盘引出互连层。应当理解，尽管未示出，但在一些示例中，可以在经减薄的硅衬底2402上形成具有接触焊盘的焊盘引出互连层。
图25A-25G示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的另一制造工艺。图27示出了根据本公开内容的一些方面的用于形成图22A和22B中的3D存储器器件的另一方法2700的流程图。图25A-25G和27中所示的3D存储器器件的示例包括包括图23B中所示的3D存储器器件2301。将一起描述图25A-25G和27。应当理解，方法2700中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图27所示的不同的顺序执行。
参考图27，方法2700开始于操作2702，其中在第一衬底的正面上形成第一晶体管。第一衬底可以是具有单晶硅的硅衬底。如图25A所示，在硅衬底2510的正面上形成多个晶体管2514和2516。晶体管2514和2516可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底2510中形成掺杂区，其例如用作晶体管2514和2516的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底2510中形成隔离区(例如STI)。在一些实施方式中，晶体管2514的栅极电介质的厚度不同于晶体管2516的栅极电介质的厚度，例如，通过在晶体管2514的区域中沉积比晶体管2516的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管2516的区域中的氧化硅膜的一部分。应当理解，制造晶体管2514和2516的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在第一衬底上的晶体管上方形成互连层2520。互连层可包括在一个或多个ILD层中的多个互连。如图25A所示，可以在晶体管2514和2516上方形成互连层2520。互连层2520可以包括在多个ILD层中的MEOL和/或BEOL互连，以与晶体管2514和2516进行电连接。在一些实施方式中，互连层2520包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层2520中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图25A中所示的ILD层和互连可以统称为互连层2520。在一些实施方式中，互连层2508中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
在一些实施方式中，形成穿过经减薄的第一衬底的触点。如图25A所示，形成从硅衬底2510的正面垂直延伸到硅衬底2510中的触点2518。触点2518可以耦合到互连层2520中的互连。可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在硅衬底2510中图案化接触孔来形成触点2518。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法2700进行到操作2704，如图27所示，其中在第一晶体管上方形成多晶硅层。如图25B所示，在第一硅衬底2510上的互连层2520与晶体管2514和2516上方形成多晶硅层2511。多晶硅层2511可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层2520上沉积多晶硅来形成。在一些实施方式中，在沉积工艺期间或沉积工艺之后的离子注入/扩散工艺期间，使用原位掺杂工艺用P型或N型掺杂剂掺杂多晶硅层2511。
方法2700进行到操作2706，如图27所示，其中在多晶硅层上形成NAND存储器串的阵列。在一些实施方式中，为了形成NAND存储器串的阵列，在多晶硅层上形成存储器堆叠层。如图25C所示，在多晶硅层2511上形成堆叠层结构，例如包括交错的导电层和电介质层的存储器堆叠层2526。为了形成存储器堆叠层2526，在一些实施方式中，在多晶硅层2511上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠层(未示出)。
在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)形成交错的牺牲层和电介质层。然后，可以通过栅极替换工艺形成存储器堆叠层2526，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻用导电层替换牺牲层，并且用导电层填充所得到的凹槽。
在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，存储器堆叠层2526可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成，而无需栅极替换工艺。
在一些实施方式中，在存储器堆叠层2526和多晶硅层2511之间形成包括氧化硅的衬垫氧化物层。
如图25C所示，在多晶硅层2511上方形成NAND存储器串2528，其中每一个垂直延伸穿过存储器堆叠层2526以与多晶硅层2511接触。在一些实施方式中，形成NAND存储器串2528的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如，DRIE)形成穿过存储器堆叠层2526(或电介质堆叠层)并进入多晶硅层2511的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储器串2528的细节可以取决于NAND存储器串2528的沟道结构的类型(例如，图8中的沟道结构812)而变化，并且因此，为了易于描述而不再详细阐述。
在一些实施方式中，在NAND存储器串的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的第一多个互连。如图25C所示，在存储器堆叠层2526和NAND存储器串2528上方形成互连层2530。互连层2530可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储器串2528进行电连接。在一些实施方式中，互连层2530包括多个ILD层以及以多个工艺形成在其中的互连。例如，互连层2530中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图25C中所示的ILD层和互连可统称为互连层2530。
在一些实施方式中，形成穿过多晶硅层的触点。如图25C所示，形成各自垂直延伸穿过多晶硅层2511的一个或多个触点2517。触点2517可以耦合互连层2530和2508中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过多晶硅层2511的接触孔来形成触点2517。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
在一些实施方式中，将第一衬底减薄。如图25E所示，将硅衬底2510(如图25C所示)减薄以成为具有单晶硅的半导体层2509。硅衬底2510可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄。例如，通过控制CMP工艺的持续时间，可以控制半导体层2509的厚度，以从经减薄的硅衬底2510的背面暴露触点2518。应当理解，在一些示例中，与减薄之前在硅衬底2510中相反，可以在减薄之后从半导体层2509的背面穿过其形成触点2518。在一些实施方式中，在减薄之前，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层2530上沉积诸如氮化硅之类的电介质材料来在互连层2530上形成钝化层2523。然后，在减薄之前，可以例如使用粘合剂键合将操作衬底2501附接到钝化层2523，以允许对硅衬底2510的后续背面处理，诸如减薄、触点形成和键合。
在一些实施方式中，在经减薄的第一衬底的背面上形成第一键合层。第一键合层可以包括多个第一键合触点。如图25E所示，在半导体层2509(即，经减薄的硅衬底2510)的背面上形成键合层2522。键合层2522可包括被电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在半导体层2509的背面(与其上形成晶体管2514和2516的正面相对)上沉积电介质层。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与经减薄的硅衬底2510的背面上的触点2518接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法2700进行到操作2708，如图27所示，其中在第二衬底上形成第二晶体管。第二衬底可以是具有单晶硅的硅衬底。如图25D所示，在具有单晶硅的硅衬底2502上形成多个晶体管2504和2506。晶体管2504和2506可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底2502中形成掺杂区，其例如用作晶体管2504和2506的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底2502中形成隔离区(例如，STI)。在一些实施方式中，晶体管2504的栅极电介质的厚度不同于晶体管2506的栅极电介质的厚度，例如，通过在晶体管2504的区域中沉积比晶体管2506的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管2506的区域中的氧化硅膜的一部分。应当理解，制造晶体管2504和2506的细节可以取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，并且因此，为了易于描述而不再详细阐述。
在一些实施方式中，在第二衬底上的晶体管上方形成互连层。互连层可包括在一个或多个ILD层中的多个互连。如图25D所示，可以在晶体管2504和2506上方形成互连层2508。互连层2508可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管2504和2506进行电连接。在一些实施方式中，互连层2508包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层2508中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图25D中示出的ILD层和互连可以被统称为互连层2520。不同于互连层2520，在一些实施方式中，互连层2508中的互连包括Cu，Cu在导电金属材料之中具有相对低的电阻率。应当理解，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但是因为在互连层2508的制造之后不再有高温工艺，所以使用Cu作为互连层2508中的互连的导电材料变得可行。
在一些实施方式中，在互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图25D所示，在互连层2508上形成键合层2521。键合层2521可包括被电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层2508的顶表面上沉积电介质层。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与互连层2508中的互连接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法2700进行到操作2710，如图27所示，其中将第一衬底和第二衬底以背对面的方式键合。在键合第一和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图25F所示，以在硅衬底2502的正面上面向上的键合层2521与在经减薄的硅衬底2510的背面上面向下的键合层2522键合的方式(即，面对面的方式)，将经减薄的硅衬底2510(即，半导体层2509)和其上形成的部件(例如，晶体管2514和2516以及NAND存储器串2528)与硅衬底2502和其上形成的部件(例如，晶体管2504和2506)键合，从而形成键合界面2524。即，经减薄的硅衬底2510和其上形成的部件可以以背对面的方式与硅衬底2502和其上形成的部件键合，使得键合层2521中的键合触点与键合层2522中的键合触点在键合界面2524处接触。在一些实施方式中，在键合之前，对键合表面应用处理工艺，例如等离子体处理、湿处理和/或热处理。作为键合(例如混合键合)的结果，键合界面2524的相对侧上的键合触点可以相互混合。在键合之后，根据一些实施方式，键合层2521中的键合触点和键合层2522中的键合触点彼此对准并接触，使得穿过其形成的存储器堆叠层2526和NAND存储器串2528以及晶体管2514和2516可以跨越键合界面2524通过键合的键合触点耦合到晶体管2504和2506。
方法2700进行到可选操作2712，如图27所示，其中将第二衬底减薄。如图25F所示，将硅衬底2502(图25E所示)减薄以成为具有单晶硅的半导体层2503。硅衬底2502可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄。
方法2700进行到操作2714，如图27所示，其中形成焊盘引出互连层。可以在经减薄的第二衬底上形成焊盘引出互连层。如图25F所示，在半导体层2503(经减薄的硅衬底2502)上形成焊盘引出互连层2536。焊盘引出互连层2536可以包括形成在一个或多个ILD层中的互连，例如接触焊盘2538。接触焊盘2538可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻，随后沉积作为间隔物的电介质材料和作为导体的导电材料，来形成垂直延伸穿过半导体层2503的触点2534。触点2534可以将焊盘引出互连层2536中的触点焊盘2538耦合到互连层2508中的互连。应当理解，在一些示例中，触点2534可以在减薄之前(例如，图25F所示的半导体层2503的形成)形成在硅衬底2502中，并且在减薄之后从硅衬底2502的背面(在减薄发生的位置)暴露。
在一些实施方式中，在操作2710之后，跳过可选操作2712，并且方法2700进行到操作2714，如图27所示，其中形成焊盘引出互连层。可以在NAND存储器串的阵列上方形成焊盘引出互连层。尽管在图25F中未示出，但是应当理解，在一些示例中，在去除操作衬底2501和钝化层2523之后，可以在互连层2530和NAND存储器串2528上方形成具有接触焊盘的焊盘引出互连层。
图28A和28B示出了根据本公开内容的一些方面的图21A和21B中的3D存储器器件的横截面的示意图。3D存储器器件2800和2801可以是图21A和21B中的3D存储器器件2100和2101的示例。如图28A所示，3D存储器器件2800可以包括堆叠的第一半导体结构102和第二半导体结构104。在一些实施方式中，第一半导体结构102包括半导体层1002、键合层1014、存储器单元阵列、垂直地在半导体层1002与多晶硅层106之间的外围电路中的一些外围电路，以及垂直地在存储器单元阵列与外围电路之间的多晶硅层106。
存储器单元阵列可以包括NAND存储器串的阵列(例如，本文公开的NAND存储器串208)，并且NAND存储器串的阵列的源极可以与多晶硅层106接触(例如，如图8中所示)。多晶硅层106可以是沉积的多晶硅层(例如，N型掺杂、P型掺杂或未掺杂的)，其适合于“浮栅”类型的NAND存储器串或例如适合于GIDL擦除操作的“电荷捕获”类型的NAND存储器串中的沟道结构(例如，图8中的沟道结构812)的某些设计。穿过多晶硅层106的贯通触点(例如，ILV/TSV)可在第一半导体结构102中的存储器单元阵列与外围电路之间进行直接的短距离(例如，亚微米或微米级)电连接。键合层1014可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如如下详细描述的混合键合。
在一些实施方式中，第一半导体结构102中的外围电路与半导体层1002接触，但不与多晶硅层106接触。即，外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1002接触。半导体层1002可以包括半导体材料，诸如单晶硅(例如，硅衬底或经减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，所以其上形成晶体管的半导体层1002可以包括单晶硅，而不包括多晶硅。外围电路和键合层1014可以形成在半导体层1002的相对侧上，使得半导体层1002垂直地设置在外围电路和键合层1014之间。在一些实施方式中，在半导体层1002的正面上形成外围电路的晶体管，并且在半导体层1002的背面上形成键合层1014的键合触点。
在一些实施方式中，第二半导体结构104包括键合层1012、存储器单元阵列的外围电路中的一些外围电路，以及垂直地在外围电路与键合层1012之间的半导体层1004。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004的正面接触。类似于半导体层1002，半导体层1004可以包括半导体材料，诸如单晶硅(例如，硅衬底或经减薄的硅衬底)。应当理解，在一些示例中，与第一半导体结构102中的多晶硅层106不同，由于对于晶体管的性能而言期望的单晶硅的优异的载流子迁移率，所以其上形成晶体管的半导体层1004可以包括单晶硅，而不包括多晶硅。外围电路和键合层1012可以形成在半导体层1004的相对侧上，使得半导体层1004垂直地设置在外围电路和键合层1012之间。在一些实施方式中，在半导体层1004的正面上形成外围电路的晶体管，并且在半导体层1004的背面上形成键合层1012的键合触点。
类似于第一半导体结构102中的键合层1014，键合层1012还可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面105垂直地在键合层1012和1014之间并分别与其接触。即，键合层1012和1014可以设置在键合界面105的相对侧上，并且键合层1012的键合触点可以在键合界面105处与键合层1014的键合触点接触。结果，跨越键合界面105的大量(例如，数百万个)键合触点结合穿过半导体层1002和1004的贯通触点(例如，ILV/TSV)可在相邻半导体结构102和104之间进行直接的短距离(例如，微米级)电连接。
应当理解，在一些示例中，第一半导体结构102和第二半导体结构104可以分别不包括如图28A所示的设置在键合界面105的相对侧上的键合层1014和1012。在图28B中，3D存储器器件2801的第二半导体结构104中的半导体层1004可以是通过转移键合从硅衬底或SOI衬底转移并且附接到第一半导体结构102的底表面的单晶硅层，并且与混合键合相反，第一半导体结构102和第二半导体结构104之间的键合界面105可以由转移键合产生。垂直地在第一半导体结构102和第二半导体结构104之间穿过半导体层1002和1004的贯通触点(例如，ILV/TSV)可以在相邻半导体结构102和104之间进行直接的短距离(例如，亚微米级)电连接。
如图28A和28B所示，根据一些实施方式，由于第一半导体结构102和第二半导体结构104以背对背方式键合(例如，在图28A和28B中，半导体层1002设置在第一半导体结构102的底侧上，而半导体层1004设置在第二半导体结构104的顶侧上)，所以第一半导体结构102和第二半导体结构104中的外围电路的晶体管背对彼此地设置。此外，在第一半导体结构102内，由于多晶硅层106垂直地在存储器单元阵列和外围电路之间，并且存储器单元阵列和外围电路分别形成在多晶硅层106和半导体层1002上，所以存储器单元阵列和外围电路面向相同的方向(例如，在图28A和28B中的正y方向上)。应当理解，为了便于说明，图21A和21B中的焊盘引出互连层902从图28A和28B中的3D存储器器件2800和2801中省略，并且可以包括在如上关于图21A和21B所述的3D存储器器件2800和2801中。
如上所述，第一半导体结构102和第二半导体结构104可以具有外围电路，该外围电路具有施加有不同电压的晶体管。例如，第二半导体结构104可以是包括图4B中的LLV电路402(和一些示例中的LV电路404)的半导体结构408的一个示例，并且第一半导体结构102可以是包括图4B中的HV电路406(和一些示例中的LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第一半导体结构102和第二半导体结构104中的半导体层1002和1004具有不同的厚度以适应施加有不同电压的晶体管。在一个示例中，第一半导体结构102可以包括HV电路406，第二半导体结构104可以包括LLV电路402，并且第一半导体结构102中的半导体层1002的厚度可以大于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第一半导体结构102和第二半导体结构104中的晶体管的栅极电介质也具有不同的厚度以适应所施加的不同电压。在一个示例中，第一半导体结构102可以包括HV电路406，第二半导体结构104可以包括LLV电路402，并且第一半导体结构102中的晶体管的栅极电介质的厚度可以大于(例如，至少5倍)第二半导体结构104中的晶体管的栅极电介质的厚度。
图29A和29B示出了根据本公开内容的各个方面的图28A和28B中的3D存储器器件2800和2801的各个示例的侧视图。如图29A中所示，作为图28A和28B中的3D存储器器件2800和2801的一个示例，根据一些实施方式，3D存储器器件2900是包括第一半导体结构102和第二半导体结构104的键合芯片，它们在垂直方向(例如，图29A中的y方向)上在不同平面中彼此堆叠。根据一些实施方式，第一半导体结构102和第二半导体结构104在其间的键合界面105处键合。
如图29A所示，第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是具有单晶硅的硅衬底。第二半导体结构104还可以包括在半导体层1004上方并且与其接触的器件层2902。在一些实施方式中，器件层2902包括第一外围电路2904和第二外围电路2906。第一外围电路2904可包括LLV电路402，诸如I/O电路(例如，在接口316和数据总线318中)，并且第二外围电路2906可包括LV电路404，诸如页缓冲器电路(例如，在页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，第一外围电路2904包括与半导体层1004接触的多个晶体管2908，且第二外围电路2906包括与半导体层1004接触的多个晶体管2910。晶体管2908和2910可包括本文所公开的任何晶体管，诸如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管2908或2910包括栅极电介质，并且由于施加到晶体管2908的电压低于施加到晶体管2910的电压，所以晶体管2908(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管2910(例如，在LV电路404中)的栅极电介质的厚度。也可以在半导体层1004上或其中形成沟槽隔离(例如STI)和掺杂区(例如晶体管2908和2910的阱、源极和漏极)。
在一些实施方式中，第二半导体结构104还包括在器件层2902上方的互连层2912以往来于外围电路2906和2904传输电信号。如图29A中所示，器件层2902(包括外围电路2904和2906的晶体管2908和2910)可垂直地在键合界面105与互连层2912之间。互连层2912可以包括多个互连，例如MEOL互连和BEOL互连。互连层2912中的互连可耦合到器件层2902中的外围电路2904和2906的晶体管2908和2910。互连层2912还可以包括其中可以形成横向线和过孔的一个或多个ILD层。即，互连层2912可以包括多个ILD层中的横向线和过孔。在一些实施方式中，器件层2902中的器件通过互连层2912中的互连彼此耦合。例如，外围电路2904可通过互连层2912耦合到外围电路2906。互连层2912中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2912中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层2912中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层2912的制造可以在第一半导体结构102中形成器件层2902和NAND存储器串208的高温工艺之后进行，所以具有Cu的互连层1126的互连可以变得可行。
如图29A所示，第二半导体结构104还可以包括垂直延伸穿过半导体层1004的一个或多个触点2931。在一些实施方式中，触点2931进一步延伸穿过半导体层1004的背面上的电介质层(如果有的话)到键合界面105。触点2931可以耦合到互连层2912中的互连。触点2931可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2931包括W或Cu。在一些实施方式中，触点2931包括由电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1004电隔离。取决于半导体层1004的厚度，触点2931可以是深度在亚微米级(例如，10nm和1μm之间)的ILV，或者深度在微米级或数十微米级(例如，1μm和100μm之间)的TSV。
如图29A所示，第一半导体结构102可以在键合界面105处以背对背的方式键合到第二半导体结构104的顶部上。第一半导体结构102还可以包括具有半导体材料的半导体层1002。在一些实施方式中，键合界面105是第一半导体结构102的半导体层1002和第二半导体结构104的半导体层1004相遇并键合的位置。实际上，键合界面105可以是具有特定厚度的层，其包括第二半导体结构104的半导体层1004的顶表面和第一半导体结构102的半导体层1002的底表面。键合界面105可以由转移键合工艺产生，并且半导体层1004可以是通过转移键合从硅衬底或SOI衬底转移并且附接到第一半导体结构102的底表面的单晶硅层，如下面关于制造工艺详细描述的。在一些实施方式中，电介质层(例如，氧化硅层)垂直地形成在键合界面105和半导体层1002之间和/或键合界面105和半导体层1004之间，以促进半导体层1004转移键合到半导体层1002上。因此，应当理解，在一些示例中，键合界面105可以包括(一个或多个)电介质层的表面。
如图29A所示，第一半导体结构102也可以包括在半导体层1002下方并与其接触的器件层2914。在一些实施方式中，器件层2914包括在半导体层1002下方并与其接触的第三外围电路2916和第四外围电路2918。在一些实施方式中，半导体层1002垂直地设置在键合界面105与具有外围电路2916和2918的器件层2914之间。第三外围电路2916可包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，且第四外围电路2918可包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，控制逻辑312中的)。在一些实施方式中，第三外围电路2916包括多个晶体管2920，并且第四外围电路2918也包括多个晶体管2922。晶体管2920和2922可以包括本文公开的任何晶体管，诸如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管2920或2922包括栅极电介质，且由于施加到晶体管2920的电压高于施加到晶体管2922的电压，所以晶体管2920(例如，在HV电路406中)的栅极电介质的厚度大于晶体管2922(例如，在LV电路404中)的栅极电介质的厚度。
此外，施加到第一半导体结构102和第二半导体结构104中的不同晶体管2920、2922、2908和2910的不同电压可导致第一半导体结构102和第二半导体结构104之间的器件尺寸的差异。在一些实施方式中，由于施加到晶体管2908的电压低于施加到晶体管2920的电压，所以晶体管2908(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管2920(例如，在HV电路406中)的栅极电介质的厚度。在一些实施方式中，由于施加到晶体管2922和晶体管2910的电压相同，所以晶体管2922(例如，在LV电路404中)的栅电介质的厚度与晶体管2910(例如，在LV电路404中)的栅电介质的厚度相同。在一些实施方式中，由于施加到晶体管2920的电压高于施加到晶体管2908的电压，所以其中形成晶体管2920(例如，在HV电路406中)的半导体层1002的厚度大于其中形成晶体管2908(例如，在LLV电路402中)的半导体层1004的厚度。
如图29A所示，第一半导体结构102还可以包括在器件层2914下方并与其接触的互连层2926，以往来于外围电路2916和2918的晶体管2920和2922传输电信号。互连层2926可以包括多个互连，例如MEOL互连和BEOL互连。互连层2926还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层2926中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2926中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层2926中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
如图29A所示，第一半导体结构102还可以包括垂直延伸穿过半导体层1002的一个或多个触点2930。在一些实施方式中，触点2930进一步延伸穿过半导体层1002的背面上的电介质层(如果有的话)以在键合界面105处与触点2931接触。触点2930可耦合到互连层2926中的互连。因此，触点2930和2931可以将互连层2926中的互连耦合到互连层2912中的互连，以穿过半导体层1002和1004并跨越第一半导体结构102和第二半导体结构104之间的键合界面105进行电连接。触点2930可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2930包括W。在一些实施方式中，触点2930包括由电介质间隔物(例如，具有氧化硅)围绕的过孔，以将过孔与半导体层1002电隔离。取决于半导体层1002的厚度，触点2930可以是深度在亚微米级(例如，在10nm和10μm之间)的ILV，或者深度在微米或数十微米级(例如，在1μm和100μm之间)的TSV。
如图23A所示，第一半导体结构还可以包括在互连层2926下方并与其接触的多晶硅层106。根据一些实施方式，多晶硅层106是互连层2926上的掺杂多晶硅层，如下文相对于制造工艺详细描述的。应当理解，在一些示例中，也可在多晶硅层106中形成沟槽隔离和掺杂区(未示出)。
如图29A所示，第一半导体结构102还可以包括存储器单元阵列，诸如在多晶硅层106下方并与其接触的NAND存储器串208的阵列。NAND存储器串208的源极可以与多晶硅层106接触。在一些实施方式中，多晶硅层106垂直地在NAND存储器串208与包括晶体管2920和2922的器件层2914之间。在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，其包括本文所公开的任何合适的沟道结构，例如上文相对于图8详细描述的沟道结构812。在一些实施方式中，NAND存储器串208是“浮栅”类型的NAND存储器串，并且多晶硅层106是浮栅类型的NAND存储器串的源极板。
根据一些实施方式，每个NAND存储器串208垂直延伸穿过各自包括导电层和电介质层的多个对。堆叠和交错的导电层和电介质层在本文中也称为堆叠层结构，例如存储器堆叠层2927。存储器堆叠层2927是图8中的存储器堆叠层804的示例，且存储器堆叠层2927中的导电层和电介质层可分别是存储器堆叠层804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠层2927中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层围绕的栅极电极(栅极线)。导电层的栅极电极可作为字线横向延伸，终止于存储器堆叠层2927的一个或多个阶梯结构处。
如图29A所示，第一半导体结构102还可以包括在NAND存储器串208下方并与其接触的互连层2928，以往来于NAND存储器串208传输电信号。在一些实施方式中，存储器堆叠层2927和NAND存储器串208垂直地在互连层2928和多晶硅层106之间。互连层2928可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2928中的互连还包括局部互连，例如位线触点和字线触点。互连层2928还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层2928中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2928中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图29A所示，第一半导体结构102还可以包括垂直延伸穿过多晶硅层106的一个或多个触点2924。在一些实施方式中，触点2924将互连层2928中的互连耦合到互连层2926中的互连，以穿过多晶硅层106在NAND存储器串208与晶体管2920和2922之间进行电连接。触点2924可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2924包括W或Cu。在一些实施方式中，触点2924包括由电介质间隔物(例如，具有氧化硅)围绕的过孔以将过孔与多晶硅层106电隔离。取决于多晶硅层106的厚度，触点2924可以是深度在亚微米级(例如，在10nm和1μm之间)的ILV，或者深度在微米或数十微米级(例如，在1μm和100μm之间)的TSV。
如图29A所示，第二半导体结构104还可以包括在互连层2912与晶体管2908和2910上方的焊盘引出互连层902。在一些实施方式中，晶体管2908和2910垂直地设置在焊盘引出互连层902与半导体层1004之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如，接触焊盘2932。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器器件2900与外部器件之间传输电信号，例如，出于焊盘引出的目的。
因此，第二半导体结构104和第一半导体结构102中的外围电路2904、2906、2916和2918可通过各种互连结构耦合到第一半导体结构102中的NAND存储器串208，互连结构包括互连层2912、2926和2928以及触点2924、2930和2931。此外，3D存储器器件2900中的外围电路2904、2906、2916和2918及NAND存储器串208可进一步经由触点2930和焊盘引出互连层902耦合到外部器件。
如图29A所示，第一半导体结构102还可以包括钝化层2950，以从第一半导体结构102的没有焊盘引出互连层902的一侧保护和封装3D存储器器件2900。钝化层2950可以包括电介质材料，诸如氮化硅和/或氧化硅。在一些实施方式中，在一些实施方式中，3D存储器器件2900中的第一半导体结构102还包括与钝化层2950接触的操作/载体衬底2951，作为3D存储器器件2900的基础衬底以提供支撑。应当理解，在一些示例中，钝化层2950可以省略或与操作衬底2951组合作为用于支撑和保护的单层。
应当理解，3D存储器器件的焊盘引出不限于来自具有如图29A所示的外围电路2904的第二半导体结构104(对应于图21B)，且可来自具有NAND存储器串208和外围电路2916的第一半导体结构102(对应于图21A)。例如，如图29B所示，3D存储器器件2901可以包括第一半导体结构102中的焊盘引出互连层902。焊盘引出互连层902可以在互连层2928和NAND存储器串208上方。如图29B所示，第二半导体结构104还可以包括钝化层2950，其代替焊盘引出互连层902，以从第二半导体结构104的没有焊盘引出互连层902的一侧保护和封装3D存储器器件2901。在一些实施方式中，3D存储器器件2901中的第二半导体结构104还包括与钝化层2950接触的操作/载体衬底2951，作为3D存储器器件2901的基础衬底以提供支撑。应当理解，在一些示例中，钝化层2950可以省略或者与操作衬底2951组合作为用于支撑和保护的单层。
还应当理解，在一些示例中，3D存储器器件2901的第一半导体结构102和第二半导体结构104还可以分别包括在键合界面105处(在键合界面105的相对侧上)的键合层1012和1014，如图29B所示。即，与转移键合相反，键合界面105可以由混合键合产生。键合层1012可以设置在键合界面105和半导体层1004之间，并且键合层1014可以设置在键合界面105和半导体层1002之间。在一些实施方式中，键合层1014形成在半导体层1002(例如，经减薄的硅衬底)的与其上形成器件层2914的正面相对的背面上。类似地，根据一些实施方式，键合层1012形成在半导体层1004(例如，经减薄的硅衬底)的与其上形成器件层2902的正面相对的背面上。实际上，键合界面105可以是具有特定厚度的层，其包括第二半导体结构104的键合层1012的顶表面和第一半导体结构102的键合层1014的底表面。
键合层1012和1014可以包括多个键合触点和电隔离键合触点的电介质。键合触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1012和1014的键合触点包括Cu。键合层1012和1014的剩余区域可以由电介质形成，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1012和1014中的键合触点和周围电介质可用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在表面之间形成键合而不使用中间层，例如焊料或粘合剂)，并且可同时获得金属-金属(例如，Cu-Cu)键合和电介质-电介质(例如，SiO2-SiO2)键合。
图30A-30G示出了根据本公开内容的一些方面的用于形成图29A和29B中的3D存储器器件的制造工艺。图32示出了根据本公开内容的一些方面的用于形成图29A和29B中的3D存储器器件的方法3200的流程图。图30A-30G和32中所示的3D存储器器件的示例包括包括图29A中所示的3D存储器器件2900。将一起描述图30A-30G和32。应当理解，方法3200中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图32所示的不同的顺序执行。
参考图32，方法3200开始于操作3202，其中在第一衬底的正面上形成第一晶体管。第一衬底可以是具有单晶硅的硅衬底。如图30A所示，在硅衬底3010的正面上形成多个晶体管3014和3016。晶体管3014和3016可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底3010中形成掺杂区，其例如用作晶体管3014和3016的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底3010中形成隔离区(例如，STI)。在一些实施方式中，晶体管3014的栅极电介质的厚度不同于晶体管3016的栅极电介质的厚度，例如，通过在晶体管3014的区域中沉积比晶体管3016的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管3016的区域中的氧化硅膜的一部分。应当理解，制造晶体管3014和3016的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在第一衬底上的晶体管上方形成互连层3020。互连层可包括在一个或多个ILD层中的多个互连。如图30A所示，可以在晶体管3014和3016上方形成互连层3020。互连层3020可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管3014和3016进行电连接。在一些实施方式中，互连层3020包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层3020中的互连可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图30A中所示的ILD层和互连可以统称为互连层3020。在一些实施方式中，互连层3020中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
在一些实施方式中，形成穿过经减薄的第一衬底的触点。如图30A所示，形成从硅衬底3010的正面垂直延伸到硅衬底3010中的触点3018。触点3018可耦合到互连层3020中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在硅衬底3010中首先图案化接触孔来形成触点3018。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法3200进行到操作3204，如图32所示，其中在第一晶体管上方形成多晶硅层。如图30B所示，在第一硅衬底3010上的互连层3020与晶体管3014和3016上方形成多晶硅层3011。可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层3020上沉积多晶硅来形成多晶硅层3011。在一些实施方式中，在沉积工艺期间或沉积工艺之后的离子注入/扩散工艺期间，使用原位掺杂工艺用P型或N型掺杂剂掺杂多晶硅层3011。
方法3200进行到操作3206，如图32所示，其中在多晶硅层上形成NAND存储器串的阵列。在一些实施方式中，为了形成NAND存储器串的阵列，在多晶硅层上形成存储器堆叠层。如图30C所示，在多晶硅层3011上形成堆叠层结构，例如包括交错的导电层和电介质层的存储器堆叠层3026。为了形成存储器堆叠层3026，在一些实施方式中，在多晶硅层3011上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠层(未示出)。
在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)形成交错的牺牲层和电介质层。然后，可以通过栅极替换工艺形成存储器堆叠层3026，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻并用导电层替换牺牲层，并且用导电层填充所得到的凹槽。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，存储器堆叠层3026可通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成，而无需栅极替换工艺。在一些实施方式中，在存储器堆叠层3026和多晶硅层3011之间形成包括氧化硅的衬垫氧化物层。
如图30C所示，在多晶硅层3011上方形成NAND存储器串3028，其中的每个垂直延伸穿过存储器堆叠层3026以与多晶硅层3011接触。在一些实施方式中，形成NAND存储器串3028的制造工艺包括使用干法蚀刻和/或湿法蚀刻(诸如DRIE)形成穿过存储器堆叠层3026(或电介质堆叠层)并进入多晶硅层3011的沟道孔，随后使用薄膜沉积工艺(例如ALD、CVD、PVD或其任何组合)用多个层(诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储器串3028的细节可以取决于NAND存储器串3028的沟道结构(例如，图8中的沟道结构812)的类型而变化，并且因此，为了便于描述而不再详细阐述。
在一些实施方式中，在NAND存储器串的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的第一多个互连。如图30C所示，在存储器堆叠层3026和NAND存储器串3028上方形成互连层3030。互连层3030可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储器串3028进行电连接。在一些实施方式中，互连层3030包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层3030中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图30C中所示的ILD层和互连可以统称为互连层3030。
在一些实施方式中，形成穿过多晶硅层的触点。如图30C所示，形成各自垂直延伸穿过多晶硅层3011的一个或多个触点3017。触点3017可耦合互连层3030和3020中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过多晶硅层3011的接触孔来形成触点3017。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
在一些实施方式中，将第一衬底减薄。如图30D所示，将硅衬底3010(图30C所示)减薄以成为具有单晶硅的半导体层3009。硅衬底3010可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄。例如，通过控制CMP工艺的持续时间，可以控制半导体层3009的厚度以从经减薄的硅衬底3010的背面暴露触点3018。应当理解，在一些示例中，与在减薄之前在硅衬底3010中相反，在减薄之后，可以从半导体层3009的背面穿过其形成触点3018。在一些实施方式中，在减薄之前，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层3030上沉积诸如氮化硅的电介质材料而在互连层3030上形成钝化层3021。然后，在减薄之前，可以例如使用粘合剂键合将操作衬底3001附接到钝化层3021，以允许对硅衬底3010的后续背面处理，诸如减薄、触点形成和键合。
方法3200进行到操作3208，如图32所示，其中在第一衬底的背面上形成半导体层。半导体层可以包括单晶硅。在一些实施方式中，为了形成半导体层，以面对背方式键合另一衬底与第一衬底，且减薄另一衬底以留下半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
如图30E所示，在半导体层3009(即，经减薄的硅衬底3010)的背面上形成半导体层3002，例如单晶硅层。可以将半导体层3002附接到半导体层3009的背面，以在半导体层3009和半导体层3002之间垂直地形成键合界面3012。在一些实施方式中，为了形成半导体层3002，使用转移键合以面对背的方式键合另一硅衬底(图30E中未示出)和经减薄的硅衬底3010(使在经减薄的硅衬底3010上形成的部件，诸如晶体管3014和3016以及NAND存储器串3028，背对另一硅衬底)，从而形成键合界面3012。然后，可以使用任何合适的工艺来减薄另一硅衬底，以留下附接到经减薄的硅衬底3010的背面的半导体层3002。在上面参考图34A-34D和图35A-35D描述了各种转移键合工艺的细节，因此了描述方便不再重复。
方法3200进行到操作3210，其中在半导体层上形成第二晶体管。如图30F所示，在具有单晶硅的半导体层3002上形成多个晶体管3004和3006。晶体管3004和3006可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层3002中形成掺杂区，其例如用作晶体管3004和3006的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层3002中形成隔离区(例如，STI)。在一些实施方式中，晶体管3004的栅极电介质的厚度不同于晶体管3006的栅极电介质的厚度，例如通过在晶体管3004的区域中沉积比晶体管3006的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管3006的区域中的氧化硅膜的一部分。应当理解，制造晶体管3004和3006的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，形成在晶体管上方互连层。互连层可包括在一个或多个ILD层中的多个互连。如图30F所示，可以在晶体管3004和3006上形成互连层3008。互连层3008可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与晶体管3004和3006进行电连接。在一些实施方式中，互连层3008包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层3008中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图24C中所示的ILD层和互连可以统称为互连层3008。不同于互连层3020，在一些实施方式中，互连层3008中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应当理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在互连层3008的制造之后不再有高温工艺，所以使用Cu作为互连层3008中的互连的导电材料可以变得可行。
在一些实施方式中，形成穿过半导体层的触点。触点3019可以从半导体层3002的正面垂直地延伸穿过半导体层。触点3019可耦合到互连层3008中的互连。触点3019可以进一步延伸穿过半导体层3002的背面上的电介质层(如果有的话)，以在键合界面3012处与触点3018对准并接触。因此，触点3018和3018可以穿过半导体层3009和3002并跨越键合界面3012将互连层3020中的互连耦合到互连层3008中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在半导体层3002中首先图案化接触孔来形成触点3019。可以用导体(例如W)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法3200进行到操作3212，如图32所示，其中形成焊盘引出互连层。可以在第二晶体管或NAND存储器串阵列上方形成焊盘引出互连层。如图30G所示，在半导体层3002上的互连层3008和晶体管3004上方形成焊盘引出互连层3036。焊盘引出互连层3036可以包括形成在一个或多个ILD层中的互连，例如接触焊盘3038。接触焊盘3038可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。应当理解，尽管未示出，但是在一些示例中，可以去除钝化层3021和操作衬底3001以暴露互连层3030，并且可以在互连层3030和多晶硅层3011上的NAND存储器串3028上方形成焊盘引出互连层3036。
图31A到31H示出了根据本公开内容的一些方面的用于形成图29A和29B中的3D存储器器件的另一制造工艺。图33示出了根据本公开内容的一些方面的用于形成图29A和29B中的3D存储器器件的另一方法3300的流程图。图31A-31H和33中所示的3D存储器器件的示例包括包括图29B中所示的3D存储器器件2901。将一起描述图31A-31H和33。应当理解，方法3300中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图33所示的不同的顺序执行。
参考图33，方法3300开始于操作3302，其中在第一衬底的正面上形成第一晶体管。第一衬底可以是具有单晶硅的硅衬底。如图31A所示，在硅衬底3110的正面上形成多个晶体管3114和3116。晶体管3114和3116可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底3110中形成掺杂区，其例如用作晶体管3114和3116的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底3110中形成隔离区(例如，STI)。在一些实施方式中，晶体管3114的栅极电介质的厚度与晶体管3116的栅极电介质的厚度不同，例如，通过在晶体管3114的区域中沉积比晶体管3116的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管3116的区域中的氧化硅膜的一部分。应当理解，制造晶体管3114和3116的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为了便于描述而不再详细阐述。
在一些实施方式中，在第一衬底上的晶体管上方形成互连层3120。互连层可包括在一个或多个ILD层中的多个互连。如图31A所示，可以在晶体管3114和3116上方形成互连层3120。互连层3120可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管3114和3116进行电连接。在一些实施方式中，互连层3120包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层3120中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图31A中所示的ILD层和互连可以统称为互连层3120。在一些实施方式中，互连层3120中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受稍后的高温工艺。
在一些实施方式中，形成穿过经减薄的第一衬底的触点。如图31A所示，形成从硅衬底3110的正面垂直延伸到硅衬底3110中的触点3118。触点3118可耦合到互连层3120中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在硅衬底3110中首先图案化接触孔来形成触点3118。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
方法3300进行到操作3304，如图33所示，其中在第一晶体管上方形成多晶硅层。如图31B所示，在第一硅衬底3110上的互连层3120与晶体管3114和3116上方形成多晶硅层3111。可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层3120上沉积多晶硅来形成多晶硅层3111。在一些实施方式中，在沉积工艺期间或沉积工艺之后的离子注入/扩散工艺期间，使用原位掺杂工艺用P型或N型掺杂剂掺杂多晶硅层3111。
方法3300进行到操作3306，如图33所示，其中在多晶硅层上形成NAND存储器串的阵列。在一些实施方式中，为了形成NAND存储器串的阵列，在多晶硅层上形成存储器堆叠层。如图31C所示，在多晶硅层3111上形成堆叠层结构，例如包括交错的导电层与电介质层的存储器堆叠层3126。为了形成存储器堆叠层3126，在一些实施方式中，在多晶硅层3111上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠层(未示出)。
在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)形成交错的牺牲层和电介质层。然后，可以通过栅极替换工艺形成存储器堆叠层3126，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻并用导电层替换牺牲层，并且用导电层填充所得到的凹槽。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，存储器堆叠层3126可以通过交替地沉积导电层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)来形成，而无需栅极替换工艺。
在一些实施方式中，在存储器堆叠层3126与多晶硅层3111之间形成包括氧化硅的衬垫氧化物层。
如图31C所示，在多晶硅层3111上方形成NAND存储器串3128，其中的每个垂直地延伸穿过存储器堆叠层3126以与多晶硅层3111接触。在一些实施方式中，形成NAND存储器串3128的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠层3126(或电介质堆叠层)并进入多晶硅层3111的沟道孔，随后使用薄膜沉积工艺(例如ALD、CVD、PVD或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储器串3128的细节可以取决于NAND存储器串3128的沟道结构的类型(例如，图8中的沟道结构812)而变化，并且因此，为了便于描述而不再详细阐述。
在一些实施方式中，在NAND存储器串的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的第一多个互连。如图31C所示，在存储器堆叠层3126和NAND存储器串3128上方形成互连层3130。互连层3130可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储器串3128进行电连接。在一些实施方式中，互连层3130包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层3130中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图31C中所示的ILD层和互连可统称为互连层3130。
在一些实施方式中，形成穿过多晶硅层的触点。如图31C所示，形成各自垂直延伸穿过多晶硅层3111的一个或多个触点3117。触点3117可以耦合互连层3130和3120中的互连。可以通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过多晶硅层3111的接触孔来形成触点3117。可以用导体(例如，W或Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
在一些实施方式中，将第一衬底减薄。如图31D所示，将硅衬底3110(如图31C所示)减薄以成为具有单晶硅的半导体层3109。可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底3110。可以控制半导体层3109的厚度以从经减薄的硅衬底3110的背面暴露触点3118，例如，通过控制CMP工艺的持续时间。应当理解，在一些示例中，与减薄之前在硅衬底3110中相反，可以在减薄之后从半导体层3109的背面穿过其形成触点3118。在一些实施方式中，在减薄之前，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层3130上沉积诸如氮化硅的电介质材料，而在互连层3130上形成钝化层3123。然后，在减薄之前，可以例如使用粘合剂键合将操作衬底3101附接到钝化层3123，以允许对硅衬底3110的后续背面处理，诸如减薄、触点形成和键合。
在一些实施方式中，在经减薄的第一衬底的背面上形成第一键合层。第一键合层可以包括多个第一键合触点。如图31D所示，在半导体层3109(即，经减薄的硅衬底3110)的背面上形成键合层3122。键合层3122可以包括由电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在半导体层3109的背面(与其上形成晶体管3114和3116的正面相对)上沉积电介质层。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与经减薄的硅衬底3110的背面上的触点3118接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法3300进行到操作3308，如图33所示，其中在第二衬底的正面上形成第二晶体管。第二衬底可以是具有单晶硅的硅衬底。如图31E所示，在具有单晶硅的硅衬底3102上形成多个晶体管3104和3106。晶体管3104和3106可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底3102中形成掺杂区，其例如用作晶体管3104和3106的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底3102中形成隔离区(例如STI)。在一些实施方式中，晶体管3104的栅极电介质的厚度不同于晶体管3106的栅极电介质的厚度，例如通过在晶体管3104的区域中沉积比晶体管3106的区域更厚的氧化硅膜，或者通过回蚀刻沉积在晶体管3106的区域中的氧化硅膜的一部分。应当理解，制造晶体管3104和3106的细节可取决于晶体管的类型(例如，图5A、5B、6A和6B中的平面晶体管500或3D晶体管600)而变化，且因此为便于描述而不再详细阐述。
在一些实施方式中，在第二衬底上的晶体管上方形成互连层。互连层可包括在一个或多个ILD层中的多个互连。如图31F所示，可以在晶体管3104和3106上方形成互连层3108。互连层3108可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与晶体管3104和3106进行电连接。在一些实施方式中，互连层3108包括多个ILD层和以多个工艺形成在其中的互连。例如，互连层3108中的互连可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图31F中所示的ILD层和互连可以统称为互连层3108。与互连层3120不同，在一些实施方式中，互连层3108中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应当理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在互连层3108的制造之后不再有高温工艺，所以使用Cu作为互连层3108中的互连的导电材料可以变得可行。
在一些实施方式中，形成穿过经减薄的第二衬底的触点。如图31E所示，形成从硅衬底3102的正面垂直延伸到硅衬底3102中的触点3119。触点3119可以耦合到互连层3108中的互连。可通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)在硅衬底3102中首先图案化接触孔来形成触点3119。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
在一些实施方式中，将第二衬底减薄。如图31F所示，将硅衬底3102(如图31E所示)减薄以成为具有单晶硅的半导体层3103。硅衬底3102可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄。例如，通过控制CMP工艺的持续时间，可以控制半导体层3103的厚度，以从经减薄的硅衬底3102的背面暴露触点3119。应当理解，在一些示例中，与减薄之前在硅衬底3102中相反，可以在减薄之后从半导体层3103的背面穿过其形成触点3119。在一些实施方式中，在减薄之前，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层3108上沉积诸如氮化硅之类的电介质材料，而在互连层3108上形成钝化层3140。然后，在减薄之前，例如使用粘合剂键合，可以将操作衬底3141附接到钝化层3140上，以允许对硅衬底3102的后续背面处理，例如减薄、触点形成和键合。
在一些实施方式中，在经减薄的第二衬底的背面上形成第二键合层。第二键合层可以包括多个第二键合触点。如图31F所示，键合层3121形成在半导体层3103(即，经减薄的硅衬底3102)的背面上。键合层3121可以包括由电介质围绕的多个键合触点。在一些实施方式中，通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在半导体层3103的背面(与其上形成晶体管3104和3106的正面相对)上沉积电介质层。然后，通过使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与经减薄的硅衬底3102的背面上的触点3119接触的键合触点。可以用导体(例如，Cu)填充接触孔。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层和/或种子层。
方法3300进行到操作3310，如图33所示，其中将第一衬底和第二衬底以背对背方式键合。在键合第一和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图31G所示，以在经减薄的硅衬底3102的背面上面朝上的键合层3121与在经减薄的硅衬底3110的背面上面朝下的键合层3122键合的方式(即，背对背的方式)，键合经减薄的硅衬底3110(即，半导体层3109)和其上形成的部件(例如，晶体管3114和NAND存储器串3128)与经减薄的硅衬底3102(即，半导体层3103)和其上形成的部件(例如，晶体管3104和3106)，从而形成键合界面3112。即，经减薄的硅衬底3110和其上形成的部件可以以背对背的方式与经减薄的硅衬底3102和其上形成的部件键合，使得键合层3121中的键合触点与键合层3122中的键合触点在键合界面3112处接触。在一些实施方式中，在键合之前，对键合表面应用处理工艺，例如等离子体处理、湿处理和/或热处理。作为键合(例如混合键合)的结果，键合界面3112的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层3121中的键合触点和键合层3122中的键合触点彼此对准并接触，使得通过其形成的存储器堆叠层3126和NAND存储器串3128以及晶体管3114和3116可以通过键合的键合触点跨越键合界面3112耦合到晶体管3104和3106。
方法3300进行到操作3312，如图33所示，其中形成焊盘引出互连层。可以在第二晶体管或NAND存储器串阵列上方形成焊盘引出互连层。如图31H所示，去除钝化层3123和操作衬底3101(如图13G所示)以暴露互连层3130，并且在多晶硅层3111上的互连层3130和NAND存储器串3128上方形成焊盘引出互连层3136。焊盘引出互连层3136可以包括形成在一个或多个ILD层中的互连，例如接触焊盘3138。接触焊盘3138可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。应当理解，尽管未示出，但是在一些示例中，可以去除钝化层3140和操作衬底3141以暴露互连层3108，并且焊盘引出互连层3136可以形成在半导体层3103上的互连层3108与晶体管3104和3106上方。
图36示出了根据本公开内容的一些方面的具有存储器器件的系统3600的框图。系统3600可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他合适的电子设备。如图36所示，系统3600可包括主机3608和具有一个或多个存储器器件3604和存储器控制器3606的存储器系统3602。主机3608可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机3608可被配置为将数据发送到存储器器件3604或从其接收数据。
存储器器件3604可以是本文所公开的任何存储器器件，例如3D存储器器件100和101。在一些实施方式中，每个存储器器件3604包括存储器单元阵列、存储器单元阵列的第一外围电路和存储器单元阵列的第二外围电路，其在不同平面中彼此堆叠，如上文详细描述的。
根据一些实施方式，存储器控制器3606耦合到存储器器件3604和主机3608，并且被配置为控制存储器器件3604。存储器控制器3606可管理存储在存储器器件3604中的数据并与主机3608通信。在一些实施方式中，存储器控制器3606被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算机、数码相机、移动电话等电子设备中使用的其他介质。在一些实施方式中，存储器控制器3606被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或嵌入式多媒体卡用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器3606可被配置为控制存储器器件3604的操作，例如读取、擦除和编程操作。在一些实施方式中，存储器控制器3606被配置为通过第一外围电路和第二外围电路控制存储器单元阵列。存储器控制器3606还可被配置为管理关于存储在或待存储在存储器器件3604中的数据的各种功能，包括(但不限于)坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器3606还被配置为针对从存储器器件3604读取或向其写入的数据来处理纠错码(ECC)。也可以由存储器控制器3606执行任何其他合适的功能，例如，对存储器器件3604编程。存储器控制器3606可以根据特定通信协议与外部设备(例如，主机3608)通信。例如，存储器控制器3606可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议诸如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强的小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器3606和一个或多个存储器器件3604可以集成到各种类型的存储器器件中，例如，包括在相同的封装中，诸如通用闪存存储(UFS)封装或eMMC封装。即，存储器系统3602可以被实现和封装到不同类型的终端电子产品中。在如图37A中所示的一个示例中，存储器控制器3606和单个存储器器件3604可集成到存储器卡1602中。存储器卡3702可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡3702可进一步包括将存储器卡3702与主机(例如，图36中的主机3608)耦合的存储器卡连接器3704。在如图37B所示的另一示例中，存储器控制器3606和多个存储器器件3604可以被集成到SSD3706中。SSD 3706还可以包括将SSD 3706与主机(例如，图36中的主机3608)耦合的SSD连接器3708。在一些实施方式中，SSD 3706的存储容量和/或操作速度大于存储器卡3702的存储容量和/或操作速度。
根据本公开内容的一个方面，一种3D存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括NAND存储器串阵列、包括第一晶体管的NAND存储器串阵列的第一外围电路、在NAND存储器串阵列与第一外围电路之间的多晶硅层、以及与第一晶体管接触的第一半导体层。多晶硅层与NAND存储器串阵列的源极接触。第二半导体结构包括NAND存储器串阵列的第二外围电路以及与第二晶体管接触的第二半导体层，该第二外围电路包括第二晶体管。第二外围电路在键合界面与第二半导体层之间。第一半导体层在多晶硅层与第二半导体层之间。
在一些实施方式中，第一外围电路在第一半导体层与多晶硅层之间。
在一些实施方式中，第一半导体层和第二半导体层中的每一个包括单晶硅。
在一些实施方式中，第二半导体层的厚度大于第一半导体层的厚度。
在一些实施方式中，第一晶体管包括第一栅极电介质，第二晶体管包括第二栅极电介质，并且第二栅极电介质的厚度大于第一栅极电介质的厚度。
在一些实施方式中，第一栅极电介质和第二栅极电介质的厚度之间的差是至少5倍。
在一些实施方式中，第一半导体结构还包括NAND存储器串阵列的第三外围电路，并且第三外围电路包括第三晶体管，第三晶体管包括第三栅极电介质。在一些实施方式中，第二半导体结构还包括NAND存储器串阵列的第四外围电路，并且第四外围电路包括第四晶体管，第四晶体管包括第四栅极电介质。
在一些实施方式中，第三栅极电介质和第四栅极电介质具有相同厚度。
在一些实施方式中，第三栅极电介质和第四栅极电介质的厚度在第一栅极电介质和第二栅极电介质的厚度之间。
在一些实施方式中，第三外围电路和第四外围电路包括页缓冲器电路或逻辑电路中的至少一个。
在一些实施方式中，第一半导体结构还包括在多晶硅层与第一外围电路之间的第一互连层，并且第一互连层包括耦合到第一晶体管的第一互连。在一些实施方式中，第二半导体结构还包括在键合界面与第二外围电路之间的第二互连层，并且第二互连层包括耦合到第二晶体管的第二互连。
在一些实施方式中，第一互连包括钨。
在一些实施方式中，第一半导体结构还包括第三互连层，使得NAND存储器串阵列在第三互连层与多晶硅层之间；以及穿过多晶硅层并且将第三互连耦合到第一互连的第一触点；以及穿过第一半导体层并且将第一互连耦合到第二互连的第二触点。
在一些实施方式中，第一半导体结构还包括在NAND存储器串阵列上方的第一焊盘引出互连层，或者第二半导体结构还包括与第二半导体层接触的第二焊盘引出互连层。
在一些实施方式中，第一外围电路包括驱动电路，并且第二外围电路包括I/O电路。
在一些实施方式中，3D存储器器件还包括第一电压源，第一电压源耦合到第一外围电路并且被配置为将第一电压提供到第一外围电路，以及第二电压源，第二电压源耦合到第二外围电路并且被配置为将第二电压提供到第二外围电路。在一些实施方式中，第二电压大于第一电压。
在一些实施方式中，第一半导体结构还包括第一键合层，第一键合层包括第一键合触点，使得第一半导体层在第一键合层与第一外围电路之间。在一些实施方式中，第二半导体结构还包括第二键合层，第二键合层包括第二键合触点，使得第二外围电路在第二键合层与第二半导体层之间。在一些实施方式中，第一键合触点在键合界面处与第二键合触点接触。
在一些实施方式中，在第一半导体层上形成第一晶体管，并且在第二半导体层上形成第二晶体管。
根据本公开内容的另一方面，一种系统包括被配置为存储数据的存储器器件。该存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括NAND存储器串阵列、包括第一晶体管的NAND存储器串阵列的第一外围电路、在NAND存储器串阵列与第一外围电路之间的多晶硅层、以及与第一晶体管接触的第一半导体层。多晶硅层与NAND存储器串阵列的源极接触。第二半导体结构包括NAND存储器串阵列的第二外围电路以及与第二晶体管接触的第二半导体层，该第二外围电路包括第二晶体管。第二外围电路在键合界面与第二半导体层之间。第一半导体层在多晶硅层与第二半导体层之间。该系统还包括存储器控制器，存储器控制器耦合到存储器器件且被配置为通过第一外围电路和第二外围电路控制存储器单元阵列。
根据本公开内容的又一方面，公开了一种用于形成3D存储器器件的方法。在第一衬底的正面上形成第一晶体管。在第一衬底上的第一晶体管上方形成多晶硅层。在多晶硅层上形成NAND存储器串阵列。在第二衬底上形成第二晶体管。以背对面方式键合第一衬底和第二衬底。
在一些实施方式中，在键合第一衬底和第二衬底之后，在NAND存储器串阵列上方形成焊盘引出互连层。
在一些实施方式中，在键合第一衬底和第二衬底之后，减薄第二衬底，并且在减薄的第二衬底上形成焊盘引出互连层。
在一些实施方式中，键合第一衬底和第二衬底包括混合键合。
在一些实施方式中，在第一衬底的背面上形成包括第一键合触点的第一键合层，在第二晶体管上方形成包括第二键合触点的第二键合层，并且在键合第一衬底和第二衬底之后，第一键合触点在键合界面处与第二键合触点接触。
在一些实施方式中，形成穿过多晶硅层的第一触点。
在一些实施方式中，在键合第一衬底和第二衬底键合之前，减薄第一衬底，并且形成穿过减薄的第一衬底的第二触点。
在一些实施方式中，为了形成第一晶体管，形成第一栅极电介质，为了形成第二晶体管，形成第二栅极电介质，并且第二栅极电介质的厚度大于第一栅极电介质的厚度。
根据本公开内容的再一方面，公开了一种用于形成3D存储器器件的方法。在第一衬底上形成第一晶体管。在第一晶体管上方形成半导体层。半导体层包括单晶硅。在半导体层上形成第二晶体管。在第二晶体管上方形成多晶硅层。在多晶硅层上形成NAND存储器串阵列。
在一些实施方式中，在NAND存储器串阵列上方形成焊盘引出互连层。
在一些实施方式中，在形成NAND存储器串阵列之后，减薄第一衬底，并且在减薄的第一衬底上形成焊盘引出互连层。
在一些实施方式中，在形成多晶硅层之前，形成穿过半导体层的第一触点。
在一些实施方式中，形成穿过多晶硅层的第二触点。
在一些实施方式中，为了形成半导体层，键合第二衬底和第一衬底，并且减薄第二衬底以留下半导体层。
在一些实施方式中，键合第二衬底和第一衬底包括转移键合。
在一些实施方式中，为了形成第一晶体管，形成第一栅极电介质，为了形成第二晶体管，形成第二栅极电介质，并且第一栅极电介质的厚度大于第二栅极电介质的厚度。
可以容易地修改特定实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同变换的含义和范围内。
本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求及其等同变换来限定。
Claims (35)
1.一种三维(3D)存储器器件，包括：
第一半导体结构，所述第一半导体结构包括：
NAND存储器串阵列；
所述NAND存储器串阵列的第一外围电路，所述第一外围电路包括第一晶体管；
多晶硅层，所述多晶硅层在所述NAND存储器串阵列与所述第一外围电路之间，所述多晶硅层与所述NAND存储器串阵列的源极接触；以及
第一半导体层，所述第一半导体层与所述第一晶体管接触；
第二半导体结构，所述第二半导体结构包括：
所述NAND存储器串阵列的第二外围电路，所述第二外围电路包括第二晶体管；以及
第二半导体层，所述第二半导体层与所述第二晶体管接触；以及键合界面，所述键合界面在所述第一半导体结构与所述第二半导体结构之间，
其中，所述第二外围电路在所述键合界面与所述第二半导体层之间；并且
所述第一半导体层在所述多晶硅层与所述第二半导体层之间。
2.根据权利要求1所述的3D存储器器件，其中，所述第一外围电路在所述第一半导体层与所述多晶硅层之间。
3.根据权利要求1或2所述的3D存储器器件，其中，所述第一半导体层和所述第二半导体层中的每一个包括单晶硅。
4.根据权利要求1-3中任一项所述的3D存储器器件，其中，所述第二半导体层的厚度大于所述第一半导体层的厚度。
5.根据权利要求1-4中任一项所述的3D存储器器件，其中，
所述第一晶体管包括第一栅极电介质；
所述第二晶体管包括第二栅极电介质；并且
所述第二栅极电介质的厚度大于所述第一栅极电介质的厚度。
6.根据权利要求5所述的3D存储器器件，其中，所述第一栅极电介质和所述第二栅极电介质的所述厚度之间的差是至少5倍。
7.根据权利要求5或6所述的3D存储器器件，其中，
所述第一半导体结构还包括所述NAND存储器串阵列的第三外围电路，所述第三外围电路包括第三晶体管，所述第三晶体管包括第三栅极电介质；并且
所述第二半导体结构还包括所述NAND存储器串阵列的第四外围电路，所述第四外围电路包括第四晶体管，所述第四晶体管包括第四栅极电介质。
8.根据权利要求7所述的3D存储器器件，其中，所述第三栅极电介质和所述第四栅极电介质具有相同的厚度。
9.根据权利要求8所述的3D存储器器件，其中，所述第三栅极电介质和所述第四栅极电介质的所述厚度在所述第一栅极电介质和所述第二栅极电介质的所述厚度之间。
10.根据权利要求7-9中任一项所述的3D存储器器件，其中，所述第三外围电路和所述第四外围电路包括页缓冲器电路或逻辑电路中的至少一个。
11.根据权利要求1-10中任一项所述的3D存储器器件，其中，
所述第一半导体结构还包括在所述多晶硅层与所述第一外围电路之间的第一互连层，所述第一互连层包括耦合到所述第一晶体管的第一互连；并且
所述第二半导体结构还包括在所述键合界面与所述第二外围电路之间的第二互连层，所述第二互连层包括耦合到所述第二晶体管的第二互连。
12.根据权利要求11所述的3D存储器器件，其中，所述第一互连包括钨。
13.根据权利要求11或12所述的3D存储器器件，其中，所述第一半导体结构还包括：
第三互连层，使得所述NAND存储器串阵列在所述第三互连层与所述多晶硅层之间，所述第三互连层包括耦合到所述NAND存储器串阵列的第三互连；
第一触点，所述第一触点穿过所述多晶硅层并且将所述第三互连耦合到所述第一互连；以及
第二触点，所述第二触点穿过所述第一半导体层并且将所述第一互连耦合到所述第二互连。
14.根据权利要求1-13中任一项所述的3D存储器器件，其中，
所述第一半导体结构还包括在所述NAND存储器串阵列上方的第一焊盘引出互连层；或者
所述第二半导体结构还包括与所述第二半导体层接触的第二焊盘引出互连层。
15.根据权利要求1-14中任一项所述的3D存储器器件，其中，所述第二外围电路包括驱动电路，并且所述第一外围电路包括输入/输出(I/O)电路。
16.根据权利要求1-15中任一项所述的3D存储器器件，还包括：
第一电压源，所述第一电压源耦合到所述第一外围电路并且被配置为将第一电压提供到所述第一外围电路；以及
第二电压源，所述第二电压源耦合到所述第二外围电路并且被配置为将第二电压提供到所述第二外围电路，
其中，所述第二电压大于所述第一电压。
17.根据权利要求1-16中任一项所述的3D存储器器件，其中，
所述第一半导体结构还包括第一键合层，使得所述第一半导体层在所述第一键合层与所述第一外围电路之间，所述第一键合层包括第一键合触点；
所述第二半导体结构还包括第二键合层，使得所述第二外围电路在所述第二键合层与所述第二半导体层之间，所述第二键合层包括第二键合触点；以及
所述第一键合触点在所述键合界面处与所述第二键合触点接触。
18.根据权利要求1-17中任一项所述的3D存储器器件，其中，在所述第一半导体层上形成所述第一晶体管，并且在所述第二半导体层上形成所述第二晶体管。
19.一种系统，包括：
存储器器件，所述存储器器件被配置为存储数据，并且所述存储器器件包括：
第一半导体结构，所述第一半导体结构包括：
NAND存储器串阵列；
所述NAND存储器串阵列的第一外围电路，所述第一外围电路包括第一晶体管；
多晶硅层，所述多晶硅层在所述NAND存储器串阵列与所述第一外围电路之间，所述多晶硅层与所述NAND存储器串阵列的源极接触；以及
第一半导体层，所述第一半导体层与所述第一晶体管接触；第二半导体结构，所述第二半导体结构包括：
所述NAND存储器串阵列的第二外围电路，所述第二外围电路包括第二晶体管；以及
第二半导体层，所述第二半导体层与所述第二晶体管接触；以及
键合界面，所述键合界面在所述第一半导体结构与所述第二半导体结构之间，其中，所述第二外围电路在所述键合界面与所述第二半导体层之间，并且所述第一半导体层在所述多晶硅层与所述第二半导体层之间；以及
存储器控制器，所述存储器控制器耦合到所述存储器器件并且被配置为通过所述第一外围电路和所述第二外围电路控制所述NAND存储器串阵列。
20.一种用于形成三维(3D)存储器器件的方法，包括：
在第一衬底的正面上形成第一晶体管；
在所述第一衬底上的所述第一晶体管上方形成多晶硅层；
在所述多晶硅层上形成NAND存储器串阵列；
在第二衬底上形成第二晶体管；以及
以背对面方式键合所述第一衬底和所述第二衬底。
21.根据权利要求20所述的方法，还包括在键合所述第一衬底和所述第二衬底之后，在所述NAND存储器串阵列上方形成焊盘引出互连层。
22.根据权利要求20所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之后，减薄所述第二衬底；以及
在减薄的所述第二衬底上形成焊盘引出互连层。
23.根据权利要求20-22中任一项所述的方法，其中，键合所述第一衬底和所述第二衬底包括混合键合。
24.根据权利要求20-23中任一项所述的方法，还包括：
在所述第一衬底的背面上形成第一键合层，所述第一键合层包括第一键合触点；以及
在所述第二晶体管上方形成第二键合层，所述第二键合层包括第二键合触点，
其中，在键合所述第一衬底和所述第二衬底之后，所述第一键合触点在键合界面处与所述第二键合触点接触。
25.根据权利要求20-24中任一项所述的方法，还包括形成穿过所述多晶硅层的第一触点。
26.根据权利要求20-25中任一项所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之前，减薄所述第一衬底；以及
形成穿过减薄的所述第一衬底的第二触点。
27.根据权利要求20-26中任一项所述的方法，其中，
形成所述第一晶体管包括形成第一栅极电介质；并且
形成所述第二晶体管包括形成第二栅极电介质；并且
所述第二栅极电介质的厚度大于所述第一栅极电介质的厚度。
28.一种用于形成三维(3D)存储器器件的方法，包括：
在第一衬底上形成第一晶体管；
在所述第一晶体管上方形成半导体层，其中，所述半导体层包括单晶硅；
在所述半导体层上形成第二晶体管；
在所述第二晶体管上方形成多晶硅层；以及
在所述多晶硅层上形成NAND存储器串阵列。
29.根据权利要求28所述的方法，还包括在所述NAND存储器串阵列上方形成焊盘引出互连层。
30.根据权利要求28所述的方法，还包括：
在形成所述NAND存储器串阵列之后，减薄所述第一衬底；以及
在减薄的所述第一衬底上形成焊盘引出互连层。
31.根据权利要求28-30中任一项所述的方法，还包括在形成所述多晶硅层之前，形成穿过所述半导体层的第一触点。
32.根据权利要求28-31中任一项所述的方法，还包括形成穿过所述多晶硅层的第二触点。
33.根据权利要求28-32中任一项所述的方法，其中，形成所述半导体层包括：
键合第二衬底和所述第一衬底；以及
减薄所述第二衬底以留下所述半导体层。
34.根据权利要求33所述的方法，其中，键合所述第二衬底和所述第一衬底包括转移键合。
35.根据权利要求28-34中任一项所述的方法，其中
形成所述第一晶体管包括形成第一栅极电介质；
形成所述第二晶体管包括形成第二栅极电介质；并且
所述第一栅极电介质的厚度大于所述第二栅极电介质的厚度。
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