CN114097081A - 三维存储器器件及其形成方法 - Google Patents

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Abstract

在某些方面中，三维(3D)存储器器件包括单晶硅层、多晶硅层、与单晶硅层接触的晶体管以及与多晶硅层接触的沟道结构。多晶硅层和单晶硅层不重叠并且至少部分不共面。

Description

三维存储器器件及其形成方法
背景技术
本公开涉及存储器器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元被缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，用于平面存储器单元的存储器密度接近上限。
三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
在一个方面中，一种3D存储器器件包括单晶硅层、多晶硅层、与单晶硅层接触的晶体管以及与多晶硅层接触的沟道结构。多晶硅层和单晶硅层不重叠并且至少部分不共面。
在另一方面中，一种3D存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括单晶硅层、多晶硅层、NAND存储器串以及NAND存储器串的第一外围电路。第一外围电路包括与单晶硅层接触的第一晶体管。NAND存储器串包括与多晶硅层接触的沟道结构。第二半导体结构包括NAND存储器串的第二外围电路。第二外围电路包括第二晶体管。
在又一方面中，一种3D存储器器件包括第一半导体结构和第二半导体结构。第一半导体结构包括单晶硅层、多晶硅层、与单晶硅层接触的第一晶体管以及与多晶硅层接触的沟道结构。第二半导体结构包括第二晶体管。第一晶体管被配置为接收第一电压，并且第二晶体管被配置为接收第二电压。第一电压大于第二电压。
在再一方面中，一种系统包括被配置为存储数据的3D存储器器件。3D存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括单晶硅层、多晶硅层、NAND存储器串以及NAND存储器串的第一外围电路。第一外围电路包括与单晶硅层接触的第一晶体管。NAND存储器串包括与多晶硅层接触的沟道结构。第二半导体结构包括NAND存储器串的第二外围电路。第二外围电路包括第二晶体管。该系统还包括耦合到3D存储器器件并且被配置为通过第一外围电路和第二外围电路控制NAND存储器串的存储器控制器。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与说明书一起进一步用于解释本公开的原理并且使得相关领域技术人员能够制成和使用本公开。
图1A示出了根据本公开的一些方面的3D存储器器件的截面的示意图。
图1B示出了根据本公开的一些方面的另一3D存储器器件的截面的示意图。
图2示出了根据本公开的一些方面的包括外围电路的存储器器件的示意性电路图。
图3示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的存储器器件的框图。
图4A示出了根据本公开的一些方面的提供有各种电压的外围电路的框图。
图4B示出了根据本公开的一些方面的提供有布置在分离的半导体结构中的各种电压的外围电路的示意图。
图5A和5B分别示出了根据本公开的一些方面的平面晶体管的透视图和侧视图。
图6A和6B分别示出了根据本公开的一些方面的3D晶体管的透视图和侧视图。
图7示出了根据本公开的一些方面的字线驱动器和页缓冲器的电路图。
图8A-8C示出了根据本公开的各个方面的3D存储器器件中的各种NAND存储器串的侧视图。
图9A-9D示出了根据本公开的各个方面的图1A和图1B中的3D存储器器件的各种示例的侧视图。
图10A-10L示出了根据本公开的一些方面的用于形成图9A-9D中的3D存储器器件的制造工艺。
图11示出了根据本公开的一些方面的用于形成图9A-9D中的3D存储器器件的方法的流程图。
图12示出了根据本公开的一些方面的具有存储器器件的示例性系统的框图。
图13A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的图。
图13B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他配置和布置。此外，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括“在某物上方”或“在某物之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上层结构之上延伸，或者可以具有小于下层结构或上层结构的范围的范围。此外，层可以是同质或非同质的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连通路(过孔)触点)以及一个或多个电介质层。
随着3D存储器器件(例如3D NAND闪存存储器器件)的发展，更多的堆堆叠体(例如，更多的字线和由此产生的更多的存储器单元)需要更多的外围电路(以及形成外围电路部件，例如晶体管)用于操作3D存储器器件。例如，页缓冲器的数量和/或尺寸需要增加以匹配增加数量的存储器单元。在另一示例中，字线驱动器中的串驱动器数量与3D NAND闪存存储器中的字线数量成正比。因此，字线的不断增加也增加了字线驱动器占用的面积，以及金属布线的复杂性，有时甚至会增加金属层的数量。此外，在其中存储器单元阵列和外围电路制造在不同的衬底上并且键合在一起的一些3D存储器器件中，外围电路面积的不断增加成为减小总芯片尺寸的瓶颈，因为存储器单元阵列可以通过增加层数而不是增加平面尺寸来垂直放大。
因此，期望随着外围电路及其晶体管的数量增加而减少3D存储器器件的外围电路所占用的平面面积。然而，随着用于逻辑器件的先进互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)技术节点趋势，缩小外围电路的晶体管尺寸将导致显著的成本增加和更高的漏电流，这对于存储器器件而言是不期望的。此外，由于3D NAND闪存存储器器件在某些存储器操作(例如，编程和擦除)中需要相对较高的电压(例如，高于3.3V)，而不像逻辑器件那样会随着CMOS技术节点的进步而降低其工作电压，因此不能降低提供给存储器外围电路的电压。因此，随着CMOS技术节点的发展趋势来缩小存储器外围电路的尺寸(像普通逻辑器件一样)变得不可行。
此外，随着3D NAND闪存存储器器件中堆堆叠体的数量不断增加，栅极感应漏极泄漏(gate-induced-drain-leakage，GIDL)辅助体偏置变得比其他擦除机制(例如，P阱批量擦除)更合适于擦除操作，以确保擦除有效性和可变性控制。然而，为了产生GIDL辅助体偏置，NAND存储器串的源极需要接触多晶硅层，而不是单晶硅衬底，这与形成在单晶硅衬底中的外围电路的晶体管不兼容。
为了解决上述问题中的一个或多个，本公开提出一种解决方案，其中，存储器器件的至少一些外围电路与存储器单元阵列(例如，NAND存储器串)形成在同一半导体结构中(例如，在同一衬底上)以减小外围电路的平面芯片尺寸，以及存储器器件的总芯片尺寸。此外，具有台阶高度(即，不重叠且至少部分不共面)的多晶硅层和的单晶硅层可以形成在同一半导体结构中，以实现外围电路和执行GIDL擦除操作的NAND存储器串的集成。在一些实施方式中，外围电路的晶体管形成在单晶硅衬底的一个区域中，并且多晶硅层形成在同一单晶硅衬底的另一个区域中，单晶硅衬底可以在稍后从最终产品中去除，以允许NAND存储器串的沟道结构形成在多晶硅层上，以允许GIDL擦除操作。
根据本公开的一些方面，基于不同的性能要求(例如施加到其晶体管的电压)，外围电路可以在垂直方向上分成不同的平面，这会影响晶体管的尺寸(例如，栅极电介质厚度)、其中形成晶体管的衬底的尺寸(例如，衬底厚度)和热预算(例如，互连材料)。因此，具有不同尺寸要求(例如，栅极电介质厚度和衬底厚度)和热预算的外围电路可以在不同工艺中制造，以减少彼此的设计和工艺约束，从而改进器件性能和制造复杂度。在一些实施方式中，存储器单元阵列(例如，NAND存储器串)和提供有相对较高电压(例如，高于3.3V)的存储器外围电路由于其高工艺兼容性而形成在相同的半导体结构中。
根据本公开的一些方面，具有不同性能和尺寸要求的存储器单元阵列和各种外围电路可以在不同的衬底上并行制造，并且然后使用各种接合技术(例如，混合键合)彼此堆叠。结果，可以进一步缩短存储器器件的制造周期。此外，由于不同器件的热预算变得相互独立，因此具有期望电性能但热预算较低的互连材料(例如，铜)可以用于互连存储器单元和外围电路的晶体管，从而进一步改进器件性能。键合技术也可以带来附加的益处。在一些实施方式中，以面对面方式的混合键合在键合的半导体结构之间实现了数百万个平行的短互连，以增加存储器器件的吞吐量和输入/输出(I/O)速度。
图1A示出了根据本公开的一些方面的3D存储器器件100的截面的示意图。3D存储器器件100代表键合芯片的示例。在一些实施方式中，3D存储器器件100的至少一些部件(例如，存储器单元阵列和外围电路)分别并行地形成在不同的衬底上，并且然后接合以形成键合芯片(该工艺在本文中称为“并行工艺”)。需要注意的是，在图1A中添加了x轴和y轴以进一步示出半导体器件的部件的空间关系。半导体器件(例如，3D存储器器件100)的衬底包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所用，当衬底在y方向(垂直方向或厚度方向)上定位在半导体器件的最低平面中时，在y方向上相对于半导体器件的衬底，确定半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。用于描述空间关系的相同概念适用于整个本公开。
3D存储器器件100可以包括第一半导体结构102，第一半导体结构102包括存储器单元的阵列(本文也称为“存储器单元阵列”)。在一些实施方式中，存储器单元阵列包括NAND闪存存储器单元阵列。为便于描述，在本公开中可以使用NAND闪存存储器单元阵列作为示例来描述存储器单元阵列。但是应当理解，存储器单元阵列不限于NAND闪存存储器单元阵列，并且可以包括任何其他合适类型的存储器单元阵列，例如NOR闪存存储器单元阵列、相变存储器(phase change memory，PCM)单元阵列、电阻式存储器单元阵列、磁存储器单元阵列、自旋转移力矩(spin transfer torque，STT)存储器单元阵列，仅举几例。
第一半导体结构102可以包括NAND闪存存储器器件，其中以3DNAND存储器串阵列和/或二维(2D)NAND存储器单元阵列的形式提供存储器单元。NAND存储器单元可以被组织为页或指，页或指然后被组织为块，其中每个NAND存储器单元耦合到称为位线(bit line，BL)的单独线。NAND存储器单元中具有相同垂直位置的所有单元可以通过控制栅极经由字线(word line，WL)耦合。在一些实施方式中，存储器面包含通过同一位线耦合的特定数量的块。第一半导体结构102可以包括一个或多个存储器面，并且执行所有读取/编程(写入)/擦除操作所需的外围电路可以包括在第一半导体结构102和第二半导体结构104中。
在一些实施方式中，NAND存储器单元阵列是2D NAND存储器单元阵列，每个2DNAND存储器单元包括浮栅晶体管。根据一些实施方式，2DNAND存储器单元阵列包括多个2DNAND存储器串，每个2D NAND存储器串包括串联连接的多个存储器单元(类似于NAND门)和两个选择晶体管。根据一些实施方式，每个2D NAND存储器串被布置在衬底上的相同平面(即，本文中指的是平坦的二维(2D)表面，不同于本公开中的术语“存储器面”)中。在一些实施方式中，NAND存储器单元阵列是3D NAND存储器串阵列，每个3D NAND存储器串穿过堆叠体结构(例如，存储器堆叠体)在衬底上方(3D)垂直延伸。根据3D NAND技术(例如，存储器堆叠体中的层数/级数)，3D NAND存储器串通常包括一定数量的NAND存储器单元，每个NAND存储器单元包括浮栅晶体管或电荷捕获晶体管。
如图1A所示，第一半导体结构102还可以包括存储器单元阵列的至少一些外围电路，并且3D存储器器件100还可以包括第二半导体结构104，每个第二半导体结构104包括存储器单元阵列的一些外围电路。也就是说，存储器单元阵列的外围电路可以分离为至少两个半导体结构102和104，并且一些外围电路和存储器单元阵列都可以集成到第一半导体结构102中。外围电路(又称控制和感测电路)可以包括用于促进存储器单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或发生器、电流或电压参考、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。第一半导体结构102和第二半导体结构104中的外围电路可以使用CMOS技术，例如，可以在任何合适的技术节点中用逻辑工艺来实施。
如图1A所示，根据一些实施方式，第一半导体结构102和第二半导体结构104堆叠在不同的平面中。结果，与其中所有外围电路布置在同一平面中的存储器器件相比，第一半导体结构102中的存储器单元阵列和外围电路以及第二半导体结构104中的外围电路可以堆叠在不同的平面中以减小3D存储器器件100的平面尺寸。如图1A所示，3D存储器器件100还包括垂直地位于第一半导体结构102和与第二半导体结构104之间的键合界面103。键合界面103可以是通过如下文详细描述的任何合适的键合技术(例如，混合键合)形成的两个半导体结构之间的界面。
如下文详细描述的，第一半导体结构102和第二半导体结构104可以通过并行工艺分别(并且在一些实施方式中并行地)制造，使得制造第一第二半导体结构102和第二半导体结构104中的一个半导体结构的热预算不限制制造第一半导体结构102和第二半导体结构104中的另一个半导体结构的工艺。此外，与电路板(例如，印刷电路板(printed circuitboard，PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线相反，可以跨越键合界面103形成大量互连(例如，键合触点)以形成半导体结构102和104之间的直接、短距离(例如，微米级)电连接，从而消除芯片接口延迟并且以降低的功耗实现高速I/O吞吐量。可以通过跨越键合界面103的互连(例如，键合触点)来执行不同半导体结构102和104中的存储器单元阵列和不同外围电路之间的数据传递。通过垂直集成第一半导体结构102和第二半导体结构104，可以减小芯片尺寸，并且可以增加存储器单元密度。
此外，如图1A所示，3D存储器器件100的第一半导体结构102还可以包括用于焊盘引出目的的焊盘引出互连层108，即，使用其上可以焊接键合线的接触焊盘与外部设备互连。应当理解，在一些示例中，焊盘引出互连层108可以包括在不包括存储器单元阵列的第二半导体结构104中。例如，如图1B所示，3D存储器器件101的第二半导体结构104可以包括焊盘引出互连层108。也就是说，焊盘引出互连层108可以布置在3D存储器器件100或101的任一侧上。
与本公开的范围一致，在一些实施方式中，虽然形成在相同的第一半导体结构102中，但是NAND存储器串的沟道结构和外围电路的晶体管接触不同的半导体层。例如，沟道结构的源极端可以接触多晶硅层(例如N型掺杂多晶硅层)，以实现GIDL擦除操作，而晶体管可以接触单晶硅层(例如，硅衬底的其余部分)。在一些实施方式中，不同的半导体层具有台阶高度(即，不重叠且至少部分不共面)，以允许在同一第一半导体结构102中的同一衬底上形成的NAND存储器串和外围电路的共存。
图2示出了根据本公开的一些方面的包括外围电路的存储器器件200的示意性电路图。存储器器件200可以包括存储器单元阵列201和耦合到存储器单元阵列201的外围电路202。3D存储器器件100和101可以是存储器器件200的示例，其中，在第一半导体结构102中可以包括外围电路202的一部分和存储器单元阵列201，并且在第二半导体结构104中可以包括外围电路202的一部分。存储器单元阵列201可以是NAND闪存存储器单元阵列，其中，以NAND存储器串208阵列的形式提供存储器单元206，每个NAND存储器串208在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储器串208包括串联耦合并且垂直堆叠的多个存储器单元206。每个存储器单元206可以保持连续的模拟值(例如，电压或电荷)，这取决于在存储器单元206的区域内捕获的电子数量。每个存储器单元206可以是包括浮栅晶体管的浮栅类型的存储器单元，或包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元206是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(single-level cell，SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元206是能够以多于四种的存储器状态来存储多于一位的数据的多级单元(multi-level cell，MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三级单元(triple-level cell，TLC))或每单元存储四位(也称为四级单元(quad-level cell，QLC))。每个MLC可以被编程为采用可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个标称存储值写入单元而从擦除状态采用三个可能的编程电平中的一个编程电平。第四标称存储值可以用于擦除状态。
如图2所示，每个NAND存储器串208可以包括在其源极端处的源极选择栅极(source select gate，SSG)晶体管210和在其漏极端处的漏极选择栅极(drain selectgate，DSG)晶体管212。SSG晶体管210和DSG晶体管212可以被配置为在读取和编程操作期间激活选定的NAND存储器串208(阵列的列)。在一些实施方式中，同一块204中的NAND存储器串208的SSG晶体管210通过同一源极线(source line，SL)214(例如，公共SL)耦合到例如地。根据一些实施方式，每个NAND存储器串208的DSG晶体管212耦合到相应的位线216，可以经由输出总线(未示出)从相应的位线216读取或编程数据。在一些实施方式中，每个NAND存储器串208被配置为通过经由一个或多个DSG线213将选择电压(例如，高于DSG晶体管212的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG晶体管212和/或通过经由一个或多个SSG线215将选择电压(例如，高于SSG晶体管210的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG晶体管210而被选择或取消选择。
如图2所示，NAND存储器串208可以被组织为多个块204，每个块可以具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单元，即，同一块204上的存储器单元206同时被擦除。相邻NAND存储器串208的存储器单元206可以通过字线218耦合，字线218选择存储器单元206的哪一行受读取和编程操作影响。在一些实施方式中，每个字线218耦合到存储器单元206的页220，其是用于编程和读取操作的基本数据单元。以位为单位的一页220的大小可以对应于在一个块204中由字线218耦合的NAND存储器串208的数量。每个字线218可以包括在相应页220中的每个存储器单元206处的多个控制栅极(栅极电极)和耦合控制栅极的栅极线。
图8A-8C示出了根据本公开的各个方面的3D存储器器件中的各种NAND存储器串208的侧视图。如图8A所示，NAND存储器串208可以在衬底802上方垂直延伸穿过存储器堆叠体804。衬底802可以是包括硅(例如，单晶硅、c硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(silicon on insulator，SOI)、绝缘体上锗(germanium on insulator，GOI)或任何其他合适的半导体材料的半导体层。在一些实施方式中，衬底802包括单晶硅。
存储器堆叠体804可以包括交错的栅极导电层806和电介质层808。存储器堆叠体804中的栅极导电层806和电介质层808对的数量可以决定存储器单元阵列201中的存储器单元206的数量。栅极导电层806可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层806包括金属层，例如钨层。在一些实施方式中，每个栅极导电层806包括掺杂多晶硅层。每个栅极导电层806可以包括围绕存储器单元的控制栅极、DSG晶体管212的栅极或SSG晶体管210的栅极，并且可以横向延伸为存储器堆叠体804顶部处的DSG线213、存储器堆叠体804底部处的SSG线215，或DSG线213与SSG线215之间的字线218。
如图8A所示，NAND存储器串208包括垂直延伸穿过存储器堆叠体804的沟道结构812A。在一些实施方式中，沟道结构812A包括填充有(一种或多种)半导体材料(例如，作为半导体沟道820)和(一种或多种)电介质材料(例如，作为存储膜818)的沟道孔。在一些实施方式中，半导体沟道820包括硅，例如多晶硅。在一些实施方式中，存储膜818是复合电介质层，包括隧穿层826、存储层824(也称为“电荷捕获/存储层”)和阻挡层822。沟道结构812A可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道820、隧穿层826、存储层824、阻挡层822以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层826可以包括氧化硅、氮氧化硅或其任何组合。存储层824可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层822可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜818可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。沟道结构812A还可以包括在NAND存储器串208的漏极端上的沟道插塞816。沟道插塞816可以包括多晶硅并且与半导体沟道820接触。
如图8A所示，NAND存储器串208还可以包括在其源极端上的半导体插塞814，半导体插塞814与沟道结构812A的半导体沟道820接触。半导体插塞814(也称为选择性外延生长(selective epitaxial growth，SEG))可以从衬底802选择性地生长，并且因此具有与衬底802相同的材料，例如单晶硅。与NAND存储器串208的源极上的半导体插塞814(例如，在图8A中所示的NAND存储器串208的底部处，也称为底部插塞)接触的沟道结构812A在本文中被称为“底部插塞沟道结构”812A。
在一些实施方式中，NAND存储器串208还包括多个控制栅极(栅极电极)，每个控制栅极是接近沟道结构812A的栅极导电层806的部分。存储器堆叠体804中的每个栅极导电层806可以包括与沟道结构812相交的部分，该部分用作NAND存储器串208的每个存储器单元的控制栅极。
如图8A所示，缝隙结构828A可以垂直延伸穿过存储器堆叠体804并且与衬底802接触。缝隙结构828A可以包括具有导电材料的源极触点830以及衬底802中的阱832(例如，P阱和/或N阱)，导电材料例如多晶硅、金属、金属化合物(例如，氮化钛(TiN)、氮化钽(TaN)等)或硅化物。在一些实施方式中，缝隙结构828A的源极触点830和阱832、缝隙结构828A与沟道结构812A之间的衬底802的一部分以及半导体插塞814用作耦合到NAND存储器串208的源极的源极线214的部分，例如，用于在擦除操作期间将擦除电压施加到NAND存储器串208的源极。
不同于图8A中的底部插塞沟道结构812A，如图8B所示，根据一些实施方式，NAND存储器串208包括侧壁插塞沟道结构812B并且在其源极端上没有半导体插塞814。相反，垂直地位于衬底802与存储器堆叠体804之间的侧壁半导体层803可以与沟道结构812B的半导体沟道820的侧壁接触。侧壁半导体层803可以包括半导体材料，例如多晶硅。也不同于图8A中的缝隙结构828A，如图8B所示，根据一些实施方式，缝隙结构828B不包括阱832，并且缝隙结构828B的源极触点830与侧壁半导体层803接触。在一些实施方式中，缝隙结构828B的源极触点830和侧壁半导体层803共同用作耦合到NAND存储器串208的源极的源极线214的部分，例如，用于在擦除操作期间将擦除电压施加到NAND存储器串208的源极。
如图8C所示，在一些实施方式中，衬底802(例如，具有单晶硅)被半导体层805替换，半导体层805与NAND存储器串208的源极上的底部开放沟道结构812C的半导体沟道820接触。可以去除源极端上的沟道结构812C的存储膜818的部分，以暴露半导体沟道820从而接触半导体层805。在一些实施方式中，NAND存储器串208的源极上的半导体沟道820的部分被掺杂以形成掺杂区834，掺杂区834与半导体层805接触。半导体层805可以包括半导体材料，例如多晶硅。在一些实施方式中，半导体层805包括N型掺杂多晶硅(即，多晶硅层)，以能够进行GIDL擦除操作。也不同于图8A和图8B中的缝隙结构828A和828B，如图8C所示，根据一些实施方式，缝隙结构828C不包括源极触点830，并且因此不用作源极线214的部分。相反，源极触点(未示出)可以形成在半导体层805的相对于沟道结构812C的相对侧上，使得半导体层805的部分和源极触点可以用作耦合到NAND存储器串208的源极的源极线214的部分，例如，用于在擦除操作期间将擦除电压施加到NAND存储器串208的源极。
参考图2，外围电路202可以通过位线216、字线218、源极线214、SSG线215和DSG线213耦合到存储器单元阵列201。如上所述，外围电路202可以包括任何合适的电路，用于通过经由字线218、源极线214、SSG线215和DSG线213施加和感测经由位线216往来于每个目标存储器单元206的电压信号和/或电流信号来促进存储器单元阵列201的操作。外围电路202可以包括使用CMOS技术形成的各种类型的外围电路。例如，图3示出了一些示例性外围电路202，包括页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑312、寄存器314、接口(I/F)316和数据总线318。应该理解，在一些示例中，也可以包括附加外围电路202。
页缓冲器304可以被配置为根据控制逻辑312的控制信号缓冲从存储器单元阵列201读取或编程到存储器单元阵列201的数据。在一个示例中，页缓冲器304可以存储一页编程数据(写入数据)以被编程到存储器单元阵列201的一页220中。在另一示例中，页缓冲器304还执行编程验证操作，以确保数据已经被正确编程到耦合到选定字线218的存储器单元206中。
行解码器/字线驱动器308可以被配置为由控制逻辑312控制，并且选择存储器单元阵列201的块204以及选定块204的字线218。行解码器/字线驱动器308还可以被配置为驱动存储器单元阵列201。例如，行解码器/字线驱动器308可以使用从电压发生器310产生的字线电压来驱动耦合到选定字线218的存储器单元206。
列解码器/位线驱动器306可以被配置为由控制逻辑312控制，并且通过施加从电压发生器310产生的位线电压来选择一个或多个NAND存储器串208。例如，列解码器/位线驱动器306可以施加列信号以用于从页缓冲器304选择将在读取操作中输出的一组N个数据位。
控制逻辑312可以耦合到每个外围电路202，并且被配置为控制外围电路202的操作。寄存器314可以耦合到控制逻辑312，并且包括用于存储状态信息、命令操作码(OP码)和用于控制每个外围电路202的操作的命令地址的状态寄存器、命令寄存器和地址寄存器。
接口316可以耦合到控制逻辑312，并且被配置为将存储器单元阵列201与存储器控制器(未示出)接口连接。在一些实施方式中，接口316用作控制缓冲器，以将从存储器控制器和/或主机(未示出)接收的控制命令缓冲并且中继到控制逻辑312，并且将从控制逻辑312接收的状态信息缓冲并且中继到存储器控制器和/或主机。接口316还可以经由数据总线318耦合到页缓冲器304和列解码器/位线驱动器306，并且用作I/O接口和数据缓冲器以将从存储器控制器和/或主机接收的编程数据缓冲并且中继到页缓冲器304，并且将来自页缓冲器304的读取数据缓冲并且中继到存储器控制器和/或主机。在一些实施方式中，接口316和数据总线318是外围电路202的I/O电路的部分。
电压发生器310可以被配置为由控制逻辑312控制，并且产生要提供到存储器单元阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压和检验电压)和位线电压。在一些实施方式中，电压发生器310是电压源的一部分，电压源提供不同外围电路202的各种电平的电压，如下文详细描述。在一些实施方式中，由电压发生器310提供到(例如)行解码器/字线驱动器308、列解码器/位线驱动器306和页缓冲器304的电压高于足以执行存储器操作的某些电平。例如，提供到页缓冲器304中的页缓冲器电路和/或控制逻辑312中的逻辑电路的电压可以在1.3V与5V之间，例如3.3V，并且提供到行解码器/字线驱动器308和/或列解码器/位线驱动器306中的驱动电路的电压可以在5V与30V之间。
不同于逻辑器件(例如，微处理器)，存储器器件(例如，3D NAND闪存存储器)需要将宽范围的电压提供到不同存储器外围电路。例如，图4A示出了根据本公开的一些方面的提供有各种电压的外围电路的框图。在一些实施方式中，存储器器件(例如，存储器器件200)包括低低电压(LLV)源401、低电压(LV)源403和高电压(HV)源405，其每一个被配置为提供处于相应电平(Vdd1、Vdd2或Vdd3)的电压。例如，Vdd3＞Vdd2＞Vdd1。每个电压源401、403或405可以从外部电源(例如，电池)接收处于合适电平的电压输入。每个电压源401、403或405还可以包括电压转换器和/或电压调节器，以将外部电压输入转换为相应电平(Vdd1、Vdd2或Vdd3)并且维持相应电平(Vdd1、Vdd2或Vdd3)的电压并且通过对应电源轨输出相应电平(Vdd1、Vdd2或Vdd3)的电压。在一些实施方式中，存储器器件200的电压发生器310是电压源401、403和405的部分。
在一些实施方式中，LLV源401被配置为提供低于1.3V的电压，例如在0.9V与1.2V之间(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V，由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为1.2V。在一些实施方式中，LV源403被配置为提供1.3V与3.3V之间的电压(例如，1.3V、1.4V、1.5V、1.6V、1.7V、1.8V、1.9V、2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。在一个示例中，电压为3.3V。在一些实施方式中，HV源405被配置为提供大于3.3V的电压，例如在5V与30V之间(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，上文关于HV源405、LV源403和LLV源401描述的电压范围是为了说明性目的而非限制性的，并且HV源405、LV源403和LLV源401可以提供任何其他合适的电压范围。
基于存储器外围电路(例如，外围电路202)的合适电压电平(Vdd1、Vdd2或Vdd3)，可以将其分类为LLV电路402、LV电路404和HV电路406，它们可以分别耦合到LLV源401、LV源403和HV源405。在一些实施方式中，HV电路406包括一个或多个驱动电路，驱动电路通过字线、位线、SSG线、DSG线、源极线等耦合到存储器单元阵列(例如，存储器单元阵列201)，并且被配置为在执行存储器操作(例如，读取、编程或擦除)时通过将处于合适电平的电压施加到字线、位线、SSG线、DSG线、源极线等来驱动存储器单元阵列。在一个示例中，HV电路406可以包括耦合到字线并且在编程操作期间将在例如5V与30V范围内的编程电压(Vprog)或通过电压(Vpass)施加到字线的字线驱动电路(例如，在行解码器/字线驱动器308中)。在另一示例中，HV电路406可以包括耦合到位线并且在擦除操作期间将在例如5V与30V范围内的擦除电压(Veras)施加到位线的位线驱动电路(例如，在列解码器/位线驱动器306中)。在一些实施方式中，LV电路404包括页缓冲器电路(例如，在页缓冲器304的锁存器中)并且被配置为缓冲从存储器单元阵列读取或编程到存储器单元阵列的数据。例如，可以由LV源403向页缓冲器提供例如3.3V的电压。LV电路404还可以包括逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，LLV电路402包括被配置为将存储器单元阵列与存储器控制器接口连接的I/O电路(例如，在接口316和/或数据总线318中)。例如，可以由LLV源401向I/O电路提供例如1.2V的电压。
如上所述，为了减少存储器外围电路所占用的总面积，可以基于不同的性能要求(例如，所施加的电压)而在不同的半导体结构中分别形成外围电路202。例如，图4B示出了根据本公开的一些方面的布置在单独半导体结构中的提供有各种电压的外围电路的示意图。在一些实施方式中，由于LLV电路402/LV电路404和HV电路406的电压显著不同以及由此产生的器件尺寸不同，例如不同的半导体层(例如，衬底或减薄的衬底)厚度和不同的栅极电介质厚度，因此它们例如分别被分离在半导体结构408和410中。在一个示例中，其中HV电路406形成在半导体结构410中的半导体层(例如，衬底或减薄的衬底)的厚度可以大于其中LLV电路402/LV电路404形成在半导体结构408中的半导体层(例如，衬底或减薄的衬底)的厚度。在另一示例中，形成HV电路406的晶体管的栅极电介质的厚度可以大于形成LLV电路402/LV电路404的晶体管的栅极电介质的厚度。例如，厚度差可以是至少5倍。应当理解，在不同平面中的堆叠LLV电路402/LV电路404和HV电路406可以形成在由键合界面(例如，在图1A和图1B中)分离的两个半导体结构408或410中。
在一些实施方式中，由于LLV电路402/LV电路404和HV电路406热预算的显著差异以及由此导致的它们材料的差异(例如，用于降低接触电阻的不同源极/漏极接触材料和不同的互连材料)，LLV电路402/LV电路404和HV电路406例如分别在半导体结构408和410中分离。在一个示例中，LLV电路402/LV电路404可以使用硅化镍(NiSi)作为源极/漏极触点的材料，其具有比用作HV电路406的源极/漏极触点的材料的硅化钨(WSi)更高的导电率但更低的热预算(例如，更低的熔点)。在另一示例中，铜(Cu)可以用作HV电路406的互连材料，其具有比用作HV电路406的互连材料的钨(W)更高的导电率但更低的热预算(例如，更低的熔点)。在一些实施方式中，由于与HV电路406的工艺兼容性比与LLV电路402/LV电路404的工艺兼容性高，因此存储器单元阵列201设置在具有HV电路406的半导体结构410中。例如，用于形成NAND存储器串208的工艺可以具有比用于形成LLV电路402/LV电路404的热预算更高但是适合于形成HV电路406的热预算。应当理解，在一些示例中，LLV电路402和/或LV电路404可以设置在具有存储器单元阵列201的半导体结构410中，即代替HV电路406。例如，WSi可以用作LLV电路402和/或LV电路404的源极/漏极触点的材料，并且W可以用作LLV电路402和/或LV电路404的互连材料，以增加LLV电路402和/或LV电路404的热预算，以与位于同一半导体结构410中的存储器单元阵列201兼容。
基于不同的性能要求(例如，与不同的所施加电压相关联)，外围电路202可以被分离为不同平面中的至少两个堆叠半导体结构408和410。在一些实施方式中，接口316和/或数据总线318中的I/O电路(作为LLV电路402)和控制逻辑312中的逻辑电路和页缓冲器304中的页缓冲器电路(作为LV电路404)设置在半导体结构408中，而行解码器/字线驱动器308和列解码器/位线驱动器306中的驱动电路设置在半导体结构410中。例如，图7示出了根据本公开的一些方面的字线驱动器308和页缓冲器304的电路图。
在一些实施方式中，页缓冲器304包括多个页缓冲器电路702，每个页缓冲器电路702经由相应位线216耦合到一个NAND存储器串208。也就是说，存储器器件200可以包括分别耦合到NAND存储器串208的位线216，并且页缓冲器304可以包括分别耦合到位线216和NAND存储器串208的页缓冲器电路702。每个页缓冲器电路702可以包括一个或多个锁存器、开关、电源、节点(例如，数据节点和I/O节点)、电流镜、验证逻辑、感测电路等。在一些实施方式中，每个页缓冲器电路702被配置为存储与从相应的位线216接收的读取数据相对应的感测数据，并且在读取操作时输出所存储的感测数据；每个页缓冲器电路702还被配置为存储编程数据，并且在编程操作时将所存储的编程数据输出到相应的位线216。在一些实施方式中，页缓冲器电路702包括设置在半导体结构408中的LV电路404的部分。
在一些实施方式中，字线驱动器308包括分别耦合到字线218的多个串驱动器704(又称驱动电路)。字线驱动器308还可以包括分别耦合到串驱动器704的多个局部字线706(LWL)。每个串驱动器704可以包括耦合到解码器(未示出)的栅极、耦合到相应局部字线706的源极/漏极、以及耦合到相应字线218的另一源极/漏极。在一些存储器操作中，解码器可以选择某些串驱动器704，例如，通过向每个局部字线706施加大于串驱动器704的阈值电压的电压信号和电压(例如，编程电压、通过电压或擦除电压)，使得电压由每个选定串驱动器704施加到相应的字线218。相反，解码器还可以取消选择某些串驱动器704，例如，通过施加小于串驱动器704的阈值电压的电压信号，使得每个取消选定串驱动器704在存储器操作期间使相应的字线218浮置。在一些实施方式中，串驱动器704包括设置在半导体结构410中的HV电路406的部分。
与本公开的范围一致，每个外围电路202可以包括多个晶体管作为其基本构造单元。晶体管可以是2D(2D晶体管，又称为平面晶体管)或3D(3D晶体管)形式的金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect-transistor，MOSFET)。例如，图5A和图5B分别示出了根据本公开的一些方面的平面晶体管500的透视图和侧视图，并且图6A和图6B分别示出了根据本公开的一些方面的3D晶体管600的透视图和侧视图。图5B示出了图5A中的平面晶体管500在BB平面中的截面的侧视图，并且图6B示出了图6A中的3D晶体管600在BB平面中的截面的侧视图。
如图5A和图5B所示，平面晶体管500可以是衬底502上的MOSFET，其可以包括硅(例如，单晶硅，c-Si)、SiGe、GaAs、Ge、SOI或任何其他合适的材料。可以在衬底502中以及在相邻的平面晶体管500之间形成沟槽隔离503(例如，浅沟槽隔离(shallow trenchisolation，STI))，以减少电流泄漏。沟槽隔离503可以包括任何合适的电介质材料，例如，氧化硅、氮化硅、氮氧化硅或高介电常数(高k)电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括具有高于氮化硅的介电常数或k值的介电常数或k值(k>7)的任何电介质。在一些实施方式中，沟槽隔离503包括氧化硅。
如图5A和图5B所示，平面晶体管500还可以包括衬底502上的栅极结构508。在一些实施方式中，栅极结构508在衬底502的顶表面上。如图5B所示，栅极结构508可以包括在衬底502上(即，在衬底502的顶表面上方并且与其接触)的栅极电介质507。栅极结构508还可以包括在栅极电介质507上(即，在栅极电介质507上方并且与其接触)的栅极电极509。栅极电介质507可以包括任何合适的电介质材料，例如，氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质507包括氧化硅，即，栅极氧化物。栅极电极509可以包括任何合适的导电材料，例如，多晶硅、金属(例如，W、Cu、Al等)、金属化合物(例如，TiN、TaN等)或硅化物。在一些实施方式中，栅极电极509包括掺杂多晶硅，即，栅极多晶硅。
如图5A所示，平面晶体管500还可以包括在衬底502中的一对源极和漏极506。源极和漏极506可以掺杂有任何合适的P型掺杂剂(例如，硼(B)或镓(Ga))或者任何合适的N型掺杂剂(例如，磷(P)或砷(As))。在平面图中，源极和漏极506可以由栅极结构508分离。即，根据一些实施方式，在平面图中，栅极结构508形成在源极与漏极506之间。当施加到栅极结构508的栅极电极509的栅极电压高于平面晶体管500的阈值电压时，可以在栅极结构508下的源极与漏极506之间横向地形成衬底502中的平面晶体管500的沟道。如图5A和图5B所示，栅极结构508可以在其中可以形成沟道的衬底502的部分(有源区)的顶表面上方并且与其接触。也就是说，根据一些实施方式，栅极结构508仅与有源区的一个侧面接触，即，在衬底502的顶表面的平面中接触。应当理解，尽管图5A和图5B中未示出，但是平面晶体管500可以包括附加的部件，例如阱和间隔物。
如图6A和图6B所示，3D晶体管600可以是衬底602上的MOSFET，衬底602可以包括硅(例如，单晶硅，c-Si)、SiGe、GaAs、Ge、绝缘体上硅SOI或任何其他合适的材料。在一些实施方式中，衬底602包括单晶硅。可以在衬底602中以及在相邻3D晶体管600之间形成沟槽隔离603(例如，STI)以减少电流泄漏。沟槽隔离603可以包括任何合适的电介质材料，例如，氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，沟槽隔离603包括氧化硅。
如图6A和图6B所示，与平面晶体管500不同，3D晶体管600还可以包括在衬底602上方的3D半导体主体604。也就是说，在一些实施方式中，3D半导体主体604至少部分地在衬底602的顶表面上方延伸，以不仅暴露3D半导体主体604的顶表面，还暴露3D半导体主体604的两个侧表面。如图6A和图6B所示，例如，3D半导体主体604可以是3D结构(其也被称为“鳍状物”)，以暴露其三个侧面。根据一些实施方式，3D半导体主体604由衬底602形成，并且因此具有与衬底602相同的半导体材料。在一些实施方式中，3D半导体主体604包括单晶硅。由于沟道可以形成在3D半导体主体604中，与衬底602相对，所以3D半导体主体604可以被视为3D晶体管600的有源区。
如图6A和图6B所示，3D晶体管600还可以包括在衬底602上的栅极结构608。与其中栅极结构508仅与有源区的一个侧面接触(即，栅极结构508在衬底502的顶表面的平面中与有源区接触)的平面晶体管500不同，3D晶体管600的栅极结构608可以与有源区的多个侧面接触，即在3D半导体主体604的顶表面和侧表面的多个平面中与有源区接触。即，3D晶体管600的有源区(即，3D半导体主体604)可以至少部分地被栅极结构608围绕。
栅极结构608可以包括在3D半导体主体604之上的栅极电介质607，例如，与3D半导体主体604的顶表面和两个侧表面接触。栅极结构608还可以包括在栅极电介质607之上并且与其接触的栅极电极609。栅极电介质607可以包括任何合适的电介质材料，例如，氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质607包括氧化硅，即，栅极氧化物。栅极电极609可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)或硅化物。在一些实施方式中，栅极电极609包括掺杂多晶硅，即，栅极多晶硅。
如图6A所示，3D晶体管600还可以包括3D半导体主体604中的一对源极和漏极606。源极和漏极606可以掺杂有任何合适的P型掺杂剂(例如，B或Ga)或者任何合适的N型掺杂剂(例如，P或As)。在平面图中，源极和漏极606可以被栅极结构608分离。即，根据一些实施方式，在平面图中，栅极结构608形成在源极与漏极606之间。结果，当施加到栅极结构608的栅极电极609的栅极电压高于3D晶体管600的阈值电压时，可以在由栅极结构608围绕的源极与漏极606之间横向地形成3D半导体主体604中的3D晶体管600的多个沟道。与其中仅可以在衬底502的顶表面上形成单个沟道的平面晶体管500不同，在3D晶体管600中的3D半导体主体604的顶表面和侧表面上可以形成多个沟道。在一些实施方式中，3D晶体管600包括多栅极晶体管。应当理解，尽管在图6A和土6B中未示出，但是3D晶体管600可以包括附加部件，例如，阱、间隔物和在源极和漏极606处的应力源(也称为应变元件)。
还应当理解，图6A和图6B示出了可以在存储器外围电路中使用的3D晶体管的一个示例，并且也可以在存储器外围电路中使用任何其他合适的3D多栅极晶体管，包括例如全环栅(gate all around，GAA)悬空硅(silicon on nothing，SON)晶体管、多独立栅极FET(multiple independent gate FET，MIGFET)、三栅极FET、Π-栅极FET和Ω-FET、四栅极FET、圆柱形FET或多桥/堆叠纳米线FET。
无论是平面晶体管500还是3D晶体管600，存储器外围电路的每个晶体管均可以包括具有厚度T(栅极电介质厚度，例如，图5B和图6B中所示)的栅极电介质(例如，栅极电介质507和607)。晶体管的栅极电介质厚度T可以被设计为适应施加到晶体管的电压。例如，参考图4A和图4B，HV电路406(例如，诸如串驱动器704的驱动电路)中的晶体管的栅极电介质厚度可以大于LV电路404(例如，页缓冲器电路702或控制逻辑312中的逻辑电路)中的晶体管的栅极电介质厚度以及LLV电路402(例如，接口316和数据总线318中的I/O电路)中的晶体管的栅极电介质厚度。在一些实施方式中，HV电路406中的晶体管的栅极电介质厚度与LV电路404/LLV电路402中的晶体管的电介质厚度之间的差至少是5倍，例如在5倍与50倍之间。例如，HV电路406中的晶体管的栅极电介质厚度可以是LV电路404/LLV电路402中的晶体管的栅极电介质厚度的至少5倍。
在一些实施方式中，LLV电路402中的晶体管的电介质厚度在2nm与4nm之间(例如，2nm、2.1nm、2.2nm、2.3nm、2.4nm、2.5nm、2.6nm、2.7nm、2.8nm、2.9nm、3nm、3.1nm、3.2nm、3.3nm、3.4nm、3.5nm、3.6nm、3.7nm、3.8nm、3.9nm、4nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，该厚度可以与施加到LLV电路402的LLV电压范围相当，如上文详细描述的，例如，低于1.3V(例如，1.2V)。在一些实施方式中，LV电路404中的晶体管的电介质厚度在4nm与10nm之间(例如，4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、8.5nm、9nm、9.5nm、10nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，该厚度可以与施加到LV电路404的LV电压范围相当，如上文详细描述的，例如在1.3V与3.3V之间(例如，3.3V)。在一些实施方式中，HV电路406中的晶体管的电介质厚度在20nm与100nm之间(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、由这些值中的任何一个值为下限所界定的任何范围、或者在由这些值中的任何两个值所限定的任何范围中)。应当理解，该厚度可以与施加到HV电路406的HV电压范围相当，如上文详细描述的，例如大于3.3V(例如，在5V与30V之间)。
无论是平面晶体管500还是3D晶体管600，存储器外围电路的每个晶体管可以包括与源极/漏极(例如，源极/漏极506和606)接触的源极/漏极触点(未示出)。在一些实施方式中，HV电路406中的晶体管的源极/漏极触点的材料包括WSi，并且LV电路404/LLV电路402中的晶体管的源极/漏极触点的材料包括NiSi。
图9A-9D示出了根据本公开的各个方面的图1A和图1B中的3D存储器器件100和101的各种示例的侧视图。应当理解，图9A-9D仅用于说明性目的，并且可能不一定反映实践中的实际器件结构(例如，互连)。如图9A所示，作为图1A中的3D存储器器件100的一个示例，根据一些实施方式，3D存储器器件900是包括第一半导体结构102和第二半导体结构104的键合芯片，第一半导体结构102和第二半导体结构104在垂直方向(例如，图9A中的y方向)上在不同的平面中彼此堆叠。根据一些实施方式，第一半导体结构102和第二半导体结构104在其间的键合界面103处键合。
如图9A所示，第二半导体结构104可以包括具有半导体材料的半导体层904。在一些实施方式中，半导体层904是具有单晶硅的硅衬底。第二半导体结构104还可以包括位于半导体层904上方并且与半导体层904接触的外围电路906。在一些实施方式中，外围电路906包括LV电路(例如，页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中))以及LLV电路，(例如I/O电路(例如，在接口316和数据总线318中))。应当理解，在一些示例中，外围电路906还可以包括HV电路，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)。还应当理解，在一些示例中，外围电路906可以包括仅LV电路、仅LLV电路或仅HV电路。在一些实施方式中，外围电路906包括与半导体层904接触的多个晶体管908。晶体管908可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如以上关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管908包括栅极电介质。沟槽隔离(例如，STI)和掺杂区(例如，晶体管908的阱、源极和漏极)也可以形成在半导体层904上或半导体层904中。
在一些实施方式中，第二半导体结构104还包括在外围电路906上方的互连层912以将电信号传递到外围电路906以及从外围电路906传电信号。如图9A所示，互连层912可以垂直地位于键合界面103与外围电路906(包括晶体管908)之间。互连层912可以包括多个互连(本文也称为“触点”)，包括横向线和过孔。如本文所用，术语“互连”可以广泛地包括任何合适类型的互连，例如中段工艺(middle-end-of-line，MEOL)互连后段工艺(back-end-of-line，BEOL)互连。互连层912中的互连可以耦合到外围电路906的晶体管908。互连层912还可以包括一个或多个层间电介质(interlayer dielectric，ILD)层(也称为“金属间电介质(intermetal dielectric，IMD)层”)，其中可以形成横向线和过孔。也就是说，互连层912可以包括多个ILD层中的横向线和过孔。在一些实施方式中，外围电路906通过互连层912中的互连彼此耦合。例如，LV电路可以通过互连层912耦合到LLV电路。互连层912中的互连可以包括导电材料，包括但不包括限于W、Co、Cu、Al、硅化物或其任何组合。互连层912中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
在一些实施方式中，互连层912中的互连包括Cu，Cu在导电金属材料中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺描述，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层912的制造可以在形成第二半导体结构104中的外围电路906的高温工艺之后发生，以及与形成第一半导体结构102的高温工艺分离，因此具有Cu的互连层912的互连可以变得可行。
如图9A所示，第二半导体结构104还可以包括在键合界面103处并且在互连层912上方并且与互连层912接触的键合层914。键合层914可以包括多个键合触点915和将键合触点915电隔离的电介质。键合触点915可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层914的键合触点915包括Cu。键合层914的剩余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层914中的键合触点915和周围电介质可以用于混合键合(也称为“金属/电介质混合键合”)，这是一种直接键合技术(例如，在不使用中间层(例如，焊料或键合剂)的情况下在表面之间形成键合)并且可以同时获得金属与金属(例如，Cu与Cu)键合和电介质与电介质(例如，SiO2与SiO2)键合。
如图9A所示，第一半导体结构102还可以包括键合界面103处的键合层916，例如，在键合界面103的相对于第二半导体结构104中的键合层914的相对侧上。键合层916可以包括多个键合触点917和将键合触点917电隔离的电介质。键合触点917可以包括导电材料，例如Cu。键合层916的剩余区域可以由电介质材料形成，例如氧化硅。键合层916中的键合触点917和周围的电介质可以用于混合键合。在一些实施方式中，键合界面103是键合层914和916相遇并且键合的地方。在实践中，键合界面103可以是具有一定厚度的层，其包括第二半导体结构104的键合层914的顶表面和第一半导体结构102的键合层916的底表面。
如图9A所示，第一半导体结构102还可以包括位于键合层916上方的互连层918以传递电信号。互连层918可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层918中的互连还包括局部互连，例如位线触点和字线触点。互连层918还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层918中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层918中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层918中的互连包括W，其在导电金属材料中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的检测，例如空隙)。
如图9A所示，第一半导体结构102可以包括存储器单元阵列，例如互连层918上方的NAND存储器串208的阵列。在一些实施方式中，互连层918垂直地位于NAND存储器串208与键合界面103之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多对，每对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠体结构，例如存储器堆叠体920。存储器堆叠体920可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体920中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体920中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层围绕的栅极电极(栅极线)。粘合层可以包括导电材料(例如，氮化钛(TiN))，其可以改进栅极与栅极电介质层之间的粘合性。导电层的栅极电极可以横向延伸作为字线，终止于存储器堆叠体920的一个或多个阶梯结构处。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，包括本文公开的任何合适的沟道结构，例如底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开放沟道结构812C，如上面关于图8A-8C详细描述。不管NAND存储器串208中的沟道结构的具体类型如何，每个沟道结构都可以垂直延伸穿过存储器堆叠体920，使得沟道结构的源极端可以与多晶硅层902接触，如图9A所示。应当理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串并且在其他示例中可以是“浮栅”类型的NAND存储器串。
如图9A所示，第一半导体结构102还可以包括设置在存储器堆叠体920上方并且与NAND存储器串208的源极接触的多晶硅层902。在一些实施方式中，NAND存储器串208垂直地设置在键合界面103与多晶硅层902之间。在一些实施方式中，与多晶硅层902接触的NAND存储器串208包括图8C中的底部开放沟道结构812C。换句话说，多晶硅层902可以是图8C中的半导体层805的一个示例。根据一些实施方式，多晶硅层902是N型掺杂多晶硅层以能够进行GIDL擦除操作。也就是说，多晶硅层902可以包括掺杂有任何合适的(一种或多种)N型掺杂剂(例如P或As)的多晶硅。NAND存储器串208中的沟道结构的源极端(例如，底部开放沟道结构812C)可以与多晶硅层902(例如，N型掺杂多晶硅层)接触。在一些实施方式中，与NAND存储器串208的沟道结构的源极端接触的N型掺杂多晶硅层902被配置为在执行GIDL擦除操作时产生GIDL辅助体偏置。在NAND存储器串208的源极处产生的GIDL可以产生进入NAND存储器串208的沟道结构的空穴电流，以提高用于擦除操作的体电位。结果，根据一些实施方式，与N型掺杂多晶硅层902接触的NAND存储器串208被配置为执行GIDL擦除操作。
如图9A所示，第一半导体结构102还可以包括互连层918上方的外围电路926。在一些实施方式中，外围电路926包括HV电路，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)。应当理解，在一些示例中，外围电路926还可以包括LV电路和/或LLV电路。还应当理解，在一些示例中，外围电路926可以包括仅LV电路、仅LLV电路或仅HV电路。在一些实施方式中，外围电路926包括与单晶硅层922接触的多个晶体管928。晶体管928可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如以上关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管928包括栅极电介质。沟槽隔离(例如，STI)和掺杂区(例如，晶体管928的阱、源极和漏极)也可以形成在单晶硅层922上或单晶硅层922中。
考虑到与NAND存储器串208的工艺兼容性(例如，相对高的热预算)，根据一些实施方式，第一半导体结构102中的外围电路926包括HV电路(没有LV电路和LLV电路)，并且第二半导体结构104中的外围电路906包括LLV电路和LV电路(没有HV电路)。例如，第一半导体结构102中的外围电路926的晶体管928可以被配置为接收大于3.3V的电压，例如在5V与30V之间，并且第二半导体结构104中的外围电路906的晶体管908可以被配置为接收等于或小于3.3V的电压。在一些实施方式中，第一半导体结构102中的晶体管928(例如，在HV电路中)的源极/漏极触点的材料包括WSi，并且第一半导体结构102中的晶体管928(例如，在HV电路中)的源极/漏极触点的材料包括NiSi。如上所述，根据一些实施方式，WSi具有比NiSi更高的熔点并且因此具有更高的热预算。如上所述，施加到第一半导体结构102和第二半导体结构和104中的不同外围电路906和926的不同电压可能导致外围电路906和926之间器件尺寸的差异。在一些实施方式中，由于施加到晶体管928的电压高于施加到晶体管908的电压，第一半导体结构102中的(例如，在HV电路中)晶体管928的栅极电介质的厚度大于第二半导体结构104中的晶体管908(例如，在LLV电路和/或LV电路中)的栅极电介质的厚度。例如，晶体管928的栅极电介质的厚度与晶体管908的栅极电介质的厚度之间可以相差至少5倍，例如在5倍与50倍之间。
互连层918可以耦合到第一半导体结构102中的外围电路926和NAND存储器串208。外围电路926的晶体管928可以通过第一半导体结构102中的互连层918中的互连耦合到NAND存储器串208的控制栅极。应当理解，在一些示例中，外围电路926的晶体管928还可以进一步通过第二半导体结构104中的互连层912中的互连以及键合层914和916中的键合触点915和917耦合到NAND存储器串208的控制栅极，以增加布线灵活性。在一些实施方式中，外围电路926的晶体管928耦合到存储器堆叠体920的导电层(例如，字线)。
如图9A所示，第一半导体结构102还可以包括设置在外围电路926的晶体管928上方并且与其接触的单晶硅层922。在一些实施方式中，外围电路926的晶体管928垂直地设置在键合界面103与单晶硅层922之间。也就是说，具有优越载流子电子性质的单晶硅(又称为单晶硅或单晶的硅)——缺乏晶界允许更好的电荷载流子流动并且防止电子复合——可以用作晶体管928的衬底材料以实现更好的性能。
如图9A所示，多晶硅层902和单晶硅层922可以具有台阶高度。也就是说，根据一些实施方式，多晶硅层902和单晶硅层922不共面并且不重叠。由于如下详述的制造工艺，根据一些实施方式，在横向方向(例如，x方向)上，多晶硅层902没有一直横向延伸以与单晶硅层922重叠，并且单晶硅层922没有一直横向延伸以与多晶硅层902重叠；根据一些实施方式，在垂直方向(例如，y方向)上，多晶硅层902和单晶硅层922设置在不同的平面中。在一些实施方式中，外围电路926的晶体管928和NAND存储器串208的沟道结构形成在多晶硅层902和单晶硅层922的同一侧上。如图9A中所示，晶体管928可以形成在单晶硅层922朝向键合界面103(即负y方向)的一侧上，并且NAND存储器串208的沟道结构可以形成在多晶硅层902的同一侧上并且也从多晶硅层902朝向键合界面103(即，负y方向)延伸。
如图9A所示，第一半导体结构102还可以包括位于多晶硅层902上方并且与其接触的电介质层924。在一些实施方式中，电介质层924与多晶硅层902重叠。电介质层924和单晶硅层922可以共面，即在同一平面中。根据一些实施方式，由于制造工艺，如下文详细描述的，多晶硅层902与单晶硅层922之间的台阶高度在垂直方向上与电介质层924的厚度相同。电介质层924和存储器堆叠体920(以及延伸穿过存储器堆叠体920的NAND存储器串208的沟道结构)可以设置在多晶硅层902的相对侧上。也就是说，在一些实施方式中，多晶硅层902垂直地设置在电介质层924与NAND存储器串208的沟道结构之间。在一些实施方式中，第一半导体结构102在平面图中具有两个区域；单晶硅层922设置在区域中的一个区域中，而多晶硅层902和电介质层924设置在区域中的另一个区域中。应当理解，在一些示例中，电介质层924也可以覆盖单晶硅层922。也就是说，根据一些实施方式，电介质层924在垂直方向上的厚度大于多晶硅层902与单晶硅层922之间的台阶高度。电介质层924可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，电介质层924包括氧化硅。
应当理解，在一些示例中，多晶硅层902与单晶硅层922之间的台阶高度在不同的示例中可以由于形成多晶硅层902的不同制造工艺而变化，如下文关于制造工艺所述。例如，取决于多晶硅层902的厚度，多晶硅层902和单晶硅层922可以是部分非共面的。在一个示例中，多晶硅层902的部分(例如，上部部分)可以与单晶硅层922的部分(例如，下部部分)共面，如图9C所示。换句话说，在图9C中，多晶硅层902的顶表面的横向延伸可以垂直地位于单晶硅层922的顶表面与底表面之间。在另一示例中，单晶硅层922可以与多晶硅层902的部分(例如，顶部或中间部分)共面，例如，如图9D所示。也就是说，在图9D中，多晶硅层902的顶表面的横向延伸可以在单晶硅层922的顶表面上方。应当理解，多晶硅层902之上的电介质层924的厚度也可以相应地改变。然而，根据一些实施方式，多晶硅层902的和单晶硅层922的至少部分(例如，下部部分)是不共面的。换句话说，根据一些实施方式，多晶硅层902和单晶硅层922不重叠并且至少部分不共面。
如图9A所示，第一半导体结构102还可以包括位于电介质层924和单晶硅层922上方并且与电介质层924和单晶硅层922接触的焊盘引出互连层108。在一些实施方式中，电介质层924垂直地设置在焊盘引出互连层108与多晶硅层902之间。在一些实施方式中，外围电路926和NAND存储器串208垂直设置在键合界面103与焊盘引出互连层108之间。焊盘引出互连层108可以包括一个或多个ILD层中的互连，例如接触焊盘932。在一些实施方式中，焊盘引出互连层108中的互连可以在3D存储器器件900与外部设备之间传递电信号，例如，用于焊盘引出目的。
如图9A所示，第一半导体结构102还可以包括垂直延伸穿过电介质层924和多晶硅层902的一个或多个触点930。在一些实施方式中，触点930将互连层918中的互连耦合到焊盘引出互连层108中的接触焊盘932，以形成穿过多晶硅层902和电介质层924的电连接。虽然未示出，但应当理解，在一些示例中，一个或多个触点930可以垂直延伸穿过单晶硅层922，而不是电介质层924和多晶硅层902。触点930可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点930包括W。在一些实施方式中，触点930包括过孔，过孔被电介质间隔物(例如，具有氧化硅)包围以将过孔与多晶硅层902电分离。取决于多晶硅层902和电介质层924的厚度，触点930可以是具有亚微米级(例如，在10nm与μm之间)深度的层间过孔(interlayer via，ILV)，或者具有微米或数十微米级(例如，在1μm与100μm之间)深度的穿衬底过孔(through substrate via，TSV)。因此，3D存储器器件900中的外围电路906和926以及NAND存储器串208可以通过触点930和焊盘引出互连层108耦合到外部设备。
应当理解，3D存储器器件的焊盘引出不限于来自具有如图9A、9C和9D(对应于图1A)所示的NAND存储器串208的第一半导体结构102并且可以来自具有外围电路906(对应于图1B)的第二半导体结构104。例如，如图9B所示，3D存储器器件901可以包括在第二半导体结构104中的焊盘引出互连层108。焊盘引出互连层108可以与第二半导体结构104的半导体层904接触，外围电路906的晶体管908形成在半导体层904上。在一些实施方式中，第二半导体结构104还包括垂直延伸穿过半导体层904的一个或多个触点934。在一些实施方式中，触点934将第二半导体结构104中的互连层912中的互连耦合到焊盘引出互连层108中的接触焊盘932，以形成穿过半导体层904的电连接。触点934可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点934包括Cu。在一些实施方式中，触点934包括过孔，过孔被电介质间隔物(例如，具有氧化硅)包围以将过孔与半导体层904电分离。取决于半导体层904的厚度，触点934可以是具有亚微米级(例如，在10nm与1μm之间)深度的ILV，或具有微米级或几十微米级(例如，在1μm与100μm之间)深度的TSV。应当理解，为了便于描述，不再重复3D存储器器件900和901中相同部件的细节(例如，材料、制造工艺、功能等)。
图10A-10L示出了根据本公开的一些方面用于形成图9A-9D中的3D存储器器件900和901的制造工艺。图11示出了根据本公开的一些方面用于形成图9A-9D中的3D存储器器件的方法1100的流程图。图10A-10L和图11中所描绘的3D存储器器件的示例包括图9A-9D中描绘的3D存储器器件900和901。将一起描述图10A-10L和图11。应当理解，方法1100中所示的操作并非详尽无遗，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图11所示不同的顺序执行。
在一些实施方式中，形成第一半导体结构。第一半导体结构可以包括单晶硅衬底、单晶硅衬底上的第一晶体管、单晶硅衬底上的台阶层和台阶层上的沟道结构。如图10D所示，形成包括单晶硅衬底、第一晶体管、台阶层和沟道结构的第一半导体结构。在一些实施方式中，形成包括第二晶体管的第二半导体结构。如图10E所示，形成包括第二晶体管的第二半导体结构。在一些实施方式中，第一半导体结构和第二半导体结构以面对面的方式键合。如图10E和图10F所示，第一半导体结构和第二半导体结构以面对面的方式键合。在一些实施方式中，去除其上形成多晶硅层的单晶硅衬底的部分。如图10G所示，去除其上形成多晶硅层的单晶硅衬底的部分。
在一些实施方式中，台阶层为多晶硅层，并且形成第一电介质层以填充通过去除单晶硅衬底的部分而形成的凹槽。如图10H所示，在多晶硅层上形成第一电介质层以填充通过去除单晶硅衬底的部分而形成的凹槽。在一些实施方式中，台阶层为牺牲层，在去除单晶硅衬底的部分之后，去除该牺牲层，以暴露沟道结构，并且形成与沟道结构接触的多晶硅层。如图10K和图10L所示，去除牺牲层以暴露沟道结构，并且形成与沟道结构接触的多晶硅层。
参考图11，方法1100开始于操作1102，其中在单晶硅衬底的第一侧上的第一区域中形成第一晶体管。第一晶体管可以包括第一栅极电介质。在一些实施方式中，第二电介质层形成在第一区域中以覆盖第一晶体管。
如图10A所示，多个晶体管1004形成在单晶硅衬底1002的正侧上的第一区域1001中。晶体管1004可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(chemical mechanical polishing，CMP)和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在单晶硅衬底1002中形成掺杂区，掺杂区例如用作晶体管1004的源极和漏极。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在单晶硅衬底1002中形成隔离区(例如，STI)。晶体管1004可以在单晶硅衬底1002上形成外围电路，例如本文公开的HV电路。应当理解，制造晶体管1004的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，并且为了便于描述，没有详细说明。
如图10B所示，在第一区域1001中形成电介质层1006以覆盖晶体管1004。为了形成电介质层1006，可以使用一种或多种薄膜沉积工艺在单晶硅衬底1002上沉积电介质材料(例如，氧化硅)，薄膜沉积工艺包括但不限于化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layerdeposition，ALD)或其任何组合。然后可以使用光刻和干法/湿法蚀刻对沉积的电介质材料进行图案化，在第一区域1001中留下电介质层1006以覆盖晶体管1004。
方法1100进行到操作1104，如图11所示，在单晶硅衬底的第一侧上的第二区域中形成台阶层。在一些实施方式中，台阶层是多晶硅层(在制造工艺之后保留在最终的3D存储器器件产品中)。在一些实施方式中，多晶硅层掺杂有N型掺杂剂。在一些实施方式中，台阶层是多晶硅层，是牺牲层(即在后续制造工艺期间被移除并且将不会保留在最终的3D存储器器件产品中)。牺牲层可以包括多晶硅层(例如，多晶硅层)或任何其他合适的材料。
如图10B所示，在单晶硅衬底1002的正侧上的第二区域1003中形成台阶层，例如多晶硅层1008。为了形成多晶硅层1008，可以使用一种或多种薄膜沉积工艺在单晶硅衬底1002上沉积多晶硅，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后可以使用光刻和干法/湿法蚀刻对沉积的多晶硅进行图案化，在第二区域1003中留下多晶硅层1008，多晶硅层1008不与第一区域1001中的电介质层1006和晶体管1004重叠。在一些实施方式中，多晶硅层1008将在制造工艺后将保留在最终的3D存储器器件产品中，并使用离子注入和/或热扩散掺杂(一种或多种)N型掺杂剂，例如P或As。在一些实施方式中，为了形成N型掺杂多晶硅层1008，在单晶硅衬底1002上沉积多晶硅时执行(一种或多种)N型掺杂剂(例如P或As)的原位掺杂。台阶层可以是在制造工艺之后保留在最终3D存储器器件产品中的多晶硅层，或者在后续制造工艺期间被去除并且将不会保留在最终3D存储器器件产品中的牺牲层。应当理解，在一些示例中，多晶硅层1008可以用作在后续制造工艺期间要去除的牺牲层，并且因此可以不被掺杂。还应当理解，牺牲层的材料不限于多晶硅，可以包括任何其他合适的牺牲材料，例如碳。换句话说，在其他示例中，当用作牺牲层时，多晶硅层1008可以用另一牺牲层替换。为便于说明，以下将使用多晶硅层1008作为示例来表示台阶层。
方法1100进行到操作1106，如图11所示，其中形成延伸穿过堆叠体结构并且与台阶层接触的沟道结构。堆叠体结构可以包括多晶硅层上的交错的电介质层和导电层。在一些实施方式中，为了形成沟道结构，在台阶层上交替沉积电介质层和牺牲层，蚀刻延伸穿过电介质层和牺牲层的沟道孔，在沟道孔中形成沟道结构，并且用导电层替换牺牲层。
如图10C所示，在多晶硅层1008上形成诸如包括交错的导电层和电介质层的存储器堆叠体1010的堆叠体结构。为了形成存储器堆叠体1010，在一些实施方式中，包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)形成在多晶硅层1008上。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。可以通过一种或多种薄膜沉积工艺形成交错的牺牲层和电介质层，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后可以通过栅极替换工艺形成存储器堆叠体1010，例如，使用对电介质层具有选择性的牺牲层的湿法/干法蚀刻来用导电层替换牺牲层，并且用导电层填充所得的凹槽。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体1010，而没有栅极替换工艺。在一些实施方式中，在存储器堆叠体1010与多晶硅层1008之间形成包括氧化硅的焊盘氧化层(例如，硅的热生长局部氧化(thermally grown localoxidation of silicon，LOCOS))。
如图10C所示，NAND存储器串1012的沟道结构形成在多晶硅层1008上，每个沟道结构垂直延伸穿过存储器堆叠体1010以与多晶硅层1008接触。在一些实施方式中，形成NAND存储器串1012的沟道结构的制造工艺包括使用干法蚀刻/和/或湿法蚀刻(例如，深反应离子蚀刻(deep reactive-ion etching，DRIE))形成穿过存储器堆叠体1010(或电介质堆叠体)并且进入多晶硅层1008中的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD或任何其组合)用多个层(例如，半导体层(作为半导体沟道)和存储膜(例如，隧穿层、存储层和阻挡层))填充沟道孔。应当理解，制造NAND存储器串1012的沟道结构的细节可以根据NAND存储器串1012的沟道结构的类型(例如，在图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开放沟道结构812C)而变化，并且因此为了便于描述没有详细说明。在一些实施方式中，使用湿法蚀刻/干法蚀刻将沉积到沟道孔中的存储膜(例如，图8A-8C中的存储膜818)在其任何合适的位置处(例如，在底部处和/或在侧面上)部分地打开，以形成开口以暴露半导体沟道(例如，图8A-8C中的半导体沟道820)，使得多晶硅层1008可以通过存储膜中的开口与半导体沟道的暴露部分接触。应该理解，在以下关于图10K和图10L描述的一些示例中，可以去除多晶硅层1008(例如，作为牺牲层)以从背侧暴露沟道结构的存储膜的底部，并且可以从背侧形成存储膜的底部处的开口，使得在存储膜中形成开口之后形成的另一多晶硅层1048可以与半导体沟道接触。
在一些实施方式中，互连层形成在NAND存储器串1012的沟道结构和晶体管1004上方。互连层可以包括一个或多个ILD层中的多个互连。如图10D所示，互连层1014形成在存储器堆叠体1010、NAND存储器串1012和晶体管1004上方。互连层1014可以包括多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串1012和晶体管1004进行电连接。在一些实施方式中，互连层1014包括多个ILD层和以多种工艺形成在其中的互连。例如，互连层1014中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图10D所示的ILD层和互连可以统称为互连层1014。
方法1100进行到操作1108，如图11所示，其中在沟道结构和第一晶体管(和互连层)上方形成第一键合层。第一键合层可以包括多个第一键合触点。
如图10D所示，在互连层1014上方形成键合层1016。键合层1016可以包括被电介质包围的多个键合触点。在一些实施方式中，电介质层通过一种或多种薄膜沉积工艺沉积在互连层1014的顶表面上，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化穿过电介质层的接触孔，来形成穿过电介质层并且与互连层1014中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶合)层、阻挡层和/或种子层。
方法1100进行到操作1110，如图11所示，其中在第二衬底上形成第二晶体管。第二衬底可以是单晶硅衬底。第二晶体管可以包括第二栅极电介质。在一些实施方式中，第一晶体管的第一栅极电介质的厚度大于第二晶体管的第二栅极电介质的厚度。
如图10E所示，在单晶硅衬底1018上形成多个晶体管1020。晶体管1020可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP，以及任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在单晶硅衬底1018中形成掺杂区，掺杂区例如用作晶体管1020的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在单晶硅衬底1018中形成隔离区(例如，STI)。晶体管1020可以在单晶硅衬底1018上形成外围电路，例如本文公开的LV电路和/或LLV电路。在一些实施方式中，晶体管1020的栅极电介质的厚度小于晶体管1004的栅极电介质的厚度，例如，通过在形成晶体管1020时沉积比形成晶体管1004时更薄的氧化硅膜，或通过回蚀刻形成晶体管1020时沉积的氧化硅膜的一部分。应当理解，制造晶体管1020的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，并且因此为了便于描述不进行详述。
在一些实施方式中，互连层1022形成在晶体管1020上方。互连层可以包括一个或多个ILD层中的多个互连。如图10E所示，互连层1022可以形成在晶体管1020上方。互连层1022可以包括多个ILD层中的MEOL和/或BEOL的互连以与晶体管1020进行电连接。在一些实施方式中，互连层1022包括多个ILD层以及以多种工艺形成在其中的互连。例如，互连层1022中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，薄膜沉积包括但不限于CVD、PVD、ALD或其任何组合。图10E所示的ILD层和互连可以统称为互连层1022。与互连层1014不同，在一些实施方式中，互连层1022中的互连包括Cu，Cu在导电金属材料中具有相对低的电阻率。应当理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是使用Cu作为互连层1022中的互连的导电材料可能变得可行，因为在互连层1022的制造之后没有更多的高温工艺。
方法1100进行到操作1112，如图11所示，其中在第二晶体管上方形成第二键合层。第二键合层可以包括多个第二键合触点。
如图10E所示，键合层1024形成在互连层1022和晶体管1020上方。键合层1024可以包括被电介质包围的多个键合触点。在一些实施方式中，电介质层通过一种或多种薄膜沉积工艺沉积在互连层1022的顶表面上，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化穿过电介质层的接触孔，来形成穿过电介质层并且与互连层1022中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶合)层、阻挡层和/或种子层。例如，粘合层可以提高导体的粘合性以避免缺陷，阻挡层可以防止金属离子(例如，铜离子)从导体扩散到其他结构中而导致污染，并且种子层可以促进接触孔中的导体(例如，Cu)的沉积以提高沉积质量和速度。
方法1100进行到操作1114，如图11所示，其中以面对面方式键合第一半导体结构与第二半导体结构。在键合第一半导体结构和第二半导体结构之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图10E和图10F所示，具有单晶硅衬底1002和形成在其上的部件(例如，晶体管1004、存储器堆叠体1010和穿过存储器堆叠体1010形成的NAND存储器串1012)的第一半导体结构被上下翻转。面朝下的键合层1016与面朝上的键合层1024键合，即以面对面的方式键合，从而形成键合界面1026。也就是说，具有单晶硅衬底1002和形成在其上的部件的第一半导体结构可以以面对面的方式与具有单晶硅衬底1018和形成在其上的部件的第二半导体结构键合，使得键合层1016中的键合触点在键合界面1026处与键合层1024中的键合触点接触。在一些实施方式中，键合界面1026是键合层1016和1024相遇并且键合的位置，包括例如键合层1016中的键合触点与键合层1024中的对应键合触点相遇并且键合的位置。实际上，键合界面1026可以是具有一定厚度的层，包括键合层1024的顶表面和键合层1016的底表面，例如，如图10F所示。在一些实施方式中，在键合之前对键合表面应用处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然没有在图10E和图10F中示出，但是应当理解在一些示例中，具有单晶硅衬底1018和形成在其上的部件(例如，晶体管1020)的第二半导体结构可以被上下翻转，并且面朝下的键合层1024可以与面朝上的键合层1016键合，即以面对面的方式键合，从而也形成键合界面1026。
作为键合的结果，例如混合键合，键合界面1026的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层1016中的键合触点和键合层1024中的键合触点彼此对齐并且接触，使得晶体管1004和NAND存储器串1012可以通过跨越键合界面1026的键合的键合触点而耦合到晶体管1020。
方法1100进行到操作1116，如图11所示，其中去除其上形成多晶硅层的单晶硅衬底的部分。在一些实施方式中，为了去除单晶硅衬底的部分，从与单晶硅衬底的第一侧相对的第二侧去除单晶硅衬底的部分以形成凹槽。在一些实施方式中，在去除单晶硅衬底的部分之前，从第二侧减薄单晶硅衬底。
如图10F所示，将单晶硅衬底1002(如图10E所示)减薄为单晶硅层1028。单晶硅衬底1002可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺从背侧减薄。
如图10G所示，从背侧去除第二区域1003(图10B中所示)中的单晶硅层1028与多晶硅层1008接触的部分(图10F中所示)，以在第二区域1003中形成凹槽1032，从而从背侧暴露多晶硅层1008。单晶硅层1028的其余部分可以在第一区域1001(图10B中所示)中保持完整。为了去除其上形成多晶硅层1008的单晶硅层1028的部分，可以使用具有蚀刻掩模的光刻对单晶硅层1028进行图案化，随后进行干法蚀刻和/或湿法蚀刻工艺以蚀刻掉在第二区域1003中未被蚀刻掩模覆盖的单晶硅层1028。可以控制蚀刻工艺(例如，通过控制蚀刻速率和/或蚀刻持续时间)以在多晶硅层1008处停止。应当理解，在一些示例中，与在单晶硅层1028上形成多晶硅层1008时相反，可以在去除单晶硅层1028的部分之后从背侧掺杂多晶硅层1008。例如，可以使用离子注入和/或热扩散从背侧用(一种或多种)N型掺杂剂掺杂(例如，P或As)多晶硅层1008。结果，多晶硅层1008(例如，N型掺杂多晶硅层1008)可以通过凹槽1032从背侧暴露，凹槽1032具有距单晶硅层1028的其余部分的台阶高度。
在一些实施方式中，台阶层是多晶硅层，并且形成第一电介质层以填充凹槽。也就是说，其上形成多晶硅层的单晶硅衬底的部分可以用第一电介质层替换。
如图10H所示，凹槽1032(如图10G所示)填充有电介质层1034。在一些实施方式中，电介质层1034形成在多晶硅层1008上并且具有与单晶硅层1028的其余部分的顶表面齐平的顶表面。在一些实施方式中，电介质层1034也形成在单晶硅层1028的其余部分上以同样覆盖单晶硅层1028的其余部分。也就是说，电介质层1034的顶表面可以在单晶硅层1028的其余部分的顶表面上方。为了形成电介质层1034，使用一种或多种薄膜沉积工艺来在多晶硅层1008的顶表面和单晶硅层1028的其余部分上沉积电介质材料(例如，氧化硅)，以填充凹槽1032，薄膜沉积包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，执行平坦化工艺(例如，CMP)以去除过多的电介质材料，使得电介质层1034的顶表面与单晶硅层1028的其余部分的顶表面齐平。在一些实施方式中，平坦化不去除沉积在单晶硅层1028的其余部分上的所有电介质材料，使得电介质层1034的顶表面在单晶硅层1028的其余部分的顶表面上方。然而，根据一些实施方式，其上形成多晶硅层1008的第二区域1003中的单晶硅层1028的部分被电介质层1034替换。
替代地，在一些实施方式中，台阶层是牺牲层。在一些实施方式中，在去除单晶硅衬底的部分以暴露沟道结构之后，去除牺牲层，并且形成与沟道结构接触的多晶硅层。在一些实施方式中，多晶硅层掺杂有N型掺杂剂。
替代地，如图10K所示，去除多晶硅层1008(作为图10G中所示的牺牲层)以从背侧暴露NAND存储器串1012的沟道结构的源极端。可以通过使用干法蚀刻和/或湿法蚀刻来蚀刻多晶硅层1008而不蚀刻单晶硅层1028来去除多晶硅层1008。在一个示例中，可以形成蚀刻掩模以在蚀刻期间覆盖单晶硅层1028。在另一示例中，可以使用对单晶硅层1028具有高选择性(例如，大于5)的用于多晶硅层1008的蚀刻剂。从而，在去除多晶硅层1008之后，凹槽1032可以延伸得更深。
如图10L所示，多晶硅层1048形成在凹槽1032(图10K中所示)中以与NAND存储器串1012的沟道结构的源极端接触。在一些实施方式中，在形成多晶硅层1048之前，通过干法刻蚀和/或湿法刻蚀在沟道结构(例如，底部开放沟道结构812C)的源极端处的沟道结构的存储膜中形成开口，以在源极端处暴露沟道结构的半导体沟道的部分。结果，多晶硅层1048可以在源极端处与沟道结构(例如，底部开放沟道结构812C)的半导体沟道的暴露部分接触。为了形成多晶硅层1048，可以使用一种或多种薄膜沉积工艺将多晶硅沉积到凹槽1032中，以部分或完全填充凹槽1032，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。应当理解，多晶硅层1048的厚度可以在不同的示例中变化。在如图10L所示的一些实施方式中，多晶硅层1048部分填充凹槽1032，并且凹槽1032的剩余空间填充有电介质层1034，如以上在图10H中所述。在一些实施方式中，多晶硅层1048完全填充凹槽1032(未示出)，并且执行平坦化工艺(例如CMP)，以去除过多的多晶硅，使得多晶硅层1048的顶表面与单晶硅层1028的其余部分的顶表面齐平。
方法1100进行到操作1118，如图11所示，其中在单晶硅衬底的至少其余部分上形成焊盘引出互连层。在一些实施方式中，形成延伸穿过多晶硅层的触点。在一些实施方式中，焊盘引出互连层也形成在第一电介质层上，并且触点也延伸穿过第一电介质层并且与焊盘引出互连层接触。
如图10H所示，在电介质层1034和单晶硅层1028的其余部分上形成焊盘引出互连层1036。焊盘引出互连层1036可以包括在一个或多个ILD层中形成的互连，例如接触焊盘1038。接触焊盘1038可以包以括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在形成电介质层1034之后，例如通过湿法/干法蚀刻随后沉积电介质材料作为间隔物并且沉积导电材料作为导体，来形成垂直延伸穿过电介质层1034和多晶硅层1008/1048的触点1040。触点1040可以将焊盘引出互连层1036中的接触焊盘1038耦合到互连层1014中的互连。
应当理解，在用第一电介质层替换单晶硅衬底的部分后，可以在第一半导体结构或第二半导体结构上形成焊盘引出互连层。例如，可以在减薄的单晶硅衬底1018上形成焊盘引出互连层，并且可以形成穿过减薄的单晶硅衬底1018触点，以将焊盘引出互连层和互连层1022耦合在减薄的单晶硅衬底1018上。如图10I所示，处理衬底1042(也称为载体衬底)可以键合在电介质层1034的背侧和单晶硅层1028的其余部分上。然后可以减薄其上形成晶体管1020的单晶硅衬底1018以形成单晶硅层1044。如图10J所示，然后在单晶硅层1044上形成焊盘引出互连层1036。在减薄单晶硅衬底1018之后，例如通过湿法/干法蚀刻随后沉积电介质材料作为隔离物并且沉积导电材料作为导体来形成垂直延伸穿过单晶硅层1044的触点1046。触点1046可以将焊盘引出互连层1036中的接触焊盘1038耦合到互连层1022中的互连。
图12示出了根据本公开的一些方面的具有存储器器件的系统1200的框图。系统1200可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，VR)设备、增强现实(Augmented Reality AR)设备，或其中具有储存器的任何其他合适的电子设备。如图12所示，系统1200可以包括主机1208和存储器系统1202，存储器系统1202具有一个或多个存储器器件1204和存储器控制器1206。主机1208可以是电子设备的处理器，例如中央处理单元(central processing unit，CPU)，或片上系统(system-on-chip，SoC)，例如应用处理器(application processor，AP)。主机1208可以被配置为向存储器器件1204发送数据或从存储器器件1204接收数据。
存储器器件1204可以是本文公开的任何存储器器件，例如3D存储器器件100和101。在一些实施方式中，每个存储器器件1204包括单晶硅层、多晶硅层、NAND存储器串和NAND存储器串的外围电路。外围电路可以包括与单晶硅层接触的晶体管，并且NAND存储器串可以包括与多晶硅层接触的沟道结构，如上面详细描述的。
根据一些实施方式，存储器控制器1206耦合到存储器器件1204和主机1208，并且被配置为控制存储器器件1204。存储器控制器1206可以管理存储在存储器器件1204中的数据，并且与主机1208通信。在一些实施方式中，存储器控制器1206被设计为用于在低占空比环境中操作，如安全数字(secure digital，SD)卡、紧凑型闪存(compact Flash，CF)卡、通用串行总线(universal serial bus，USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器1206被设计为用于在高占空比环境SSD或嵌入式多媒体卡(embedded multi-media-card，eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器1206可以被配置为控制存储器器件1204的操作，例如读取、擦除和编程操作。在一些实施方式中，存储器控制器1206被配置为通过第一外围电路和第二外围电路控制存储器单元阵列。存储器控制器1206还可以被配置为管理关于存储在或要存储在存储器器件1204中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1206还被配置为处理关于从存储器器件1204读取的或者被写入到存储器器件1204的数据的纠错码(error correctioncode，ECC)。存储器控制器1206还可以执行任何其他合适的功能，例如，格式化存储器器件1204。存储器控制器1206可以根据特定通信协议与外部设备(例如，主机1208)通信。例如，存储器控制器1206可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(peripheral component interconnection，PCI)协议、PCI高速(PCI-E)协议、高级技术附件(advanced technology attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computer small interface，SCSI)协议、增强型小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子设备(integrated drive electronics，IDE)协议、Firewire协议等。
存储器控制器1206和一个或多个存储器器件1204可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal Flash storage，UFS)封装或eMMC封装)中。也就是说，存储器系统1202可以实施并且封装到不同类型的终端电子产品中。在如图13A中所示的一个示例中，存储器控制器1206和单个存储器器件1204可以集成到存储器卡1302中。存储器卡1302可以包括PC卡(PCMCIA(personal computer memory cardinternational association)，个人计算机存储器卡国际协会)、CF卡、智能媒体(smartmedia，SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡1302还可以包括将存储器卡1302与主机(例如，图12中的主机1208)耦合的存储器卡连接器1304。在如图13B中所示的另一示例中，存储器控制器1206和多个存储器器件1204可以集成到SSD 1306中。SSD 1306还可以包括将SSD 1306与主机(例如，图12中的主机1208)耦合的SSD连接器1308。在一些实施方式中，SSD 1306的存储容量和/或操作速度大于存储器卡1302的存储容量和/或操作速度。
根据本公开的一个方面，一种3D存储器器件包括单晶硅层、多晶硅层、与单晶硅层接触的晶体管以及与多晶硅层接触的沟道结构。多晶硅层和单晶硅层不重叠并且至少部分不共面。
在一些实施方式中，多晶硅层和单晶硅层具有台阶高度。
在一些实施方式中，3D存储器器件还包括与多晶硅层重叠并接触的电介质层。
在一些实施方式中，多晶硅层位于电介质层与沟道结构之间。
在一些实施方式中，3D存储器器件还包括焊盘引出互连层。在一些实施方式中，电介质层位于焊盘引出互连层与多晶硅层之间。
在一些实施方式中，晶体管形成在单晶硅层的朝向一方向的第一侧上，并且沟道结构从多晶硅层朝向该方向延伸。
在一些实施方式中，3D存储器器件还包括堆叠体结构，该堆叠体结构包括交错的导电层和电介质层。在一些实施方式中，沟道结构延伸穿过堆叠体结构，使得沟道结构的源极端与多晶硅层接触。
在一些实施方式中，多晶硅层是N型掺杂多晶硅层。
在一些实施方式中，N型掺杂多晶硅层被配置为在执行擦除操作时产生GIDL辅助体偏置。
在一些实施方式中，晶体管被配置为接收大于3.3V的电压。
根据本公开的另一方面，一种3D存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括单晶硅层、多晶硅层、NAND存储器串以及NAND存储器串的第一外围电路。第一外围电路包括与单晶硅层接触的第一晶体管。NAND存储器串包括与多晶硅层接触的沟道结构。第二半导体结构包括NAND存储器串的第二外围电路。第二外围电路包括第二晶体管。
在一些实施方式中，NAND存储器串被配置为执行GIDL擦除操作。
在一些实施方式中，多晶硅层是N型掺杂多晶硅层。
在一些实施方式中，N型掺杂多晶硅层被配置为在执行GIDL擦除操作时产生GIDL辅助体偏置。
在一些实施方式中，第一外围电路包括驱动电路，并且第二外围电路包括I/O电路、页缓冲器电路或逻辑电路中的至少一重。
在一些实施方式中，第一外围电路包括I/O电路，并且第二外围电路包括驱动电路，反之亦然。
在一些实施方式中，第一晶体管包括第一栅极电介质，并且第二晶体管包括第二栅极电介质。在一些实施方式中，第一栅极电介质的第一厚度大于第二栅极电介质的第二厚度。
在一些实施方式中，第一厚度与第二厚度之间相差至少5倍。
在一些实施方式中，3D存储器器件还包括耦合到第一外围电路并且被配置为向第一外围电路提供第一电压的第一电压源，以及耦合到第二外围电路并且被配置为向第二外围电路提供第二电压的第二电压源。在一些实施方式中，第一电压大于第二电压。
在一些实施方式中，第一电压大于3.3V。
在一些实施方式中，第一半导体结构还包括焊盘引出互连层。在一些实施方式中，第一外围电路和NAND存储器串位于键合界面与焊盘引出互连层之间。
在一些实施方式中，第一半导体结构还包括耦合到第一外围电路和NAND存储器串的第一互连层，并且第二半导体结构还包括耦合到第二外围电路的第二互连层。
在一些实施方式中，第一半导体结构还包括在键合界面处并且包括第一键合触点的第一键合层，并且第二半导体结构还包括在键合界面处并且包括第二键合触点的第二键合层。在一些实施方式中，第一键合触点在键合界面处与第二键合触点接触。
在一些实施方式中，多晶硅层和单晶硅层不重叠并且至少部分不共面。
在一些实施方式中，多晶硅层和单晶硅层具有台阶高度。
在一些实施方式中，第一半导体结构还包括与多晶硅层重叠并接触的电介质层。
在一些实施方式中，多晶硅层位于电介质层与沟道结构之间。
在一些实施方式中，第一晶体管形成在单晶硅层朝向键合界面的一侧上，并且沟道结构从多晶硅层朝向键合界面延伸。
在一些实施方式中，第一半导体结构还包括堆叠体结构，该堆叠体结构包括交错的导电层和电介质层，并且沟道结构延伸穿过堆叠体结构，使得沟道结构的源极端与多晶硅层接触。
根据本公开的又一方面，一种3D存储器器件包括第一半导体结构和第二半导体结构。第一半导体结构包括单晶硅层、多晶硅层、与单晶硅层接触的第一晶体管以及与多晶硅层接触的沟道结构。第二半导体结构包括第二晶体管。第一晶体管被配置为接收第一电压，并且第二晶体管被配置为接收第二电压。第一电压大于第二电压。
在一些实施方式中，多晶硅层是N型掺杂多晶硅层。
在一些实施方式中，N型掺杂多晶硅层被配置为在执行GIDL擦除操作时产生GIDL辅助体偏置。
在一些实施方式中，第一晶体管包括第一栅极电介质，并且第二晶体管包括第二栅极电介质。在一些实施方式中，第一栅极电介质的第一厚度大于第二栅极电介质的第二厚度。
在一些实施方式中，第一厚度与第二厚度之间相差至少5倍。
在一些实施方式中，第一电压大于3.3V。
在一些实施方式中，多晶硅层和单晶硅层不重叠并且至少部分不共面。
在一些实施方式中，多晶硅层和单晶硅层具有台阶高度。
在一些实施方式中，第一半导体结构还包括与多晶硅层重叠并接触的电介质层。
在一些实施方式中，多晶硅层位于电介质层与沟道结构之间。
根据本公开的再一方面，一种系统包括被配置为存储数据的3D存储器器件。3D存储器器件包括第一半导体结构、第二半导体结构以及第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括单晶硅层、多晶硅层、NAND存储器串以及NAND存储器串的第一外围电路。第一外围电路包括与单晶硅层接触的第一晶体管。NAND存储器串包括与多晶硅层接触的沟道结构。第二半导体结构包括NAND存储器串的第二外围电路。第二外围电路包括第二晶体管。该系统还包括耦合到3D存储器器件并且被配置为通过第一外围电路和第二外围电路控制NAND存储器串的存储器控制器。
在一些实施方式中，该系统还包括主机，其耦合到存储器控制器并且被配置为向3D存储器器件发送数据或从3D存储器器件接收数据。
可以容易地修改具体实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同变换的含义和范围内。
本公开的广度和范围不应受上述示例性实施方式中的任一个示例性实施方式的限制，而应仅根据所附权利要求和其等同变换来限定。

Claims (40)

1.一种三维(3D)存储器器件，包括：
单晶硅层；
多晶硅层，其中，所述多晶硅层和所述单晶硅层不重叠且至少部分不共面；
与所述单晶硅层接触的晶体管；以及
与所述多晶硅层接触的沟道结构。
2.根据权利要求1所述的3D存储器器件，其中，所述多晶硅层和所述单晶硅层具有台阶高度。
3.根据权利要求1或2所述的3D存储器器件，还包括与所述多晶硅层重叠并接触的电介质层。
4.根据权利要求3所述的3D存储器器件，其中，所述多晶硅层位于所述电介质层与所述沟道结构之间。
5.根据权利要求3或4所述的3D存储器器件，还包括焊盘引出互连层，其中，所述电介质层位于所述焊盘引出互连层与所述多晶硅层之间。
6.根据权利要求1-5中任一项所述的3D存储器器件，其中
所述晶体管形成在所述单晶硅层的朝向一方向的第一侧上；并且
所述沟道结构从所述多晶硅层朝向所述方向延伸。
7.根据权利要求1-6中任一项所述的3D存储器器件，还包括堆叠体结构，所述堆叠体结构包括交错的导电层和电介质层，其中，所述沟道结构延伸穿过所述堆叠体结构，使得所述沟道结构的源极端与所述多晶硅层接触。
8.根据权利要求1-7中任一项所述的3D存储器器件，其中，所述多晶硅层是N型掺杂多晶硅层。
9.根据权利要求8所述的3D存储器器件，其中，所述N型掺杂多晶硅层被配置为在执行擦除操作时产生栅极感应漏极泄漏(GIDL)辅助体偏置。
10.根据权利要求1-9中任一项所述的3D存储器器件，其中，所述晶体管被配置为接收大于3.3V的电压。
11.一种三维(3D)存储器器件，包括：
第一半导体结构，包括单晶硅层、多晶硅层、NAND存储器串和所述NAND存储器串的第一外围电路，其中，所述第一外围电路包括与所述单晶硅层接触的第一晶体管，并且所述NAND存储器串包括与所述多晶硅层接触的沟道结构；
第二半导体结构，包括所述NAND存储器串的第二外围电路，其中，所述第二外围电路包括第二晶体管；以及
键合界面，在所述第一半导体结构与所述第二半导体结构之间。
12.根据权利要求11所述的3D存储器器件，其中，所述NAND存储器串被配置为执行栅极感应漏极泄漏(GIDL)擦除操作。
13.根据权利要求12所述的3D存储器器件，其中，所述多晶硅层是N型掺杂多晶硅层。
14.根据权利要求13所述的3D存储器器件，其中，所述N型掺杂多晶硅层被配置为在执行所述GIDL擦除操作时产生GIDL辅助体偏置。
15.根据权利要求11-14中任一项所述的3D存储器器件，其中
所述第一外围电路包括驱动电路；并且
所述第二外围电路包括输入/输出(I/O)电路、页缓冲器电路或逻辑电路中的至少一种。
16.根据权利要求11-15中任一项所述的3D存储器器件，其中
所述第一晶体管包括第一栅极电介质；
所述第二晶体管包括第二栅极电介质；并且
所述第一栅极电介质的第一厚度大于所述第二栅极电介质的第二厚度。
17.根据权利要求16所述的3D存储器器件，其中，所述第一厚度与所述第二厚度之间相差至少5倍。
18.根据权利要求11-17中任一项所述的3D存储器器件，还包括：
第一电压源，耦合到所述第一外围电路并且被配置为向所述第一外围电路提供第一电压；以及
第二电压源，耦合到所述第二外围电路并且被配置为向所述第二外围电路提供第二电压，
其中，所述第一电压大于所述第二电压。
19.根据权利要求18所述的3D存储器器件，其中，所述第一电压大于3.3V。
20.根据权利要求11-19中任一项所述的3D存储器器件，其中，所述第一半导体结构还包括焊盘引出互连层，其中，所述第一外围电路和所述NAND存储器串位于所述键合界面与所述焊盘引出互连层之间。
21.根据权利要求11-20中任一项所述的3D存储器器件，其中
所述第一半导体结构还包括第一互连层，所述第一互连层耦合到所述第一外围电路和所述NAND存储器串；并且
所述第二半导体结构还包括第二互连层，所述第二互连层耦合到所述第二外围电路。
22.根据权利要求11-21中任一项所述的3D存储器器件，其中
所述第一半导体结构还包括第一键合层，所述第一键合层包括第一键合触点；
所述第二半导体结构还包括第二键合层，所述第二键合层包括第二键合触点；并且
所述第一键合触点在所述键合界面处与所述第二键合触点接触。
23.根据权利要求11-22中任一项所述的3D存储器器件，其中，所述多晶硅层和所述单晶硅层不重叠且至少部分不共面。
24.根据权利要求11-23中任一项所述的3D存储器器件，其中，所述多晶硅层和所述单晶硅层具有台阶高度。
25.根据权利要求23或24所述的3D存储器器件，其中，所述第一半导体结构还包括与所述多晶硅层重叠并接触的电介质层。
26.根据权利要求25所述的3D存储器器件，其中，所述多晶硅层位于所述电介质层与所述沟道结构之间。
27.根据权利要求11-26中任一项所述的3D存储器器件，其中
所述第一晶体管形成在所述单晶硅层朝向所述键合界面的一侧上；并且
所述沟道结构从所述多晶硅层朝向所述键合界面延伸。
28.根据权利要求11-27中任一项所述的3D存储器器件，其中
所述第一半导体结构还包括堆叠体结构，所述堆叠体结构包括交错的导电层和电介质层；并且
所述沟道结构延伸穿过所述堆叠体结构，使得所述沟道结构的源极端与所述多晶硅层接触。
29.一种三维(3D)存储器器件，包括：
第一半导体结构，包括单晶硅层、多晶硅层、与所述单晶硅层接触的第一晶体管和与所述多晶硅层接触的沟道结构，以及
第二半导体结构，包括第二晶体管，
其中，所述第一晶体管被配置为接收第一电压，所述第二晶体管被配置为接收第二电压，并且所述第一电压大于所述第二电压。
30.根据权利要求29所述的3D存储器器件，其中，所述多晶硅层是N型掺杂多晶硅层。
31.根据权利要求30所述的3D存储器器件，其中，所述N型掺杂多晶硅层被配置为在执行栅极感应漏极泄漏(GIDL)擦除操作时产生栅极感应漏极泄漏(GIDL)辅助体偏置。
32.根据权利要求29-31中任一项所述的3D存储器器件，其中
所述第一晶体管包括第一栅极电介质；
所述第二晶体管包括第二栅极电介质；并且
所述第一栅极电介质的第一厚度大于所述第二栅极电介质的第二厚度。
33.根据权利要求32所述的3D存储器器件，其中，所述第一厚度与所述第二厚度之间相差至少5倍。
34.根据权利要求29-33中任一项所述的3D存储器器件，其中，所述第一电压大于3.3V。
35.根据权利要求29-34中任一项所述的3D存储器器件，其中，所述多晶硅层和所述单晶硅层不重叠且至少部分不共面。
36.根据权利要求29-35中任一项所述的3D存储器器件，其中，所述多晶硅层和所述单晶硅层具有台阶高度。
37.根据权利要求35或36所述的3D存储器器件，其中，所述第一半导体结构还包括与所述多晶硅层重叠并接触的电介质层。
38.根据权利要求37所述的3D存储器器件，其中，所述多晶硅层位于所述电介质层与所述沟道结构之间。
39.一种系统，包括：
三维(3D)存储器器件，被配置为存储数据并且包括：
第一半导体结构，包括单晶硅层、多晶硅层、NAND存储器串和所述NAND存储器串的第一外围电路，其中，所述第一外围电路包括与所述单晶硅层接触的第一晶体管，并且所述NAND存储器串包括与所述多晶硅层接触的沟道结构；
第二半导体结构，包括所述NAND存储器串的第二外围电路，其中所述第二外围电路包括第二晶体管；以及
键合界面，在所述第一半导体结构与所述第二半导体结构之间；以及
存储器控制器，耦合到所述3D存储器器件并且被配置为通过所述第一外围电路和所述第二外围电路控制所述NAND存储器串。
40.根据权利要求39所述的系统，还包括主机，所述主机耦合到所述存储器控制器并且被配置为向所述3D存储器器件发送所述数据或从所述3D存储器器件接收所述数据。
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