KR100895853B1 - 적층 메모리 소자 및 그 형성 방법 - Google Patents

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Abstract

적층 메모리 소자는 각각이 메모리 셀 어레이를 포함하는 적어도 두 층 이상의 반도체층을 포함한다. 최상부 반도체층의 주변회로 영역에 메모리 셀 어레이를 구동하기 위한 트랜지스터가 구비된다.
Figure R1020060089314
낸드 플래시, 적층 메모리

Description

적층 메모리 소자 및 그 형성 방법{Stacked memory and method for forming the same}
도 1은 본 발명의 일 실시예에 따른 적층 메모리 소자를 개략적으로 도시한다.
도 2는 도 1의 적층 메모리 소자에 대한 등가회로도이다.
도 3은 본 발명의 또 다른 실시예에 따른 적층 메모리 소자를 개략적으로 도시한다.
도 4 에서 도 8은 도 1의 적층 메모리 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 9 에서 도 12는 도 3의 적층 메모리 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 적층 메모리 소자 및 그 형성 방법에 관한 것이다.
각종 모바일 제품, 컴퓨터, 휴대용 제품 등에 사용되는 메모리 소자는 기판 상에 이차원적으로 배열된 메모리 셀 어레이를 포함한다. 그런데 이차원 메모리 셀 어레이는 소비자가 요구하는 대용량, 우수한 성능 및 저렴한 가격을 충족시키는 데에 한계가 있다.
이에 이차원적 메모리 셀 어레이에 비해서 더욱 높은 집적도를 가지는 다층 메모리 어레이 또는 3차원 메모리 어레이가 제안된 바 있다. 다층 메모리 어레이에서는 메모리 셀 어레이는 수직으로 적층된다. 특히 낸드 플래시 메모리는 메모리 셀이 직렬로 연결된 낸드 스트링을 포함하고 있어, 다른 메모리에 비해서 높은 집적도 달성에 보다 유리한 구조를 나타내고 있다. 이에, 다층 메모리 어레이를 채택한 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 하지만, 여전히 보다 우수한 신뢰성을 갖는 적층 메모리 소자에 대한 연구가 지속적으로 요구되고 있다.
본 발명의 실시예들은 적층 메모리 소자 및 그 형성 방법을 제공한다.
본 발명의 몇몇 실시예들에 따른 적층 메모리 소자는 각각이 메모리 셀 어레이를 포함하는 적어도 두 층 이상의 반도체층을 포함할 수 있다. 최상부 반도체층의 주변회로 영역에 제1 트랜지스터가 구비될 수 있다.
본 발명의 다른 실시예들에 따른 적층 메모리 소자는 각각이 메모리 셀이 직렬로 연결된 메모리 셀 스트링, 상기 메모리 셀 스트링의 한 끝단의 메모리 셀에 연결된 스트링 선택 트랜지스터 및 상기 메모리 셀 스트링의 다른 끝단의 메모리 셀에 연결된 접지 선택 트랜지스터를 포함하는 셀 어레이 영역을 구비하는 적어도 두 층 이상의 반도체층을 포함할 수 있다. 최상부 반도체층의 주변회로 영역에 저전압 트랜지스터가 구비될 수 있다.
본 발명의 또 다른 실시예들에 따른 적층 메모리 소자 형성 방법은 제1 반도체층에 제1 메모리 셀 어레이를 형성하는 것을 포함한다. 상기 제1 반도체층 상에 제2 반도체층이 형성된다. 상기 제2 반도체층의 셀 어레이 영역에 제2 메모리 셀 어레이가 형성되고 주변회로 영역에 제1 전압으로 동작하는 트랜지스터가 형성된다.
본 발명의 또 다른 실시예들에 따른 적층 메모리 소자 형성 방법은 제1 반도체층에 메모리 셀이 직렬로 연결된 제1 메모리 셀 스트링 및 상기 제1 메모리 셀 스트링의 양 끝단의 메모리 셀에 연결된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하는 제1 메모리 셀 어레이를 형성하는 것을 포함한다. 상기 제1 반도체층 상에 제1 층간절연막이 형성된다. 상기 제1 층간절연막 상에 제2 반도체층이 형성된다. 상기 제2 반도체층의 메모리 셀 영역에 메모리 셀이 직렬로 연결된 제2 메모리 셀 스트링 및 상기 제2 메모리 셀 스트링의 양 끝단의 메모리 셀에 연결된 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 포함하는 제2 메모리 셀 어레이가 형성되고, 상기 제2 반도체층의 주변회로 영역 상에 저전압 트랜지스터가 형성된다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들에 대해서 설명을 한다. 하지만, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 (또는 층) 및 영역 등의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막 (또는 층) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막 (또는 층)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 막 (또는 층)을 다른 영역, 막 (또는 층)과 구별시키기 위해서 사용되었을 뿐이다.
본 명세서에서 언급되는 "반도체층" 또는 "기판"은 임의의 반도체에 기초한 구조를 가리킨다. 상기 반도체에 기초한 구조는 실리콘, 절연층 상에 실리콘이 위치하는 에스오아이(SOI:silicon-on-insulator), 사파이어 상에 실리콘이 위치하는 에스오에스(SOS:silicon-on-sapphire), 실리콘-게르마늄, 도핑 또는 도핑 되지 않은 실리콘, 에피탁시 성장 기술에 의해 형성된 에피탁시층, 다른 반도체 구조를 포함할 수 있다.
본 발명의 실시예들은 적층 메모리 소자에 관련된 것이다. 본 발명의 실시예들에 따른 적층 메모리 소자는 적어도 2층 이상의 반도체층을 포함한다. 각 반도체층은 메모리 셀 어레이를 포함하는 데, 2층 이상 적층된 반도체층들의 최상부 반도체층의 주변회로 영역에 메모리 셀 어레이를 구동하는 데 사용되는 트랜지스터가 구비된다. 이하 실시예를 설명함에 있어서, 설명의 편의를 위해서 주변회로 영역에 형성되는 트랜지스터를 '주변트랜지스터'라고 칭할 수 있다. 주변트랜지스터는 메모리 셀 어레이를 구동하는 데 필요한 각종 크기의 트랜지스터를 포함한다. 예를 들어 주변트랜지스터는 고전압 트랜지스터 및 저전압 트랜지스터를 포함할 수 있다. 여기서 고전압 트랜지스터는 예를 들어 메모리 셀 어레이의 메모리 셀을 프로그램 또는 소거할 때 요구되는 고전압을 다루기 위한 트랜지스터를 가리킬 수 있다. 반면 저전압 트랜지스터는 고전압 트랜지스터보다 낮은 전압을 다루는 트랜지스터일 수 있다. 예를 들어 저전압 트랜지스터는 Vdd 등의 전압을 다루는 트랜지스터 또는 메모리 셀 어레이의 메모리 셀에 대한 읽기 동작시 요구되는 다양한 크기의 전압을 다루는 트랜지스터일 수 있다. 또 주변트랜지스터는 고전압 및 저전압 사이의 전압으로 동작하는 중전압 트랜지스터를 포함할 수 있다. 따라서, 이하에서 특별한 언급이 없을 경우 고전압 트랜지스터, 저전압 트랜지스터 또는 중전압 트랜지스터는 주변회로 영역에 형성되는 주변트랜지스터를 가리키는 것으로 이해되어야 한다.
본 발명의 일 실시예에 따르면, 주변트랜지스터가 2층 이상 적층된 반도체층들을 구비하는 적층 메모리 소자의 최상부 반도체층에 형성된다. 여기서 최상부 반도체층은 예를 들어 메모리 셀 어레이가 형성된 반도체층들 중에서 가장 높은 층 또는 2층 이상 적층된 반도체층들 중에서 가장 높은 층의 반도체층을 가리킬 수 있다. 본 발명의 일 실시예에 따르면, 셀 어레이 영역의 고온 공정 예를 들어 고온하의 산화막 증착 공정, 고온 산화 공정, 불순물 활성화를 위한 열처리 공정, 급속 열처리 공정 등에 의한 열부담(thermal budget)의 영향을 받지 않고 주변트랜지스터를 형성할 수 있다. 따라서 적층 메모리 소자를 구현할 때, 우수한 특성의 주변트랜지스터를 형성할 수 있다. 또, 주변트랜지스터에 연결되는 배선 공정에서 콘택트 홀의 깊이가 감소하기 때문에, 주변회로 영역에서 콘택트 홀의 크기를 감소시킬 수 있다. 이 같은 주변회로 영역의 콘택트 홀의 크기 감소로 인해 집적도가 더 증가될 수 있다. 또, 최상부 반도체층 아래의 반도체층에는 주변트랜지스터가 형성되지 않아, 이 반도체층에는 여유 공간이 확보될 수 있다. 이 여유 공간은 다양한 목적을 위해서 사용될 수 있다. 예를 들면 이 여유 공간에 메모리 셀을 형성할 수도 있다.
본 발명의 다른 실시예에 따르면, 주변트랜지스터의 일부 트랜지스터는 최하부 반도체층에 구비되거나 최상부 반도체층 및 최하부 반도체층 사이의 반도체층에 구비될 수 있다. 예를 들어 저전압 트랜지스터와 같이 메모리 셀 어레이 영역의 고온 공정 환경에 영향을 받기 쉬은 트랜지스터는 최상부 반도체층에 구비되고, 고전압 트랜지스터와 같이 메모리 셀 어레이 영역의 고온 공정 환경에 덜 민감한 트랜지스터는 최상부 반도체층 아래의 반도체층에 구비될 수 있다. 즉 주변트랜지스터중에서 고전압 트랜지스터는 최하부 반도체층에 구비되거나 최상부 반도체층 및 최하부 반도체층 사이의 반도체층에 구비될 수 있다. 예컨대, 저전압 트랜지스터는 최상부 반도체층의 주변회로 영역에 구비되고 고전압 트랜지스터는 최하부 반도체층의 주변회로 영역에 구비될 수 있다.
각 반도체층의 메모리 셀 어레이는 이차원적으로 배열된 메모리 셀을 포함한 다. 본 발명의 실시예들의 메모리 셀 배열을 위해서 다양한 종류의 메모리 셀, 다양한 구조의 메모리 셀, 다양한 방식의 메모리 셀 배열, 다양한 방식의 메모리 셀에 대한 프로그램/소거 동작이 적용될 수 있지만, 메모리 셀이 직렬로 연결되고 메모리 셀이 저장 요소(memory element)로서 부유 게이트를 갖는 낸드 플래시를 예로 들어 설명을 한다.
도 1은 본 발명의 일 실시예에 따른 적층 메모리 소자를 설명하기 위한 단면도이다. 본 발명의 일 실시예에 따른 적층 메모리 소자는 두 층 이상의 반도체층을 구비하는 데, 도의 간략화를 위해서 두 층의 반도체층(100, 200)이 도시되어 있다. 제1층 반도체층(100) 상에 제2층 반도체층(200)이 적층되어 있으며, 따라서 제2층 반도체층(200)이 최상부 반도체층에 대응하고 제1층 반도체층(100)이 최하부 반도체층에 대응한다.
도 1을 참조하면, 제1층 반도체층(100) 및 제2층 반도체층(200)의 셀 어레이 영역(A)은 메모리 셀 어레이를 포함한다. 각 메모리 셀 어레이는 낸드 스트링(110; 210)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 각 메모리 셀 어레이를 구동하기 위한 주변트랜지스터가 최상부 반도체층(200)의 주변회로 영역(B)에 구비된다. 이 주변트랜지스터는 고전압 트랜지스터(230H) 및 저전압 트랜지스터(230L)를 포함할 수 있다. 도시된 바와 같이 본 발명의 일 실시예에 따르면, 최하부 반도체층(100)에는 주변트랜지스터가 구비되지 않는다.
본 발명의 일 실시예에 따르면, 각 반도체층의 메모리 셀 어레이는 동일한 구조를 나타내기 때문에, 대표적으로 제1층 반도체층(100)의 메모리 셀 어레이를 설명한다. 낸드 스트링(110)은 복수 개의 메모리 셀(MC)이 직렬로 연결된 셀 스트링(MCS) 및 이 셀 스트링의 양단의 메모리 셀에 연결된 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GSL)를 포함한다. 이 같은 단위 낸드 스트링(110)이 제1층 반도체층(100)에서 반복적으로 배치되어 메모리 셀 어레이가 형성된다. 보다 높은 집적도를 위해서, 낸드 스트링이 거울 대칭으로 배치될 수 있다. 예를 들어 인접한 낸드 스트링들의 접지 선택 트랜지스터(GST)들이 서로 인접하도록, 그리고 인접한 낸드 스트링들의 스트링 선택 트랜지스터(SST)들이 서로 인접하도록 낸드 스트링(110)이 배치될 수 있다.
메모리 셀(MC1), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 그리고 주변트랜지스터는 제1층 반도체층(100) 상에 게이트 절연막(101), 부유 게이트(103), 게이트간 절연막(105) 및 제어 게이트(107)이 순차적으로 적층된 게이트 구조를 포함한다. 그리고, 주변트랜지스터, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 제어 게이트는 게이트간 절연막을 관통하여 부유 게이트에 전기적으로 연결된다.
도 1의 지면에 대해 수직한 방향으로 배열된 메모리 셀들의 제어 게이트들은 서로 전기적으로 연결되어 워드라인(WL)으로 작용을 할 수 있다. 낸드 스트링이 x축 방향을 따라 직렬로 연결된 메모리 셀을 가리킨다고 할 때, 도 1의 지면에 대해 수직한 방향은 y축 방향에 대응할 것이다. 메모리 셀과 마찬가지로, y축 방향으로 배열된 스트링 선택 트랜지스터들의 제어 게이트들은 서로 연결되어 스트링선택라인(SSL)을 형성하고, y축 방향으로 배열된 접지 선택 트랜지스터들의 제어 게이트 들은 서로 연결되어 접지선택라인(GSL)을 형성한다.
낸드 스트링의 각 메모리 셀은 메모리 셀 게이트 및 그 양측의 불순물 확산 영역들을 포함하며 각 낸드 스트링에서 인접한 메모리 셀 게이트들은 불순물 확산 영역을 공유한다. 서로 인접한 낸드 스트링에 속하는 인접한 접지 선택 트랜지스터들 사이의 반도체층에 공통소스영역으로 작용하는 불순물 확산 영역(109CS)이 구비된다. 즉, 동일 반도체층에서 인접한 접지 선택 트랜지스터들이 불순물 확산 영역이 공유되어 공통소스영역(109CS)을 형성한다. 이 공통소스영역(109CS)은 y축 방향으로 신장하여 라인 형태(line type)를 나타낼 수 있다. 더 나아가서, 적층된 반도체층들의 공통소스영역(109CS; 209CS)이 라인형(line-type)의 소스 콘택트(233)에 의해서 서로 전기적으로 연결될 수 있다. 이 라인형의 소스 콘택트(233)가 제1층 반도체층(100)의 공통 소스 영역(109CS)과 제2층 반도체층(200)의 공통 소스 영역(209CS)을 연결하는 공통소스라인으로 작용한다. 한편, 반도체층의 공통소스영역이 라인 형태임을 고려할 때, 이 라인 형의 공통소스영역을 공통소스라인으로 불릴 수 있으며, 소스 콘택트가 각 반도체층의 공통소스라인을 서로 연결하는 것으로 볼 수도 있다.
낸드 스트링의 거울형 배치로 인해서 동일 반도체층 내에서 서로 인접한 접지 선택 트랜지스터들은 공통소스영역을 공유할 뿐 아니라, 소스 콘택트(233)로 인해서 서로 다른 반도체층에 속하면서 서로 인접한 접지 선택 트랜지스터들도 공통소스영역을 공유한다고 할 수 있다. 한편, 낸드 스트링 맞은 편의 스트링 선택 트랜지스터의 불순물 확산 영역(드레인 영역)(109D)은 비트라인 콘택트 플러그(239) 에 의해서 비트라인(241)에 전기적으로 연결된다. 예를 들어 y축으로 배열된 스트링 선택 트랜지스터들의 드레인 영역들은 서로 다른 비트라인에 전기적으로 연결되고, x축으로 배열된 스트링 선택트랜지스터들의 드레인 영역들은 동일한 비트라인에 전기적으로 연결된다. 그리고, 상하로 마주하는 스트링 선택 트랜지스터들의 드레인 영역들은 예를 들어 비트라인 콘택트 플러그를 통해서 서로 전기적으로 연결된다. 한편, 주변트랜지스터(230L; 230H)의 불순물 확산 영역(212)은 배선 플러그(240)에 의해서 배선(243)에 전기적으로 연결된다.
도 1에서 설명되지 않은 참조번호 113, 213은 게에트 구조의 양측벽에 형성되는 게이트 스페이서를 가리키고, 참조번호 115, 215는 게이트 구조 및 게이트 스페이서를 덮는 식각 정지층을 가리키고, 참조번호 117, 217, 235는 층간절연막을 가리키고, 239, 240은 콘택트 플러그를 가리킨다.
이상에서 설명을 한 본 발명의 일 실시예에 따른 적층 메모리 소자의 메모리 셀 어레이에 대한 등가회로도는 도 2에 도시된 것과 같다. 도 2에서 WL(1,1)은 제1층 반도체층(100)의 낸드 스트링의 첫 번째 워드라인을 가리키고, WL(2,1)은 제2층 반도체층(200)의 낸드 스트링의 첫 번째 워드라인을 가리킨다. 한편, SSL(1)은 제1층 반도체층(100)의 스트링 선택 라인을 SSL(2)는 제2층 반도체층(200)의 스트링 선택 라인을 가리킨다. 마찬가지로, GSL(1)은 제1층 반도체층(100)의 접지 선택 라인을 GSL(2)는 제2층 반도체층(200)의 접지 선택 라인을 가리킨다. 또, CSL은 제1층 반도체층(100) 및 제2층 반도체층(200)의 공통 소스 영역을 연결하는 공통소스라인을 가리킨다.
도 3은 본 발명의 또 다른 실시예에 따른 적층 메모리 소자를 개략적으로 도시한다. 본 실시예의 적층 메모리 소자에서는 도 1을 참조하여 설명을 한 실시예와 달리, 주변트랜지스터의 일부가 최상부 반도체층에 구비되지 않고 그 아래의 반도체층에 예를 들어 제1층 반도체층에 구비된다. 도 3을 참조하면, 고전압 트랜지스터가 최하부 반도체층에 구비되고 저전압 트랜지스터는 최상부 반도체층에 구비된다. 또, 적층 메모리 소자가 L층 (L은 3 이상의 자연수) 이상의 반도체층을 구비할 경우에, 고전압 트랜지스터는 최상부 반도체층 및 최하부 반도체층 사이의 반도체층인 제2층 반도체층 에서 (L-1)층 반도체층 중 어느 한 반도체층에 구비될 수 있다. 주변트랜지스터의 고전압 트랜지스터의 경우 저전압 트랜지스터에 비해서 고온 공정 환경에 대해서 영향을 덜 받기 때문에, 최하부 반도체층에 또는 최상부 및 최하부 반도체층 사이의 반도체층에 구비될 수 있다.
이하 본 발명의 실시예들에 따른 적층 메모리 소자 형성 방법을 설명을 한다. 도 4 에서 도 8은 본 발명의 일 실시예에 따른 적층 메모리 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 4를 참조하여, 제1층 반도체층(100)의 셀 어레이 영역(A) 상에 제1층 낸드 스트링(110)이 형성된다. 제1층 낸드 스트링(110)은 복수 개의 제1층 메모리 셀들(MC1)이 직렬로 연결된 제1층 메모리 셀 스트링(MCS1)과 제1층 메모리 셀 스트링(MCS1)의 양단에 연결된 제1층 스트링 선택 트랜지스터(SST1) 및 제1층 접지 선택 트랜지스터(GST1)를 포함한다. 제1층 메모리 셀(MC1), 제1층 스트링 선택 트랜지스터(SST1) 및 제1층 접지 선택 트랜지스터(GST1)는 게이트 절연막(101), 부유 게이트(103M), 게이트간 절연막(105) 및 제어 게이트(107)가 적층된 게이트 구조를 포함한다. 여기서, 제1층 스트링 선택 트랜지스터(SST1) 및 제1층 접지 선택 트랜지스터(GST1)에서는 부유 게이트(103)와 제어 게이트(107)가 서로 전기적으로 연결된다. 접지 선택 트랜지스터 및 스트링 선택 트랜지스터의 제어 게이트가 도 4의 지면에 대해서 수직한 방향(y축 방향)으로 길게 연장하는 점을 고려하여, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)으로 각각 불릴 수 있다. 이와 유사하게 메모리 셀의 제어 게이트는 워드라인(WL)으로 불릴 수 있다.
이 같은 게이트 구조들은 게이트 절연막, 부유 게이트를 위한 제1 도전층, 게이트간 절연막, 그리고 제어 게이트를 위한 제2 도전층을 제1층 반도체층 상에 형서한 후 패터닝하는 것에 의해서 형성될 수 있다. 이때, 제1층 접지 선택 트랜지스터의 부유 게이트와 제어 게이트를 전기적으로 연결하고 제1층 스트링 선택 트랜지스터의 부유 게이트와 제어 게이트를 전기적으로 연결하기 위해서, 게이트간 절연막을 형성한 후 게이트간 절연막의 소정 부분을 패터닝하여 그 아래의 부유 게이트를 노출한다. 이에 따라 제1층 접지 선택 트랜지스터 및 제1층 스트링 선택 트랜지스터의 제어 게이트는 게이트간 절연막을 관통하여 부유 게이트와 전기적으로 연결될 수 있다.
게이트 절연막(101)은 예를 들어 실리콘 산화물로 형성될 수 있다. 부유 게이트(103)를 위한 제1 도전층은 예를 들어 폴리실리콘으로 형성될 수 있다. 게이트간 절연막(105)은 예를 들어 산화막-질화막-산화막이 차례로 적층되어 형성될 수 있다. 워드라인으로 작용하는 제어 게이트(107) 및 접지 선택 라인 및 스트링 선택 라인으로 작용하는 상부 게이트(107)를 위한 제2 도전층은 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물 또는 이들의 조합으로 형성될 수 있다. 제어 게이트 및 상부 게이트의 상부는 질화막등으로 보호될 수 있다.
제1층 낸드 스트링(110)의 게이트 구조들을 형성한 후 이온주입 공정 및 열처리 공정을 진행하여 각 게이트 구조들 양측의 제1층 반도체층에 소스/드레인 영역으로 작용하는 불순물 확산 영역(109)이 형성된다. 이때, 인접한 제1층 접지 선택 트랜지스터(GST1)들의 불순물 확산 영역은 서로 공유되어 공통 소스 영역(109CS)을 형성할 수 있다. 즉 인접한 제1층 접지 선택 트랜지스터들의 게이트 구조들 (접지 선택 라인들) 사이에 공통 소스 영역(109CS)이 형성된다. 이와 유사하게, 인접한 제1층 스트링 선택 트랜지스터들은 드레인 영역(109D)을 공유할 수 있다.
계속해서 도 4를 참조하여 각 게이트 구조들 양측벽에 게이트 스페이서(113)가 형성된다. 게이트 스페이서(113)는 예를 들어 실리콘 질화물을 증착한 후 에치백 공정을 진행하는 것에 의해서 형성될 수 있다. 제1층 메모리 셀들(MC1) 사이의 간격은 좁기 때문에, 인접한 메모리 셀의 게이트 스페이서가 서로 붙을 수 있다. 게이트 스페이서(113)가 형성된 후, 제1층 스트링 선택 트랜지스터(SST1)의 드레인 영역(109D) 및 제1층 접지 선택 트랜지스터(GST1)의 소스 영역에 해당하는 공통 소스 영역(109CS)의 저항특성을 향상시키기 위한 고농도 불순물 이온 주입 공정이 진행될 수 있다.
게이트 스페이서(113)가 형성된 후 제1 식각 정지층(115)이 형성된다. 제1 식각 정지층(115)은 예를 들어 실리콘 질화물 등으로 형성될 수 있다. 이 제1 식각 정지층(115)은 콘택트 공정에서 식각 정지층으로 작용할 수 있는 데, 선택적인층으로서 공정에 따라서는 형성되지 않을 수 도 있다.
도 5를 참조하여, 제1 식각 정지층(115) 상에 제1 층간절연막(117)이 형성된다. 제1 층간절연막(117)은 제1 식각 정지층(115)에 대해서 식각 선택비를 갖는 절연물질, 예를 들어 실리콘 산화물 등으로 형성될 수 있다. 제1 층간절연막(117) 및 제1 식각 정지층(115)가 패터닝되어 제1층 접지 선택 트랜지스터(GST1)의 게이트 구조 외측의 제1층 반도체층 그리고/또는 제1층 스트링 선택 트랜지스터(SST1)의 게이트 구조 외측의 제1층 반도체층, 즉 제1층 접지 선택 트랜지스터(GST1) 외측의 공통 소스 영역(109CS) 및 제1층 스트링 선택 트랜지스터(SST1) 외측의 드레인 영역(109D)을 노출하는 개구부(119)가 형성된다. 이 개구부(119)에 의해 노출된 제1층 반도체층을 씨앗층으로 사용하여 에피탁시층을 성장시켜 개구부(119)를 채우면서 제1 층간절연막(117) 상에 제2층 반도체층(200)을 형성한다.
도 6을 참조하여, 제2층 반도체층(200)의 셀 어레이 영역(A)에 제2층 낸드 스트링(210)을 형성하고 주변회로 영역(B)에 주변트랜지스터를 위한 주변게이트 구조(225)를 형성한다. 제2층 낸드 스트링(210)은 제1층 낸드 스트링(110)과 동일한 구조 및 동일한 방식으로 형성될 수 있다.
구체적으로, 제2층 낸드 스트링(210)의 제2층 메모리 셀(MC2), 제2층 스트링 선택 트랜지스터(SST2) 및 제2층 접지 선택 트랜지스터(GSL2)를 위한 게이트 구조(220), 그리고 주변트랜지스터를 위한 주변게이트 구조(225)를 형성한다. 이 같 은 제2층 반도체층(200)의 셀 어레이 영역(A) 및 주변회로 영역(B)의 게이트 구조들은 게이트 절연막(101), 제1 도전층, 게이트간 절연막, 그리고 제2 도전층을 제2층 반도체층 형성한 후 패터닝 공정을 진행하는 것에 의해서 형성될 수 있다. 이때, 제2층 접지 선택 트랜지스터, 제2층 스트링 선택 트랜지스터, 그리고 주변트랜지스터의 제어 게이트를 대응하는 부유 게이트와 전기적으로 연결하기 위해서, 게이트간 절연막을 형성한 후 게이트간 절연막의 소정 부분을 패터닝하여 그 아래의 하부 게이트를 노출한다.
제2층 반도체층(200)의 셀 어레이 영역(A)에 선택적으로 불순물 이온을 주입하고 열처리 공정을 진행하여 제2층 반도체층(200)의 셀 어레이 영역(A)의 게이트 구조들 외측에 소스/드레인 영역으로 작용하는 불순물 확산 영역(209)을 형성한다. 이때, 인접한 제2층 접지 선택 트랜지스터들(GST2)의 불순물 확산 영역들은 서로 공유되어 공통 소스 영역(209CS)을 형성할 수 있다. 즉 인접한 제2층 접지 선택 트랜지스터들의 게이트 구조들 사이에 공통 소스 영역(209CS)이 형성된다. 이와 유사하게, 인접한 제2층 스트링 선택 트랜지스터들은 드레인 영역(209D)을 공유할 수 있다.
도 7을 참조하여, 제2층 반도체층(200)의 셀 어레이 영역(A)에 불순물 확산 영역을 형성한 후, 제2층 반도체층(200)의 주변회로 영역(B)에 선택적으로 불순물 이온을 주입하고 열처리 공정을 진행하여 주변트랜지스터(230L, 230H)를 위한 불순물 확산 영역(211)을 형성한다. 따라서 본 실시예에 따르면, 주변트랜지스터는 셀 어레이 영역(A)의 불순물 확산 영역을 위한 이온주입 공정 및 열처리 공정 환경에 노출되지 않는다.
제2층 반도체층(200)의 각 게이트 구조 양측에 게이트 스페이서(213)가 형성된다. 주변트랜지스터의 고농도 소스/드레인(212)을 형성하기 위한 고농도 이온 주입 공정이 진행될 수 있다. 이때, 제2층 스트링 선택 트랜지스터(SST2)의 드레인 영역(209D), 제2층 접지 선택 트랜지스터(GSL2)의 소스 영역인 공통 소스 영역(209CS)에도 고농도 불순물 이온이 주입되어 저항특성이 향상될 수 있다.
제2 식각 정지층(215) 및 제2 층간절연막(217)이 형성된다. 제2 식각 정지층(215) 및 제2 층간절연막(217)은 서로에 대해서 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어 제2 식각 정지층(215)은 실리콘 질화물로 형성되고 제2 층간절연막(217)은 실리콘 산화물로 형성될 수 있다.
도 8을 참조하여, 제2 층간절연막(217), 제2 식각 정지층(215), 제2 반도체층(200), 제1 층간절연막(117) 및 제1 식각 정지층(115)이 패터닝되어 각 반도체층의 접지 선택 트랜지스터의 게이트 구조들 사이의 공통소스영역(109CS, 209CS)을 노출하는 소스 콘택트용 개구부(231)가 형성된다. 소스 콘택트용 개구부(231)가 도전물질로 채워져 각 반도체층의 공통소스영역을 전기적으로 연결하는 소스 콘택트(233)가 형성된다. 이 소스 콘택트(233)는 상하 반도체층의 공통소스라인으로 작용한다. 우수한 저항 특성의 공통소스영역을 위해서, 소스 콘택트용 개구부(231)를 통해서 불순물 이온이 주입될 수 있다.
제2 층간절연막(217) 및 소소 콘택트(233) 상에 제3 층간절연막(235)이 형성된다. 제3 층간절연막(235), 제2 층간절연막(217), 제2 식각 정지층(215), 제2 반 도체층(200), 제1 층간절연막(117) 및 제1 식각 정지층(115)이 패터닝되어 각 반도체층의 스트링 선택 트랜지스터 외측의 드레인 영역(109D, 209D)을 노출하는 비트라인 콘택트 홀(237)이 형성된다. 이때, 제2층 반도체층(200)의 주변회로 영역(B)에서는 제3 층간절연막(235), 제2 층간절연막(217) 및 제2 식각 정지층(215)을 관통하여 주변트랜지스터의 드레인 영역(212)을 노출하는 배선용 콘택트 홀(238)이 형성된다. 우수한 저항 특성의 드레인 영역을 확보하기 위해서, 비트라인용 콘택트 홀을 통해서 불순물 이온이 주입될 수 있다.
비트라인 콘택트 홀(237) 및 배선 콘택트 홀(239)을 채우도록 제3 층간절연막(235) 상에 도전물질이 형성된 후 패터닝되어 도 1에 도시된 것 같이 셀 어레이 영역(A)에는 비트라인(241)이 형성되고, 주변회로 영역(B)에는 금속 배선(243)이 형성된다.
상술한 본 발명의 실시예에 있어서, 다수 개의 반도체층을 적층하는 방법은 다양하게 구현될 수 있다. 도 4 에서 도 8을 참조하여 설명을 한 방법과 같이, 하부 반도체층을 씨앗층으로 사용하는 에피탁시 성장 기술을 사용하여 다수 개의 반도체층이 적층될 수 있다.
또는 비정질 실리콘을 증착한 후 열처리 공정을 진행하는 것에 의해서 다수 개의 반도체층이 적층될 수 있다. 이 경우 도 4에 도시된 것 같이 제1층 반도체층의 셀 어레이 영역에 낸드 스트링을 형성하고, 제1 식각 정지층 및 제1 층간절연막을 형성한 후에, 제1 층간절연막 상에 비정질 실리콘을 증착한 후 열처리 공정을 진행하여 제1 층간절연막 상에 제2층 반도체층을 형성한다. 이후의 공정은 앞서 도 6 에서 도 8을 참조하여 설명을 한 방법과 동일하다.
또는 별도로 준비된 반도체층을 접착하는 것에 의해서 다수 개의 반도체층이 적층될 수 있다. 이 경우, 도 4에 도시된 것 같이 제1층 반도체층의 셀 어레이 영역에 낸드 스트링을 형성하고, 제1 식각 정지층 및 제1 층간절연막을 형성한 후에, 제1 층간절연막 상에 별도로 준비된 제2층 반도체층을 접착하여 제1 층간절연막 상에 제2층 반도체층을 형성한다. 이후의 공정은 앞서 도 6 에서 도 8을 참조하여 설명을 한 방법과 동일하다.
상술한 실시예들 및 그 변형 실시예들에서 주변트랜지스터 중 일부분, 예를 들어 고전압 트랜지스터는 최상부 반도체층에 형성되지 않고, 최하부 반도체층에 형성되거나, 최상부 반도체층 및 최하부 반도체층 사이의 반도체층에 형성될 수 있다. 이에 대한 상세한 내용은 도 9 에서 도 12를 참조하여 설명된다.
도 9를 참조하여, 제1층 반도체층(100)의 셀 어레이 영역(A)에 제1층 낸드 스트링(110)가 형성될 때, 제1층 반도체층(100)의 주변회로 영역(B)에 고전압 트랜지스터(130H)가 형성된다. 구체적으로, 제1층 메모리 셀, 제1층 접지 선택 트랜지스터, 제1층 스트링 선택 트랜지스터 및 고전압 트랜지스터를 위한 게이트 구조들이 형성된 후에, 이온주입 및 열처리 공정이 진행되어 각 게이트 구조 양측에 소스/드레인 영역으로 작용하는 불순물 확산 영역이 형성된다. 각 게이트 구조 측벽에 게이트 스페이서(113)가 형성된 후 제1 식각 정지층(115) 및 제1 층간절연막(117)을 형성한다. 전술한 실시예와 마찬가지로, 게이트 스페이서(113)가 형성된 후에, 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 고전압 트랜지스터의 불순물 확 산 영역의 저항 특성을 향상시키기 위한 고농도 이온주입 공정이 진행될 수 있다.
도 10을 참조하여, 전술한 방식에 따라 제1층 반도체층(100)을 노출하는 개구부(119)가 형성된 후 에피탁시층 성장 기술을 적용하여 제1 층간절연막(117) 상에 제2층 반도체층(200)이 형성된다. 본 실시예에의 경우, 에피탁시층 성장을 위한 개구부(119)는 셀 어레이 영역(A)의 제1층 반도체층(100)을 노출시킬 뿐만 아니라 제1층 반도체층의 주변회로 영역(B)의 고전압 트랜지스터(130H)의 불순물 영역(112)도 노출할 수도 있다. 도 6을 참조하여 설명을 한 방식과 동일하게 제2층 반도체층(200)의 셀 어레이 영역(A)에 제2층 낸드 스트링(210)이 형성되고 주변회로 영역(B)에는 저전압 트랜지스터를 위한 저전압 게이트 구조(225L)가 형성된다.
도 11을 참조하여, 제2층 반도체층(200)의 셀 어레이 영역(A)에 불순물 확산 영역(209; 209CS, 209D)이 형성된 이후에, 제2층 반도체층(200)의 주변회로 영역(B)에 선택적으로 불순물 이온을 주입하고 열처리 공정을 진행하는 것에 의해서 저전압 트랜지스터(230L)를 위한 불순물 확산 영역(211)이 형성된다. 따라서 본 실시예에 따르면, 저전압 트랜지스터는 제1층 및 제2층 반도체층의 셀 어레이 영역(A)의 불순물 확산 영역을 위한 이온주입 공정 및 열처리 공정 환경에 노출되지 않는다.
게이트 구조들 측벽에 게이트 스페이서(213)가 형성된다. 게이트 스페이서(213)가 형성된 후 고농도 이온주입 공정이 진행되어 저전압 트랜지스터(230L)에 고농도 불순물 영역(212)이 형성될 수 있다. 이때, 제2층 반도체층(200)의 공통 소스 영역(209CS) 및 드레인 영역(209D)에도 고농도 불순물 이온이 주입될 수 있다.
제2 식각 정지층(215) 및 제2 층간절연막(217)이 형성된다.
도 12를 참조하여, 제2 층간절연막(217), 제2 식각 정지층(215), 제2 반도체층(200), 제1 층간절연막(117) 및 제1 식각 정지층(115)이 패터닝되어 각 반도체층의 접지 선택 트랜지스터의 게이트 구조들 사이의 공통소스영역을 노출하는 소스 콘택트용 개구부(231)가 형성된다. 소스 콘택트용 개구부(231)가 도전물질로 채워져 각 반도체층의 공통소스영역을 전기적으로 연결하는 소스 콘택트(233)가 형성된다.
제2 층간절연막(217) 및 소소 콘택트(233) 상에 제3 층간절연막(235)이 형성된다. 제3 층간절연막(235), 제2 층간절연막(217), 제2 식각 정지층(215), 제2 반도체층(2000, 제1 층간절연막(117) 및 제1 식각 정지층(115)이 패터닝되어 각 반도체층의 스트링 선택 트랜지스터 외측의 불순물 확산 영역을 노출하는 비트라인 콘택트 홀(237)이 형성된다. 이때, 제2층 반도체층의 주변회로 영역(B)에서는 제3 층간절연막(235), 제2 층간절연막(217) 및 제2 식각 정지층(215)을 관통하여 저전압 트랜지스터(230L)의 불순물 확산 영역(212)을 노출하는 배선용 제1 콘택트 홀(238L)이 형성된다. 또한, 제1층 및 제2층 반도체층의 주변회로 영역(B)에는 제3 층간절연막(235), 제2 층간절연막(217), 제2 식각 정지층(215), 제2 반도체층(200), 제1 층간절연막(117) 및 제1 식각 정지층(115)을 관통하여 고전압 트랜지스터(130H)의 불순물 확산 영역(112)을 노출하는 배선용 제2 콘택트 홀(238H)이 형성된다.
비트라인 콘택트 홀(237) 및 배선 콘택트 홀들(238H, 238L)을 채우도록 제3 층간절연막(235) 상에 도전물질이 형성된 후 패터닝되어 도 3에 도시된 것 같이 셀 어레이 영역(A)에는 비트라인(241)이 형성되고, 주변회로 영역(B)에는 금속 배선(243)이 형성된다.
지금까지 설명을 한 본 발명의 실시예들에서, 각 반도체층의 메모리 셀 어레이는 독립적으로 다양하게 구현될 수 있다. 예를 들어 제1층 반도체층에는 낸드 스트링을 갖는 낸드 플래시가 제2층 반도체층에는 노아 플래시가 형성될 수 있다. 또는 그 반대로 형성될 수 있다. 또, 제1층 반도체층에는 에스램이 제2층 반도체층에는 플래시 메모리 소자가 또는 그 반대로 형성될 수도 있다.
또, 메모리 셀 어레이를 구성하는 메모리 셀로서 전술한 바와 같은 부유 게이트를 갖는 메모리 셀 뿐만 아니라, 예를 들어 소노스(SONON), 모노스(MONOS), 피램(PRAM:Phase-changeable Random Acess Memory), 엠램(MRAM:Magneto-resistive RAM), 기타 임의의 메모리 셀이 사용될 수 있다. 또, 단위 메모리 셀은 1비트 뿐만 아니라 2비트 이상의 멀티 비트를 저장하는 메모리 일 수도 있다.
또, 지금까지 설명을 한 본 발명의 실시예들에서, 인접한 반도체층의 접지 선택 트랜지스터들이 서로 전기적으로 연결될 수 있다. 마찬가지로 인접한 반도체층의 스트링 선택 트랜지스터들이 서로 전기적으로 연결될 수 있다. 더 나아가서 인접한 반도체층의 워드라인이 서로 전기적으로 연결될 수 있다.
상술한 본 발명의 실시예들에 따르면, 높은 집적도를 제공하는 동시에 주변회로 영역에서 신뢰성 있는 주변트랜지스터를 형성할 수 있다.
또, 주변회로 영역에서 콘택트 홀의 깊이가 감소하여 콘택트 홀의 크기를 줄일 수 있다.

Claims (22)

  1. 삭제
  2. 각각이 메모리 셀 어레이를 포함하는 적어도 두 층 이상의 반도체층;
    최상부 반도체층의 주변회로 영역에 배치되고 각 반도체층의 메모리 셀 어레이를 구동하는 제1 트랜지스터; 그리고,
    최하부 반도체층 및 상기 최상부 반도체층 사이의 반도체층 주변회로 영역에 배치되거나 상기 최하부 반도체층의 주변회로 영역에 배치되고 상기 각 반도체층의 메모리 셀 어레이를 구동하는 제2 트랜지스터를 포함하는 적층 메모리 소자.
  3. 삭제
  4. 삭제
  5. 청구항 2에 있어서, 상기 제1 트랜지스터는 저전압 트랜지스터이고, 상기 제2 트랜지스터는 고전압 트랜지스터인 적층 메모리 소자.
  6. 청구항 5에 있어서, 각 반도체층의 메모리 셀 어레이는 메모리 셀들이 직렬로 연결된 메모리 셀 스트링 그리고 상기 메모리 셀 스트링의 양 끝단의 메모리 셀들에 연결된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하는 적층 메모리 소자.
  7. 청구항 6에 있어서, 상기 최상부 반도체층 상에 배치되고 각 반도체층의 스트링 선택 트랜지스터에 전기적으로 연결된 비트라인;
    각 반도체층의 접지 선택 트랜지스터 외측에 형성된 공통소스영역; 그리고,
    각 반도체층의 공통소스영역들을 전기적으로 연결하는 소소 콘택트를 더 포함하는 적층 메모리 소자.
  8. 삭제
  9. 각각이 메모리 셀이 직렬로 연결된 메모리 셀 스트링, 상기 메모리 셀 스트링의 한 끝단의 메모리 셀에 연결된 스트링 선택 트랜지스터 및 상기 메모리 셀 스트링의 다른 끝단의 메모리 셀에 연결된 접지 선택 트랜지스터를 포함하는 셀 어레이 영역을 구비하는 적어도 두 층 이상의 반도체층;
    최상부 반도체층의 주변회로 영역에 배치되고 각 반도체층의 메모리 셀들을 구동하는 저전압 트랜지스터; 그리고,
    최하부 반도체층 및 상기 최상부 반도체층 사이의 반도체층의 주변회로 영역에 배치되거나 상기 최하부 반도체층의 주변회로 영역에 배치되고 상기 각 반도체층의 메모리 셀들을 구동하는 고전압 트랜지스터를 포함하는 적층 메모리 소자.
  10. 청구항 9에 있어서, 상기 최상부 반도체층 상에 배치되고 각 반도체층의 스트링 선택 트랜지스터에 전기적으로 연결된 비트라인;
    각 반도체층의 접지 선택 트랜지스터 외측에 형성된 공통소스영역들; 그리고,
    각 반도체층의 공통소스영역들을 전기적으로 연결하는 소소 콘택트를 더 포함하는 적층 메모리 소자.
  11. 삭제
  12. 삭제
  13. 제1 반도체층에 제1 메모리 셀 어레이를 형성하는 것;
    상기 제1 반도체층 상에 제2 반도체층을 형성하는 것;
    상기 제2 반도체층의 셀 어레이 영역에는 제2 메모리 셀 어레이를, 상기 제2 반도체층의 주변회로 영역에는 제1 전압으로 동작하며 각 반도체층의 메모리 셀 어레이를 구동하는 트랜지스터를 형성하는 것; 그리고
    상기 제1 반도체층의 주변회로 영역에 상기 제1 전압보다 높은 제2 전압으로 동작하며 상기 각 반도체층의 메모리 셀 어레이를 구동하는 트랜지스터를 형성하는 것을 포함하는 적층 메모리 소자 형성 방법.
  14. 삭제
  15. 청구항 13에 있어서,
    상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 형성하는 것은:
    메모리 셀들이 직렬로 연결된 메모리 셀 스트링을 형성하는 것; 그리고
    상기 메모리 셀 스트링의 양 끝단의 메모리 셀들에 전기적으로 연결된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 형성하는 것을 포함하는 적층 메모리 소자 형성 방법.
  16. 청구항 15에 있어서,
    상기 제1 반도체층의 제1 메모리 셀 어레이의 공통소스영역과 상기 제2 반도체층의 제2 메모리 셀 어레이의 공통소스영역을 전기적으로 연결시키는 것을 더 포함하는 적층 메모리 소자 형성 방법.
  17. 제1 반도체층에 메모리 셀이 직렬로 연결된 제1 메모리 셀 스트링 및 상기 제1 메모리 셀 스트링의 양 끝단의 메모리 셀에 연결된 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 포함하는 제1 메모리 셀 어레이를 형성하는 것;
    상기 제1 반도체층 상에 제1 층간절연막을 형성하는 것;
    상기 제1 층간절연막 상에 제2 반도체층을 형성하는 것; 그리고,
    상기 제2 반도체층의 메모리 셀 영역에 메모리 셀이 직렬로 연결된 제2 메모리 셀 스트링 및 상기 제2 메모리 셀 스트링의 양 끝단의 메모리 셀에 연결된 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 포함하는 제2 메모리 셀 어레이를 형성하고, 상기 제2 반도체층의 주변회로 영역 상에 각 반도체층의 메모리 셀들을 구동하는 저전압 트랜지스터를 형성하는 것을 포함하는 적층 메모리 소자 형성 방법.
  18. 청구항 17에 있어서,
    상기 제2 반도체층의 셀 어레이 영역에 제2 메모리 셀 어레이를 형성하고, 주변회로 영역에 저전압 트랜지스터를 형성하는 것은:
    상기 제2 반도체층의 셀 어레이 영역에 상기 메모리 셀, 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 위한 메모리 셀 게이트, 스트링 선택 게이트 및 접지 선택 게이트를 형성하고, 주변회로 영역에 상기 저전압 트랜지스터를 위한 저전압 게이트를 형성하는 것; 그리고,
    대응하는 게이트 외측의 제2 반도체 층에 불순물 확산 영역을 형성하는 것을 포함하며,
    상기 저전압 트랜지스터의 불순물 확산 영역은 상기 메모리 셀 어레이 영역 의 불순물 확산 영역을 형성한 이후에 형성되는 적층 메모리 소자 형성 방법.
  19. 청구항 18에 있어서,
    상기 제2 메모리 셀 어레이 및 상기 저전압 트랜지스터를 형성한 후에:
    제2 층간절연막을 형성하는 것;
    상기 제2 층간절연막 및 상기 제1 층간절연막을 패터닝하여 상기 제2 메모리 셀 어레이의 상기 제2 접지 선택 트랜지스터의 접지 선택 게이트 외측의 제2 반도체 기판 및 상기 제1 메모리 셀 어레이의 상기 제1 접지 선택 트랜지스터의 접지 선택 게이트 외측의 제1 반도체 기판을 노출하는 개구부를 형성하는 것; 그리고,
    상기 개구부를 도전물질로 채워 상기 제1 접지 선택 트랜지스터 및 상기 제2 접지 선택 트랜지스터를 전기적으로 연결하는 소스 콘택트를 형성하는 것을 더 포함하는 적층 메모리 소자 형성 방법.
  20. 청구항 19에 있어서,
    상기 제2 반도체층의 주변회로 영역 상에 또는 상기 제1 반도체층의 주변회로 영역 상에 각 반도체층의 메모리 셀들을 구동하는 고전압 트랜지스터를 형성하는 것을 더 포함하는 적층 메모리 소자 형성 방법.
  21. 청구항 19에 있어서,
    상기 제2 층간절연막 상에 제3 층간절연막을 형성하는 것;
    상기 제3 층간절연막, 제2 층간절연막 및 제1 층간절연막을 패터닝하여 상기 제2 메모리 셀 어레이의 상기 제2 스트링 선택 트랜지스터의 선택 게이트 외측의 제2 반도체 기판 및 상기 제1 메모리 셀 어레이의 상기 제1 스트링 선택 트랜지스터의 선택 게이트 외측의 제1 반도체 기판을 노출하는 비트라인용 콘택트 홀을 형성하는 것; 그리고,
    상기 제3 층간절연막 상에 상기 비트라인용 콘택트 홀을 채우는 비트라인을 형성하는 것을 더 포함하는 적층 메모리 소자 형성 방법.
  22. 청구항 21에 있어서,
    상기 비트라인용 콘택트 홀을 형성할 때, 상기 제3 층간절연막 및 제2 층간절연막을 패터닝하여 상기 저전압 트랜지스터의 불순물 확산영역을 노출하는 배선용 콘택트 홀을 형성하고,
    상기 비트라인을 형성할 때, 상기 배선용 콘택트 홀을 채우며 상기 제3 층간절연막 상에 배선을 형성하는 적층 메모리 소자 형성 방법.
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