JPH11145431A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11145431A JPH11145431A JP9310227A JP31022797A JPH11145431A JP H11145431 A JPH11145431 A JP H11145431A JP 9310227 A JP9310227 A JP 9310227A JP 31022797 A JP31022797 A JP 31022797A JP H11145431 A JPH11145431 A JP H11145431A
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Abstract
(57)【要約】
【課題】 記憶素子を選択する選択ＦＥＴの保護膜を形
成する際のホトマスクの位置合わせによる誤差を吸収す
るための余裕を不要とする。 【解決手段】 情報を記憶する記憶素子を半導体基板主
面に形成し、この半導体基板主面上に絶縁膜を介して設
けられた半導体層に、前記記憶素子に接続した選択ＦＥ
ＴとなるＴＦＴ（Thin Film Transistor）を形成する。 【効果】 ホトマスクの位置合わせによる誤差を吸収す
るための余裕が不要となるので、半導体チップのサイズ
を縮小する、或いは半導体装置を更に大容量化すること
が可能となる。また、選択ＦＥＴの数量に対する制約が
無くなるので、メモリセルの分割単位を小さくすること
が可能となる。
成する際のホトマスクの位置合わせによる誤差を吸収す
るための余裕を不要とする。 【解決手段】 情報を記憶する記憶素子を半導体基板主
面に形成し、この半導体基板主面上に絶縁膜を介して設
けられた半導体層に、前記記憶素子に接続した選択ＦＥ
ＴとなるＴＦＴ（Thin Film Transistor）を形成する。 【効果】 ホトマスクの位置合わせによる誤差を吸収す
るための余裕が不要となるので、半導体チップのサイズ
を縮小する、或いは半導体装置を更に大容量化すること
が可能となる。また、選択ＦＥＴの数量に対する制約が
無くなるので、メモリセルの分割単位を小さくすること
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶素子と選択Ｆ
ＥＴとを有する半導体装置に関し、特に集積度の向上に
適用して有効な技術に関するものである。
ＥＴとを有する半導体装置に関し、特に集積度の向上に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置には、フローティングゲ
ートへの電荷の注入或いは引き抜きを行い、フローティ
ングゲートの電荷の有無によって情報の記憶を行う二層
ゲート構造を有するものがあり、フローティングゲート
の電荷は電源が加えられていない状態でも情報を保持す
ることができるので不揮発性記憶素子として用いられて
いる。
ートへの電荷の注入或いは引き抜きを行い、フローティ
ングゲートの電荷の有無によって情報の記憶を行う二層
ゲート構造を有するものがあり、フローティングゲート
の電荷は電源が加えられていない状態でも情報を保持す
ることができるので不揮発性記憶素子として用いられて
いる。
【０００３】こうした不揮発性記憶素子では、所定数の
素子をまとめて、これを一つの単位として一括して書替
え・消去するための選択ＦＥＴが設けられている。この
選択ＦＥＴは通常の一層ゲート構造となっており、二層
ゲート構造の記憶素子と混在させる場合には、二層ゲー
ト構造のフローティングゲート及びゲート間絶縁膜を形
成する際のエッチングによって、選択ＦＥＴの半導体領
域が損傷を受けるのを防止するために選択ＦＥＴの形成
される領域をホトレジスト等の保護膜によって覆い保護
する必要がある。
素子をまとめて、これを一つの単位として一括して書替
え・消去するための選択ＦＥＴが設けられている。この
選択ＦＥＴは通常の一層ゲート構造となっており、二層
ゲート構造の記憶素子と混在させる場合には、二層ゲー
ト構造のフローティングゲート及びゲート間絶縁膜を形
成する際のエッチングによって、選択ＦＥＴの半導体領
域が損傷を受けるのを防止するために選択ＦＥＴの形成
される領域をホトレジスト等の保護膜によって覆い保護
する必要がある。
【０００４】
【発明が解決しようとする課題】この保護膜をホトリソ
グラフィによって形成する際に、ホトマスクの位置合わ
せによる誤差を吸収するための余裕を見込んで、素子の
レイアウトを行う必要がある。こうした余裕は、それ自
体ではさほどのことはないが、選択ＦＥＴがメモリセル
領域全体に分散して多数形成されるために、全体として
はかなりの面積を占めることとなる。このため半導体チ
ップのサイズを縮小する、或いは同一のチップサイズで
更に大容量化する上での大きな問題となっている。
グラフィによって形成する際に、ホトマスクの位置合わ
せによる誤差を吸収するための余裕を見込んで、素子の
レイアウトを行う必要がある。こうした余裕は、それ自
体ではさほどのことはないが、選択ＦＥＴがメモリセル
領域全体に分散して多数形成されるために、全体として
はかなりの面積を占めることとなる。このため半導体チ
ップのサイズを縮小する、或いは同一のチップサイズで
更に大容量化する上での大きな問題となっている。
【０００５】また、こうした選択ＦＥＴに対する制約に
よって、その数を減ずる要求が強いために、メモリセル
の分割単位についても制約され、前記書替え単位の縮小
が困難となっている。
よって、その数を減ずる要求が強いために、メモリセル
の分割単位についても制約され、前記書替え単位の縮小
が困難となっている。
【０００６】このため、例えば特開平７‐１７６７０５
号公報に開示されているように、緩衝用ダミー配線層を
設け、この緩衝用ダミー配線層によってマスク合わせの
誤差によるパターンのずれを吸収する技術が考えられ
た。しかしながら、この技術では、ダミー配線層のスペ
ースが必要であり、根本的な解決策とはなっていない。
号公報に開示されているように、緩衝用ダミー配線層を
設け、この緩衝用ダミー配線層によってマスク合わせの
誤差によるパターンのずれを吸収する技術が考えられ
た。しかしながら、この技術では、ダミー配線層のスペ
ースが必要であり、根本的な解決策とはなっていない。
【０００７】本発明の課題は、こうした問題を解決し、
半導体チップのサイズを縮小する、或いは半導体装置を
大容量化することを可能とする技術を提供することにあ
る。
半導体チップのサイズを縮小する、或いは半導体装置を
大容量化することを可能とする技術を提供することにあ
る。
【０００８】本発明の他の課題は、選択ＦＥＴの制約を
無くしメモリセルの分割単位を小さくすることを可能と
する技術を提供することにある。
無くしメモリセルの分割単位を小さくすることを可能と
する技術を提供することにある。
【０００９】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【問題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【００１１】情報を記憶する記憶素子を半導体基板主面
に形成し、この半導体基板主面上に絶縁膜を介して設け
られた半導体層に、前記記憶素子に接続した選択ＦＥＴ
となるＴＦＴ（Thin Film Transistor）を形成する。
に形成し、この半導体基板主面上に絶縁膜を介して設け
られた半導体層に、前記記憶素子に接続した選択ＦＥＴ
となるＴＦＴ（Thin Film Transistor）を形成する。
【００１２】上述した手段によれば、ホトマスクの位置
合わせによる誤差を吸収するための余裕が不要となるの
で、半導体チップのサイズを縮小する、或いは半導体装
置を更に大容量化することが可能となる。また、選択Ｆ
ＥＴの数量に対する制約が無くなるので、メモリセルの
分割単位を小さくすることが可能となる。
合わせによる誤差を吸収するための余裕が不要となるの
で、半導体チップのサイズを縮小する、或いは半導体装
置を更に大容量化することが可能となる。また、選択Ｆ
ＥＴの数量に対する制約が無くなるので、メモリセルの
分割単位を小さくすることが可能となる。
【００１３】以下、本発明の実施の形態を説明する。
【００１４】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１５】
【発明の実施の形態】（実施の形態１）図１に示すの
は、本発明の一実施の形態である二層ゲート構造の記憶
素子を有する半導体装置の要部を示す縦断面図である。
は、本発明の一実施の形態である二層ゲート構造の記憶
素子を有する半導体装置の要部を示す縦断面図である。
【００１６】本実施の形態の半導体装置は、不揮発性記
憶素子である二層ゲート構造のＦＥＴをマトリクス状に
複数設け、ソース領域を共通化したＦＥＴの組を複数並
列し、選択ＦＥＴに接続したＮＯＲ型の回路構成となっ
ている。
憶素子である二層ゲート構造のＦＥＴをマトリクス状に
複数設け、ソース領域を共通化したＦＥＴの組を複数並
列し、選択ＦＥＴに接続したＮＯＲ型の回路構成となっ
ている。
【００１７】記憶素子となる二層ゲート構造のＦＥＴ
は、単結晶シリコン等の半導体基板１主面にゲート絶縁
膜２を介してフローティングゲート３を形成し、フロー
ティングゲート３上にゲート間絶縁膜４を介してコント
ロールゲート５を形成し、このフローティングゲート３
或いはコントロールゲート５に対して自己整合でソース
領域,ドレイン領域６が半導体基板１主面に形成されて
いる。
は、単結晶シリコン等の半導体基板１主面にゲート絶縁
膜２を介してフローティングゲート３を形成し、フロー
ティングゲート３上にゲート間絶縁膜４を介してコント
ロールゲート５を形成し、このフローティングゲート３
或いはコントロールゲート５に対して自己整合でソース
領域,ドレイン領域６が半導体基板１主面に形成されて
いる。
【００１８】フローティングゲート３には例えば多結晶
シリコン膜を用い、ゲート間絶縁膜４には例えば酸化珪
素膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層した
ＯＮＯＮ膜を用い、コントロールゲート５には例えば多
結晶シリコン膜とタングステンシリサイド等の高融点金
属硅化物を積層したポリサイド膜を用いる。
シリコン膜を用い、ゲート間絶縁膜４には例えば酸化珪
素膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層した
ＯＮＯＮ膜を用い、コントロールゲート５には例えば多
結晶シリコン膜とタングステンシリサイド等の高融点金
属硅化物を積層したポリサイド膜を用いる。
【００１９】本実施の形態の半導体装置では、隣接する
二層ゲートＦＥＴのソース領域６が共通化され、このよ
うなＦＥＴの組が複数設けられている。
二層ゲートＦＥＴのソース領域６が共通化され、このよ
うなＦＥＴの組が複数設けられている。
【００２０】ドレイン領域６は、各二層ゲートＦＥＴの
上層に延在するデータ線に接続され、共通化されたソー
ス領域６は、各二層ゲートＦＥＴの上層に延在するソー
ス線に接続されている。また、コントロールゲート６
は、隣接する他のブロックのＦＥＴのコントロールゲー
ト６と所定数接続され、ワード線となっている。
上層に延在するデータ線に接続され、共通化されたソー
ス領域６は、各二層ゲートＦＥＴの上層に延在するソー
ス線に接続されている。また、コントロールゲート６
は、隣接する他のブロックのＦＥＴのコントロールゲー
ト６と所定数接続され、ワード線となっている。
【００２１】選択ＦＥＴは、半導体基板１主面上に層間
絶縁膜７を介して設けられた多結晶シリコンの半導体層
８に形成されるＴＦＴ型となっている。選択ＦＥＴは、
半導体層８にゲート絶縁膜９を介してゲート電極１０を
形成し、このゲート電極１０に対して自己整合でソース
領域,ドレイン領域１１が半導体層８に形成する。
絶縁膜７を介して設けられた多結晶シリコンの半導体層
８に形成されるＴＦＴ型となっている。選択ＦＥＴは、
半導体層８にゲート絶縁膜９を介してゲート電極１０を
形成し、このゲート電極１０に対して自己整合でソース
領域,ドレイン領域１１が半導体層８に形成する。
【００２２】半導体層８は、層間絶縁膜７に設けた開口
によって、半導体基板１主面に形成された記憶素子のド
レイン領域６と接続されている。半導体層８上には層間
絶縁膜１２を介して配線層１３が設けられており、配線
層１３は、層間絶縁膜１２に設けられた開口によって、
半導体層８と接続されている。
によって、半導体基板１主面に形成された記憶素子のド
レイン領域６と接続されている。半導体層８上には層間
絶縁膜１２を介して配線層１３が設けられており、配線
層１３は、層間絶縁膜１２に設けられた開口によって、
半導体層８と接続されている。
【００２３】次に、この半導体装置の製造方法につい
て、図２乃至図１１を用いて工程毎に説明する。
て、図２乃至図１１を用いて工程毎に説明する。
【００２４】先ず、半導体基板１主面にゲート絶縁膜２
を形成し、フローティングゲート３となる多結晶シリコ
ン膜３’をＣＶＤによって堆積させる。この状態を図２
に示す。
を形成し、フローティングゲート３となる多結晶シリコ
ン膜３’をＣＶＤによって堆積させる。この状態を図２
に示す。
【００２５】次に、フローティングゲート３とコントロ
ールゲート５とのゲート間絶縁膜４となる酸化珪素膜、
窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯＮＯ
Ｎ膜４’を全面に堆積させ、続いて、コントロールゲー
ト５となる多結晶シリコン膜とタングステンシリサイド
等の高融点金属硅化物を積層したポリサイド膜５’を形
成する。この状態を図３に示す。
ールゲート５とのゲート間絶縁膜４となる酸化珪素膜、
窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯＮＯ
Ｎ膜４’を全面に堆積させ、続いて、コントロールゲー
ト５となる多結晶シリコン膜とタングステンシリサイド
等の高融点金属硅化物を積層したポリサイド膜５’を形
成する。この状態を図３に示す。
【００２６】次に、このポリサイド膜５’をパターニン
グして、各ブロックのコントロールゲート５が所定数接
続され行方向に延在するワード線を形成する。この状態
を図４に示す。
グして、各ブロックのコントロールゲート５が所定数接
続され行方向に延在するワード線を形成する。この状態
を図４に示す。
【００２７】次に、このコントロールゲート５をマスク
としたパターニングによって、ＯＮＯＮ膜４’及び多結
晶シリコン膜３’のパターニングを行う所謂重ね切を行
い、自己整合によってフローティングゲート３を各ＦＥ
Ｔ毎に分離する。この状態を図５に示す。
としたパターニングによって、ＯＮＯＮ膜４’及び多結
晶シリコン膜３’のパターニングを行う所謂重ね切を行
い、自己整合によってフローティングゲート３を各ＦＥ
Ｔ毎に分離する。この状態を図５に示す。
【００２８】次に、このフローティングゲート３及びコ
ントロールゲート５をマスクとしたイオン打込みによっ
てソース領域,ドレイン領域６を形成する。この状態を
図６に示す。
ントロールゲート５をマスクとしたイオン打込みによっ
てソース領域,ドレイン領域６を形成する。この状態を
図６に示す。
【００２９】次に、半導体基板１主面及び記憶素子を覆
う層間絶縁膜７を形成し、層間絶縁膜７にドレイン領域
６を露出させる開口を設ける。この状態を図７に示す。
う層間絶縁膜７を形成し、層間絶縁膜７にドレイン領域
６を露出させる開口を設ける。この状態を図７に示す。
【００３０】次に、全面に多結晶シリコンを堆積させパ
ターニングを行い半導体層８を形成する。半導体層８は
前記開口によってドレイン領域６と接続している。この
状態を図８に示す。
ターニングを行い半導体層８を形成する。半導体層８は
前記開口によってドレイン領域６と接続している。この
状態を図８に示す。
【００３１】次に、半導体層８の表面に熱酸化若しくは
ＣＶＤ法によってゲート絶縁膜９を形成し、ゲート絶縁
膜９上に選択ＦＥＴのゲート電極１０を形成する。この
状態を図９に示す。
ＣＶＤ法によってゲート絶縁膜９を形成し、ゲート絶縁
膜９上に選択ＦＥＴのゲート電極１０を形成する。この
状態を図９に示す。
【００３２】次に、ゲート電極１０をマスクとしたイオ
ン打込みを行い、ソース領域，ドレイン領域１１を形成
する。なお、このイオン打込みによって、ゲート電極１
０にマスクされるチャネル領域を除いた半導体層８の低
抵抗化を行う。この状態を図１０に示す。
ン打込みを行い、ソース領域，ドレイン領域１１を形成
する。なお、このイオン打込みによって、ゲート電極１
０にマスクされるチャネル領域を除いた半導体層８の低
抵抗化を行う。この状態を図１０に示す。
【００３３】次に、全面に層間絶縁膜１２を堆積させ、
層間絶縁膜１２に半導体層８の接続領域を露出させる開
口を設ける。この状態を図１１に示す。
層間絶縁膜１２に半導体層８の接続領域を露出させる開
口を設ける。この状態を図１１に示す。
【００３４】次に、全面にアルミニウム等の金属を堆積
させパターニングを行い配線層１３を形成して、図１に
示す状態となる。
させパターニングを行い配線層１３を形成して、図１に
示す状態となる。
【００３５】（実施の形態２）図１２に示すのは、本発
明の他の実施の形態であるＭＮＯＳ型或いはＭＯＮＯＳ
型等のＦＥＴを有する半導体装置の要部を示す縦断面図
である。
明の他の実施の形態であるＭＮＯＳ型或いはＭＯＮＯＳ
型等のＦＥＴを有する半導体装置の要部を示す縦断面図
である。
【００３６】本実施の形態の半導体装置は、ゲート絶縁
膜を酸化珪素膜及び窒化珪素膜の積層膜とし、前記酸化
珪素膜と窒化珪素膜との境界に電子をトラップする構造
となっており、各記憶素子であるＦＥＴ毎に選択ＦＥＴ
が設けられ、メモリセルと選択ＦＥＴとが対となって１
ビットを構成する回路構成となっている。
膜を酸化珪素膜及び窒化珪素膜の積層膜とし、前記酸化
珪素膜と窒化珪素膜との境界に電子をトラップする構造
となっており、各記憶素子であるＦＥＴ毎に選択ＦＥＴ
が設けられ、メモリセルと選択ＦＥＴとが対となって１
ビットを構成する回路構成となっている。
【００３７】記憶素子となるＭＮＯＳ型のＦＥＴは、単
結晶シリコン等の半導体基板１主面に酸化珪素のゲート
絶縁膜２及び窒化珪素のゲート絶縁膜１４を介してコン
トロールゲート５を形成し、このコントロールゲート５
に対して自己整合でソース領域,ドレイン領域６が半導
体基板１主面に形成されている。
結晶シリコン等の半導体基板１主面に酸化珪素のゲート
絶縁膜２及び窒化珪素のゲート絶縁膜１４を介してコン
トロールゲート５を形成し、このコントロールゲート５
に対して自己整合でソース領域,ドレイン領域６が半導
体基板１主面に形成されている。
【００３８】コントロールゲート５には例えば多結晶シ
リコン膜とタングステンシリサイド等の高融点金属硅化
物を積層したポリサイド膜を用いる。
リコン膜とタングステンシリサイド等の高融点金属硅化
物を積層したポリサイド膜を用いる。
【００３９】本実施の形態の半導体装置では、隣接する
二層ゲートＦＥＴのソース領域６が共通化されて接地さ
れ、ドレイン領域６は、選択ＦＥＴを介して上層に延在
するデータ線に接続され、コントロールゲート６は、隣
接する他のブロックのＦＥＴのコントロールゲート６と
所定数接続され、ワード線となっている。
二層ゲートＦＥＴのソース領域６が共通化されて接地さ
れ、ドレイン領域６は、選択ＦＥＴを介して上層に延在
するデータ線に接続され、コントロールゲート６は、隣
接する他のブロックのＦＥＴのコントロールゲート６と
所定数接続され、ワード線となっている。
【００４０】選択ＦＥＴは、半導体基板１主面上に層間
絶縁膜７を介して設けられた多結晶シリコンの半導体層
８に形成されるＴＦＴ型となっている。選択ＦＥＴは、
半導体層８にゲート絶縁膜９を介してゲート電極１０を
形成し、このゲート電極１０に対して自己整合でソース
領域,ドレイン領域１１が半導体層８に形成されてい
る。
絶縁膜７を介して設けられた多結晶シリコンの半導体層
８に形成されるＴＦＴ型となっている。選択ＦＥＴは、
半導体層８にゲート絶縁膜９を介してゲート電極１０を
形成し、このゲート電極１０に対して自己整合でソース
領域,ドレイン領域１１が半導体層８に形成されてい
る。
【００４１】半導体層８は、層間絶縁膜７に設けた開口
によって、半導体基板１主面の形成された記憶素子のド
レイン領域と接続されている。半導体層８上には層間絶
縁膜１２を介して配線層１３が設けられており、配線層
１３は、層間絶縁膜１２に設けられた開口によって、半
導体層８と接続されている。
によって、半導体基板１主面の形成された記憶素子のド
レイン領域と接続されている。半導体層８上には層間絶
縁膜１２を介して配線層１３が設けられており、配線層
１３は、層間絶縁膜１２に設けられた開口によって、半
導体層８と接続されている。
【００４２】次に、この半導体装置の製造方法につい
て、図１３乃至図２３を用いて工程毎に説明する。
て、図１３乃至図２３を用いて工程毎に説明する。
【００４３】先ず、半導体基板１主面に酸化珪素のゲー
ト絶縁膜２を堆積させる。この状態を図１３に示す。
ト絶縁膜２を堆積させる。この状態を図１３に示す。
【００４４】次に、二層目のゲート絶縁膜となる窒化珪
素膜１４’をゲート絶縁膜２上に堆積させる。この状態
を図１４に示す。
素膜１４’をゲート絶縁膜２上に堆積させる。この状態
を図１４に示す。
【００４５】次に、窒化珪素膜１４’上にコントロール
ゲート５となる多結晶シリコン膜とタングステンシリサ
イド等の高融点金属硅化物とを積層したポリサイド膜
５’を形成する。この状態を図１５に示す。
ゲート５となる多結晶シリコン膜とタングステンシリサ
イド等の高融点金属硅化物とを積層したポリサイド膜
５’を形成する。この状態を図１５に示す。
【００４６】次に、このポリサイド膜をパターニングし
て、各ブロックのコントロールゲート５を形成する。こ
の状態を図１６に示す。
て、各ブロックのコントロールゲート５を形成する。こ
の状態を図１６に示す。
【００４７】次に、このコントロールゲート５をマスク
としたパターニングによって、ゲート絶縁膜２，１４の
パターニングを行う。この状態を図１７に示す。
としたパターニングによって、ゲート絶縁膜２，１４の
パターニングを行う。この状態を図１７に示す。
【００４８】次に、このコントロールゲート５をマスク
としたイオン打込みによってソース領域,ドレイン領域
６を形成する。この状態を図１８に示す。
としたイオン打込みによってソース領域,ドレイン領域
６を形成する。この状態を図１８に示す。
【００４９】次に、半導体基板１主面及び記憶素子を覆
う層間絶縁膜７を形成し、層間絶縁膜７にドレイン領域
６を露出させる開口を設ける。この状態を図１９に示
す。
う層間絶縁膜７を形成し、層間絶縁膜７にドレイン領域
６を露出させる開口を設ける。この状態を図１９に示
す。
【００５０】次に、全面に多結晶シリコンを堆積させパ
ターニングを行い半導体層８を形成する。半導体層８は
前記開口によってドレイン領域６と接続している。この
状態を図２０に示す。
ターニングを行い半導体層８を形成する。半導体層８は
前記開口によってドレイン領域６と接続している。この
状態を図２０に示す。
【００５１】次に、半導体層８の表面に熱酸化によって
ゲート絶縁膜９を形成し、ゲート絶縁膜９上に選択ＦＥ
Ｔのゲート電極１０を形成する。この状態を図２１に示
す。
ゲート絶縁膜９を形成し、ゲート絶縁膜９上に選択ＦＥ
Ｔのゲート電極１０を形成する。この状態を図２１に示
す。
【００５２】次に、ゲート電極１０をマスクとしたイオ
ン打込みを行い、ソース領域，ドレイン領域１１を形成
する。なお、このイオン打込みによって、ゲート電極１
０にマスクされるチャネル領域を除いた半導体層８の低
抵抗化を行う。この状態を図２２に示す。
ン打込みを行い、ソース領域，ドレイン領域１１を形成
する。なお、このイオン打込みによって、ゲート電極１
０にマスクされるチャネル領域を除いた半導体層８の低
抵抗化を行う。この状態を図２２に示す。
【００５３】次に、全面に層間絶縁膜１２を堆積させ、
層間絶縁膜１２に半導体層８の接続領域を露出させる開
口を設ける。この状態を図２３に示す。
層間絶縁膜１２に半導体層８の接続領域を露出させる開
口を設ける。この状態を図２３に示す。
【００５４】次に、全面にアルミニウム等の金属を堆積
させパターニングを行い配線層１３を形成して、図１２
に示す状態となる。
させパターニングを行い配線層１３を形成して、図１２
に示す状態となる。
【００５５】（実施の形態３）図２４に示すのは、本発
明の他の実施の形態である二層ゲート構造の記憶素子を
有する半導体装置の要部を示す縦断面図である。
明の他の実施の形態である二層ゲート構造の記憶素子を
有する半導体装置の要部を示す縦断面図である。
【００５６】本実施の形態の半導体装置は、選択ＦＥＴ
を形成した半導体層８上に層間絶縁膜１２を介して更に
半導体層１５を設け、この半導体層１５に二層ゲート構
造の記憶素子を形成し、更なる大容量化を目指す構成と
なっている。
を形成した半導体層８上に層間絶縁膜１２を介して更に
半導体層１５を設け、この半導体層１５に二層ゲート構
造の記憶素子を形成し、更なる大容量化を目指す構成と
なっている。
【００５７】記憶素子となる二層ゲート構造のＦＥＴ
は、単結晶シリコン等の半導体基板１主面にゲート絶縁
膜２を介してフローティングゲート３を形成し、フロー
ティングゲート３上にゲート間絶縁膜４を介してコント
ロールゲート５を形成し、このフローティングゲート３
或いはコントロールゲート５に対して自己整合でソース
領域,ドレイン領域６が半導体基板１主面に形成されて
いる。
は、単結晶シリコン等の半導体基板１主面にゲート絶縁
膜２を介してフローティングゲート３を形成し、フロー
ティングゲート３上にゲート間絶縁膜４を介してコント
ロールゲート５を形成し、このフローティングゲート３
或いはコントロールゲート５に対して自己整合でソース
領域,ドレイン領域６が半導体基板１主面に形成されて
いる。
【００５８】フローティングゲート３には例えば多結晶
シリコン膜を用い、ゲート間絶縁膜４には例えば酸化珪
素膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層した
ＯＮＯＮ膜を用い、コントロールゲート５には例えば多
結晶シリコン膜とタングステンシリサイド等の高融点金
属硅化物を積層したポリサイド膜を用いる。
シリコン膜を用い、ゲート間絶縁膜４には例えば酸化珪
素膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層した
ＯＮＯＮ膜を用い、コントロールゲート５には例えば多
結晶シリコン膜とタングステンシリサイド等の高融点金
属硅化物を積層したポリサイド膜を用いる。
【００５９】本実施の形態の半導体装置では、隣接する
二層ゲートＦＥＴのソース領域６が共通化され、このよ
うなＦＥＴの組が複数設けられている。
二層ゲートＦＥＴのソース領域６が共通化され、このよ
うなＦＥＴの組が複数設けられている。
【００６０】ドレイン領域６は、各二層ゲートＦＥＴの
上層に延在するデータ線に接続され、共通化されたソー
ス領域６は、各二層ゲートＦＥＴの上層に延在するソー
ス線に接続されている。また、コントロールゲート６
は、隣接する他のブロックのＦＥＴのコントロールゲー
ト６と所定数接続され、ワード線となっている。
上層に延在するデータ線に接続され、共通化されたソー
ス領域６は、各二層ゲートＦＥＴの上層に延在するソー
ス線に接続されている。また、コントロールゲート６
は、隣接する他のブロックのＦＥＴのコントロールゲー
ト６と所定数接続され、ワード線となっている。
【００６１】選択ＦＥＴは、半導体基板１主面上に層間
絶縁膜７を介して設けられた多結晶シリコンの半導体層
８に形成されるＴＦＴ型となっている。選択ＦＥＴは、
半導体層８にゲート絶縁膜９を介してゲート電極１０を
形成し、このゲート電極１０に対して自己整合でソース
領域,ドレイン領域１１が半導体層８に形成され、半導
体層８は、層間絶縁膜７に設けた開口によって、半導体
基板１主面に形成された記憶素子のドレイン領域６と接
続されている。
絶縁膜７を介して設けられた多結晶シリコンの半導体層
８に形成されるＴＦＴ型となっている。選択ＦＥＴは、
半導体層８にゲート絶縁膜９を介してゲート電極１０を
形成し、このゲート電極１０に対して自己整合でソース
領域,ドレイン領域１１が半導体層８に形成され、半導
体層８は、層間絶縁膜７に設けた開口によって、半導体
基板１主面に形成された記憶素子のドレイン領域６と接
続されている。
【００６２】半導体層８上には層間絶縁膜１２を介して
更に多結晶シリコンの半導体層１５が設けられており、
この半導体層１５にＴＦＴ型の記憶素子が形成されてい
る。選択ＦＥＴは、半導体層１５にゲート絶縁膜１６を
介してフローティングゲート１７を形成し、フローティ
ングゲート１７上にゲート間絶縁膜１８を介してコント
ロールゲート１９を形成し、このフローティングゲート
１７或いはコントロールゲート１９に対して自己整合で
ソース領域,ドレイン領域２０が半導体層１５に形成さ
れ、半導体層１５は、層間絶縁膜１２に設けられた開口
によって、半導体層８と接続されている。
更に多結晶シリコンの半導体層１５が設けられており、
この半導体層１５にＴＦＴ型の記憶素子が形成されてい
る。選択ＦＥＴは、半導体層１５にゲート絶縁膜１６を
介してフローティングゲート１７を形成し、フローティ
ングゲート１７上にゲート間絶縁膜１８を介してコント
ロールゲート１９を形成し、このフローティングゲート
１７或いはコントロールゲート１９に対して自己整合で
ソース領域,ドレイン領域２０が半導体層１５に形成さ
れ、半導体層１５は、層間絶縁膜１２に設けられた開口
によって、半導体層８と接続されている。
【００６３】半導体層１５上には層間絶縁膜２１を介し
て配線層１３が設けられており、配線層１３は、層間絶
縁膜１２及び層間絶縁膜２１に設けられた開口によっ
て、半導体層８と接続されている。
て配線層１３が設けられており、配線層１３は、層間絶
縁膜１２及び層間絶縁膜２１に設けられた開口によっ
て、半導体層８と接続されている。
【００６４】次に、この半導体装置の製造方法につい
て、図２５乃至図３９を用いて工程毎に説明する。
て、図２５乃至図３９を用いて工程毎に説明する。
【００６５】先ず、半導体基板１主面にゲート絶縁膜２
を形成し、フローティングゲート３となる多結晶シリコ
ン膜３’をＣＶＤによって堆積させる。この状態を図２
５に示す。
を形成し、フローティングゲート３となる多結晶シリコ
ン膜３’をＣＶＤによって堆積させる。この状態を図２
５に示す。
【００６６】次に、フローティングゲート３とコントロ
ールゲート５とのゲート間絶縁膜４となる酸化珪素膜、
窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯＮＯ
Ｎ膜４’を全面に堆積させ、続いて、コントロールゲー
ト５となる多結晶シリコン膜とタングステンシリサイド
等の高融点金属硅化物を積層したポリサイド膜５’を形
成する。この状態を図２６に示す。
ールゲート５とのゲート間絶縁膜４となる酸化珪素膜、
窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯＮＯ
Ｎ膜４’を全面に堆積させ、続いて、コントロールゲー
ト５となる多結晶シリコン膜とタングステンシリサイド
等の高融点金属硅化物を積層したポリサイド膜５’を形
成する。この状態を図２６に示す。
【００６７】次に、このポリサイド膜５’をパターニン
グして、各ブロックのコントロールゲート５を形成す
る。この状態を図２７に示す。
グして、各ブロックのコントロールゲート５を形成す
る。この状態を図２７に示す。
【００６８】次に、このコントロールゲート５をマスク
としたパターニングによって、ＯＮＯＮ膜４’及び多結
晶シリコン膜３’のパターニングを行う所謂重ね切を行
い、自己整合によってフローティングゲート３を各ＦＥ
Ｔ毎に分離し、このフローティングゲート３及びコント
ロールゲート５をマスクとしたイオン打込みによってソ
ース領域,ドレイン領域６を形成する。この状態を図２
８に示す。
としたパターニングによって、ＯＮＯＮ膜４’及び多結
晶シリコン膜３’のパターニングを行う所謂重ね切を行
い、自己整合によってフローティングゲート３を各ＦＥ
Ｔ毎に分離し、このフローティングゲート３及びコント
ロールゲート５をマスクとしたイオン打込みによってソ
ース領域,ドレイン領域６を形成する。この状態を図２
８に示す。
【００６９】次に、半導体基板１主面及び記憶素子を覆
う層間絶縁膜７を形成し、層間絶縁膜７にドレイン領域
６を露出させる開口を設ける。この状態を図２９に示
す。
う層間絶縁膜７を形成し、層間絶縁膜７にドレイン領域
６を露出させる開口を設ける。この状態を図２９に示
す。
【００７０】次に、全面に多結晶シリコンを堆積させパ
ターニングを行い半導体層８を形成する。半導体層８は
前記開口によってドレイン領域６と接続している。この
状態を図３０に示す。
ターニングを行い半導体層８を形成する。半導体層８は
前記開口によってドレイン領域６と接続している。この
状態を図３０に示す。
【００７１】次に、半導体層８の表面に熱酸化によって
ゲート絶縁膜９を形成し、ゲート絶縁膜９上に選択ＦＥ
Ｔのゲート電極１０となる多結晶シリコン膜１０’を形
成する。この状態を図３１に示す。
ゲート絶縁膜９を形成し、ゲート絶縁膜９上に選択ＦＥ
Ｔのゲート電極１０となる多結晶シリコン膜１０’を形
成する。この状態を図３１に示す。
【００７２】次に、多結晶シリコン膜１０’をパターニ
ングしてゲート電極１０を形成し、このゲート電極１０
をマスクとしたイオン打込みを行い、ソース領域，ドレ
イン領域１１を形成する。なお、このイオン打込みによ
って、ゲート電極１０にマスクされるチャネル領域を除
いた半導体層８の低抵抗化を行う。この状態を図３２に
示す。
ングしてゲート電極１０を形成し、このゲート電極１０
をマスクとしたイオン打込みを行い、ソース領域，ドレ
イン領域１１を形成する。なお、このイオン打込みによ
って、ゲート電極１０にマスクされるチャネル領域を除
いた半導体層８の低抵抗化を行う。この状態を図３２に
示す。
【００７３】次に、全面に層間絶縁膜１２を堆積させ、
層間絶縁膜１２に半導体層８の接続領域を露出させる開
口を設ける。この状態を図３３に示す。
層間絶縁膜１２に半導体層８の接続領域を露出させる開
口を設ける。この状態を図３３に示す。
【００７４】次に、全面に多結晶シリコンを堆積させパ
ターニングを行い半導体層１５を形成する。半導体層１
５は前記開口によって半導体層８と接続している。この
状態を図３４に示す。
ターニングを行い半導体層１５を形成する。半導体層１
５は前記開口によって半導体層８と接続している。この
状態を図３４に示す。
【００７５】次に、半導体層１５の表面に熱酸化若しく
はＣＶＤ法によってゲート絶縁膜９を形成する。この状
態を図３５に示す。
はＣＶＤ法によってゲート絶縁膜９を形成する。この状
態を図３５に示す。
【００７６】次に、ゲート絶縁膜９上にフローティング
ゲート１７となる多結晶シリコン膜１７’をＣＶＤによ
って堆積させ、フローティングゲート１７とコントロー
ルゲート１９とのゲート間絶縁膜１８となる酸化珪素
膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯ
ＮＯＮ膜１８’を全面に堆積させ、続いて、コントロー
ルゲート１８となる多結晶シリコン膜とタングステンシ
リサイド等の高融点金属硅化物を積層したポリサイド膜
１９’を形成する。この状態を図３６に示す。
ゲート１７となる多結晶シリコン膜１７’をＣＶＤによ
って堆積させ、フローティングゲート１７とコントロー
ルゲート１９とのゲート間絶縁膜１８となる酸化珪素
膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯ
ＮＯＮ膜１８’を全面に堆積させ、続いて、コントロー
ルゲート１８となる多結晶シリコン膜とタングステンシ
リサイド等の高融点金属硅化物を積層したポリサイド膜
１９’を形成する。この状態を図３６に示す。
【００７７】次に、このポリサイド膜１９’をパターニ
ングして、各ブロックのコントロールゲート１９を形成
する。この状態を図３７に示す。
ングして、各ブロックのコントロールゲート１９を形成
する。この状態を図３７に示す。
【００７８】次に、このコントロールゲート１９をマス
クとしたパターニングによって、ＯＮＯＮ膜１８’及び
多結晶シリコン膜１７’のパターニングを行う所謂重ね
切を行い、自己整合によってフローティングゲート１７
を各ＦＥＴ毎に分離し、このフローティングゲート１７
及びコントロールゲート１９をマスクとしたイオン打込
みによってソース領域,ドレイン領域２０を形成する。
なお、このイオン打込みによって、ゲート電極１０にマ
スクされるチャネル領域を除いた半導体層８の低抵抗化
を行う。この状態を図３８に示す。
クとしたパターニングによって、ＯＮＯＮ膜１８’及び
多結晶シリコン膜１７’のパターニングを行う所謂重ね
切を行い、自己整合によってフローティングゲート１７
を各ＦＥＴ毎に分離し、このフローティングゲート１７
及びコントロールゲート１９をマスクとしたイオン打込
みによってソース領域,ドレイン領域２０を形成する。
なお、このイオン打込みによって、ゲート電極１０にマ
スクされるチャネル領域を除いた半導体層８の低抵抗化
を行う。この状態を図３８に示す。
【００７９】次に、全面に層間絶縁膜２１を堆積させ、
層間絶縁膜２１に半導体層１５の接続領域を露出させる
開口を設け、層間絶縁膜２１及び層間絶縁膜１２に半導
体層８の接続領域を露出させる開口を設ける。この状態
を図３９に示す。
層間絶縁膜２１に半導体層１５の接続領域を露出させる
開口を設け、層間絶縁膜２１及び層間絶縁膜１２に半導
体層８の接続領域を露出させる開口を設ける。この状態
を図３９に示す。
【００８０】次に、全面にアルミニウム等の金属を堆積
させパターニングを行い配線層１３を形成して、図２４
に示す状態となる。
させパターニングを行い配線層１３を形成して、図２４
に示す状態となる。
【００８１】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００８２】例えば、前記記憶素子を用いた記憶装置と
しても、或いは前記ＦＥＴを記憶領域に形成したＭＰＵ
装置としても、本発明は実施が可能である。
しても、或いは前記ＦＥＴを記憶領域に形成したＭＰＵ
装置としても、本発明は実施が可能である。
【００８３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００８４】（１）本発明によれば、記憶素子とは異な
る層に選択ＦＥＴを形成することができるという効果が
ある。
る層に選択ＦＥＴを形成することができるという効果が
ある。
【００８５】（２）本発明によれば、上記効果（１）に
より、ホトマスクの位置合わせによる誤差を吸収するた
めの余裕が不要となるという効果がある。
より、ホトマスクの位置合わせによる誤差を吸収するた
めの余裕が不要となるという効果がある。
【００８６】（３）本発明によれば、上記効果（２）に
より、容量を減ずることなく半導体チップのサイズを縮
小することが可能となるという効果がある。
より、容量を減ずることなく半導体チップのサイズを縮
小することが可能となるという効果がある。
【００８７】（４）本発明によれば、上記効果（２）に
より、チップサイズを変えずに半導体装置を更に大容量
化することが可能となるという効果がある。
より、チップサイズを変えずに半導体装置を更に大容量
化することが可能となるという効果がある。
【００８８】（５）本発明によれば、上記効果（１）に
より、選択ＦＥＴの数量に対する制約が無くなるという
効果がある。
より、選択ＦＥＴの数量に対する制約が無くなるという
効果がある。
【００８９】（６）本発明によれば、上記効果（５）に
より、メモリセルの分割単位を小さくすることが可能と
なるという効果がある。
より、メモリセルの分割単位を小さくすることが可能と
なるという効果がある。
【図１】本発明の一実施の形態である半導体装置の要部
を示す縦断面図である。
を示す縦断面図である。
【図２】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図３】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１２】本発明の他の実施の形態である半導体装置を
示す縦断面図である。
示す縦断面図である。
【図１３】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図１４】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図１５】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図１６】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図１７】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図１８】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１９】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図２０】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２１】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２２】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２３】本発明の他の実施の形態である半導体装置を
示す縦断面図である。
示す縦断面図である。
【図２４】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２５】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２６】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２７】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２８】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２９】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３０】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３１】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３２】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３３】本発明の他の実施の形態である半導体装置を
示す縦断面図である。
示す縦断面図である。
【図３４】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３５】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３６】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３７】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３８】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図３９】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
１…半導体基板、２，９，１６…ゲート絶縁膜、３，１
７…フローティングゲート、４，１８…ゲート間絶縁
膜、５，１９…コントロールゲート、６，１１，２０…
ソース領域，ドレイン領域、７，１２，２１…層間絶縁
膜、８，１５…半導体層、１０…ゲート電極、１３…配
線層、１４…ゲート絶縁膜、３’，１０’，１７’…多
結晶シリコン膜、４’，１８’…ＯＮＯＮ膜、５’，１
９’…ポリサイド膜。
７…フローティングゲート、４，１８…ゲート間絶縁
膜、５，１９…コントロールゲート、６，１１，２０…
ソース領域，ドレイン領域、７，１２，２１…層間絶縁
膜、８，１５…半導体層、１０…ゲート電極、１３…配
線層、１４…ゲート絶縁膜、３’，１０’，１７’…多
結晶シリコン膜、４’，１８’…ＯＮＯＮ膜、５’，１
９’…ポリサイド膜。
Claims (9)
- 【請求項１】 情報を記憶する記憶素子とこの記憶素子
に接続した選択ＦＥＴとが設けられている半導体装置に
おいて、 前記記憶素子を半導体基板主面に形成し、この半導体基
板主面上に、絶縁膜を介して設けられた半導体層に前記
選択ＦＥＴとなるＴＦＴを形成することを特徴とする半
導体装置。 - 【請求項２】 前記半導体基板主面上に、絶縁膜を介し
て設けられた前記半導体層に記憶素子が設けられている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記半導体基板主面上に、絶縁膜を介し
て設けられた前記半導体層が絶縁膜を介して複数設けら
れていることを特徴とする請求項２に記載の半導体装
置。 - 【請求項４】 前記記憶素子が不揮発性記憶素子である
ことを特徴とする請求項１乃至請求項３の何れか一項に
記載の半導体装置。 - 【請求項５】 前記記憶素子をマトリクス状に複数設け
た記憶領域及び周辺回路領域が設けられていることを特
徴とする請求項１乃至請求項４の何れか一項に記載の半
導体装置。 - 【請求項６】 前記不揮発性記憶素子をマトリクス状に
複数設けた記憶領域及び演算処理領域が設けられている
ことを特徴とする請求項１乃至請求項４の何れか一項に
記載の半導体装置。 - 【請求項７】 情報を記憶する記憶素子とこの記憶素子
に接続した選択ＦＥＴとが設けられている半導体装置の
製造方法において、 半導体基板主面に前記記憶素子を形成する工程と、 前記半導体基板主面上に絶縁膜を介して設けられた半導
体層に前記選択ＦＥＴとなるＴＦＴを形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項８】 前記半導体層上に、絶縁膜を介して更に
半導体層を設け、この半導体層に記憶素子を形成するこ
とを特徴とする請求項７に記載の半導体装置の製造方
法。 - 【請求項９】 前記記憶素子が不揮発性記憶素子である
ことを特徴とする請求項７又は請求項８に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310227A JPH11145431A (ja) | 1997-11-12 | 1997-11-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310227A JPH11145431A (ja) | 1997-11-12 | 1997-11-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145431A true JPH11145431A (ja) | 1999-05-28 |
Family
ID=18002729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9310227A Pending JPH11145431A (ja) | 1997-11-12 | 1997-11-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145431A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN104659030A (zh) * | 2013-11-20 | 2015-05-27 | 爱思开海力士有限公司 | 电子设备 |
-
1997
- 1997-11-12 JP JP9310227A patent/JPH11145431A/ja active Pending
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