JP2005203777A - 積層されたノードコンタクト構造体と積層された薄膜トランジスタを採択する半導体集積回路及びその製造方法 - Google Patents

積層されたノードコンタクト構造体と積層された薄膜トランジスタを採択する半導体集積回路及びその製造方法 Download PDF

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Abstract

【課題】 薄膜トランジスタを採択する半導体集積回路及びその製造方法を供給する。
【解決手段】 半導体集積回路は、半導体基板に形成されたバルクトランジスタ及び該バルクトランジスタを覆う第１の層間絶縁膜を備える。該第１の層間絶縁膜上に下部薄膜トランジスタが配置されて、該下部薄膜トランジスタは第２の層間絶縁膜で覆われる。前記第２の層間絶縁膜上に上部薄膜トランジスタが配置されて、前記上部薄膜トランジスタは第３の層間絶縁膜で覆われる。前記バルクトランジスタの第１の不純物領域、前記下部薄膜トランジスタの第１の不純物領域、及び前記上部薄膜トランジスタの第１の不純物領域は前記第１ないし第３の層間絶縁膜を貫通するノードプラグを介して互いに電気的に接続される。
【選択図】 図１７Ａ

Description

本発明は、半導体集積回路及びその製造方法に関するもので、特に積層されたノードコンタクト構造体と積層された薄膜トランジスタを採択するCMOS型SRAMセル及びその製造方法（Semiconductor integrated circuits employing stacked node contact structures and stacked thin film transistors and methods of fabricating the same）に関する。
半導体記憶素子の中でSRAMは、DRAMに比べて低い全力消耗及び早い動作速度という長所を有する。従って、SRAMはコンピューターのキャッシュ（cache）メモリ素子または携帯用電子製品（portable appliance）に広く使われている。
SRAMの単位セルは大きく二つに分類される。その一つは、高抵抗を負荷素子（load device）として採択する高抵抗SRAMセル（high load resistor SRAM cell）であり、他の一つは、PMOSトランジスタを負荷素子として採択するCMOS型SRAMセルである。
前記CMOS型SRAMセルは、また二つに分類される。その一つは、半導体基板上に積層された薄膜トランジスタ（thin film transistor; TFT）を負荷素子として採択する薄膜トランジスタSRAMセルであり、他の一つは半導体基板に形成されたバルクトランジスタ（bulk transistor）を負荷素子として採択するバルクCMOS型SRAMセル（bulk CMOS SRAM cell）である。
前記バルクCMOS型SRAMセルは、前記薄膜トランジスタSRAMセル及び高抵抗SRAMセルに比べて高いセル安全性（high cell stability）を見せる。すなわち、前記バルクCMOS型SRAMセルは、優れた低電圧特性（excellent low voltage characteristic）及び低い待機電流（low stand-by current）を有する。これは、前記薄膜トランジスタが一般的にポリシリコン膜をボディ層として用いて製造されるのに対し、前記バルクCMOS型SRAMセルを構成するすべてのトランジスタは、単結晶シリコン基板に形成されるからである。しかしながら、前記バルクCMOS型SRAMセルは、薄膜トランジスタSRAMセルに比べて低い集積度（low integration density）と共に弱いラッチアップ兔疫性（weak latch-up immunity）を有する。
一方、前記薄膜トランジスタSRAMセルが前記バルクCMOS型SRAMセルに比べて高い集積度を有するとしても、前記薄膜トランジスタSRAMセルの集積度はDRAMセルの集積度に比べて依然として低い。従って、高い信頼性を有する高集積SRAM素子を具現するためには、負荷素子として用いられる薄膜トランジスタの特性を改善させると同時に３次元的な構造を有するコンパクトなセルを設計することが要求される。
前記SRAMセルのそれぞれは、一対のノードコンタクト構造体を備える。特に、前記薄膜トランジスタSRAMセルにおいて、前記ノードコンタクト構造体のそれぞれは負荷トランジスタのP型ドレイン領域を駆動トランジスタ（driver transistor）のN型ドレイン領域に電気的に接続させる。この場合、前記負荷トランジスタのP型ドレイン領域と前記駆動トランジスタのN型ドレイン領域との間に抵抗性接触（ohmic contact）が要求される。
半導体基板上に積層された薄膜トランジスタを有する半導体素子が特許文献１に「薄膜トランジスタを有する半導体構造体及びその製造方法（Semiconductor structure incorporating thin film transistors and methods for its manufacture）」という名称でチェンなど（Chen et al．）によって開示されている。チェンなどによると、単結晶シリコン基板に通常のバルクトランジスタが形成され、該バルクトランジスタにおけるソース/ドレイン領域の中の一つは、タングステンプラグのような金属プラグを介して前記薄膜トランジスタにおけるソース/ドレイン領域の中の一つと電気的に接続される。従って、前記バルクトランジスタ及び前記薄膜トランジスタがそれぞれのNMOSトランジスタ及びPMOSトランジスタである場合、前記バルクトランジスタは前記金属プラグを介して前記薄膜トランジスタと抵抗性接続（ohmic contact）を有する。
さらに、前記薄膜トランジスタのボディ層は、前記金属プラグを有する半導体基板の全面上に非晶質シリコン層を形成して前記非晶質シリコン層を熱処理工程により結晶化することで形成される。この場合に、前記ボディ層は大きいグレーンを有するポリシリコン層にあたる。すなわち、前記ボディ層を完全な単結晶シリコン層として変換（transform）させるのが難しい。結果的に、前記薄膜トランジスタを前記バルクトランジスタに相応する電気的な特性を有するように形成することは難しい。従って、半導体基板の上部に積層される薄膜トランジスタの特性を向上させるための方法が持続的に要求されている。
米国特許第６、０２２、７６６号明細書
本発明が解決しようとする技術的課題は、積層されたノードコンタクト構造体及び積層された薄膜トランジスタを有する半導体集積回路を提供することにある。
本発明が解決しようとする他の技術的課題は、高い信頼性を有する高集積SRAM素子に適した薄膜トランジスタSRAMセルを提供することにある。
本発明が解決しようとするもう一つの他の技術的課題は、SRAM素子の信頼性及び集積度を改善させることができる薄膜トランジスタSRAMセルの製造方法を提供することにある。
本発明の実施形態は、積層された薄膜トランジスタ及び積層されたノードコンタクト構造体を有する半導体集積回路を供給する。前記半導体集積回路は、半導体基板に形成された第１のトランジスタ及び前記第１のトランジスタを覆う第１の層間絶縁膜を備える。前記第１の層間絶縁膜上に第２のトランジスタが供給される。前記第２のトランジスタは、第２の層間絶縁膜で覆われる。前記第２の層間絶縁膜上に第３のトランジスタが供給されて、前記第３のトランジスタは第３の層間絶縁膜で覆われる。前記第１ないし第３のトランジスタのそれぞれは第１の不純物領域を有する。前記第１のトランジスタにおける前記第１の不純物領域、前記第２のトランジスタにおける前記第１の不純物領域及び前記第３のトランジスタにおける前記第１の不純物領域は、前記第１ないし第３の層間絶縁膜を貫通するノードプラグを介して互いに電気的に接続される。
本発明のいくつかの実施形態において、前記第２のトランジスタは、前記第１のトランジスタと重畳するように配置することができ、前記第３のトランジスタは、前記第２のトランジスタと重畳するように配置することができる。
他の実施形態で、前記第１のトランジスタはバルクトランジスタでもあり、前記第２及び第３のトランジスタは薄膜トランジスタでもある。前記第２及び第３のトランジスタは単結晶薄膜トランジスタでもある。
もう一つの他の実施形態で、前記第２のトランジスタにおける前記第１の不純物領域と前記第１のトランジスタにおける前記第１の不純物領域との間に下部ノード半導体プラグをさらに介在させることができ、前記第３のトランジスタにおける前記第１の不純物領域と前記第２のトランジスタにおける前記第１の不純物領域との間に上部ノード半導体プラグをさらに介在させることができる。前記ノードプラグは、前記下部ノード半導体プラグ及び前記上部ノード半導体プラグに電気的に接続される。
前記下部ノード半導体プラグ及び前記上部ノード半導体プラグは、単結晶半導体プラグであることが好ましく、前記ノードプラグはP型半導体及びN型半導体のすべてに対して抵抗性接触（ohmic contact）を有する金属プラグであることが好ましい。前記金属プラグは、タングステンプラグを含むことができる。さらに、前記金属プラグは、前記タングステンプラグを取り囲む障壁金属膜をさらに含むことができる。
もう一つの他の実施形態で、前記下部ノード半導体プラグは、前記第１のトランジスタにおける前記第１の不純物領域と同様な導電型を有することができる。これとは違い、前記下部ノード半導体プラグは、前記第１のトランジスタにおける前記第１の不純物領域と異なる導電型を有することができる。この場合、前記ノードプラグは延長されて前記第１のトランジスタの前記第１の不純物領域に接触することが好ましい。
本発明の他の実施形態は、一対の下部薄膜トランジスタ及び該下部薄膜トランジスタの上部に積層された一対の上部薄膜トランジスタを有するSRAMセルを供給する。前記SRAMセルは半導体基板に形成された第１及び第２のバルクトランジスタを含む。前記第１及び第２のバルクトランジスタを有する半導体基板の全面上に第１の層間絶縁膜が積層される。前記第１の層間絶縁膜上に第１及び第２の下部薄膜トランジスタが供給される。前記第１及び第２の下部薄膜トランジスタを有する半導体基板の全面上に第２の層間絶縁膜が積層される。前記第２の層間絶縁膜上に第１及び第２の上部薄膜トランジスタが供給される。前記第１及び第２の上部薄膜トランジスタを含む半導体基板の全面上に第３の層間絶縁膜が積層される。前記第１のバルクトランジスタにおける第１の不純物領域、前記第１の下部薄膜トランジスタにおける第１の不純物領域及び前記第１の上部薄膜トランジスタにおける第１の不純物領域は、前記第１ないし第３の層間絶縁膜を貫通する第１のノードプラグに電気的に接続される。また、前記第２のバルクトランジスタにおける第１の不純物領域、前記第２の下部薄膜トランジスタにおける第１の不純物領域及び前記第２の上部薄膜トランジスタにおける第１の不純物領域は、前記第１ないし第３の層間絶縁膜を貫通する第２のノードプラグに電気的に接続される。
本発明のいくつかの実施形態で、前記第１及び第２の下部薄膜トランジスタは、それぞれ前記第１及び第２のバルクトランジスタと重畳するように配置されることが好ましい。さらに、前記第１及び第２の上部薄膜トランジスタもそれぞれ前記第１及び第２の下部薄膜トランジスタと重畳するように配置されることが好ましい。
他の実施形態で、前記下部薄膜トランジスタ及び前記上部薄膜トランジスタは、単結晶薄膜トランジスタでもある。
もう一つの他の実施形態で、前記第１の下部薄膜トランジスタにおける前記第１の不純物領域と前記第１のバルクトランジスタにおける前記第１の不純物領域との間に第１の下部ノード半導体プラグが介在されることができ、前記第１の上部薄膜トランジスタにおける前記第１の不純物領域と前記第１の下部薄膜トランジスタにおける前記第１の不純物領域との間に第１の上部ノード半導体プラグが介在されることができる。これと同様に、前記第２の下部薄膜トランジスタにおける前記第１の不純物領域と前記第２のバルクトランジスタにおける前記第１の不純物領域との間に第２の下部ノード半導体プラグが介在されることができ、前記第２の上部薄膜トランジスタにおける前記第１の不純物領域と前記第２の下部薄膜トランジスタにおける前記第１の不純物領域との間に第２の上部ノード半導体プラグが介在されることができる。この場合、前記第１のノードプラグは、前記第１の下部ノード半導体プラグ及び前記第１の上部ノード半導体プラグに電気的に接続され、前記第２のノードプラグは前記第２の下部ノード半導体プラグ及び前記第２の上部ノード半導体プラグに電気的に接続される。
前記第１及び第２の下部ノード半導体プラグと共に、前記第１及び第２の上部ノード半導体プラグは、単結晶半導体プラグであることが好ましく、前記第１及び第２のノードプラグはP型半導体及びN型半導体のすべてに対して抵抗性接触（ohmic contact）を有する金属プラグであることが好ましい。前記金属プラグのそれぞれはタングステンプラグを含むことができる。さらに、前記金属プラグのそれぞれは前記タングステンプラグを取り囲む障壁金属膜をさらに含むことができる。
前記第１及び第２の下部ノード半導体プラグは、前記第１及び第２のバルクトランジスタにおける前記第１の不純物領域と同様な導電型を有することができる。これとは違い、前記第１及び第２の下部ノード半導体プラグは、前記第１及び第２のバルクトランジスタにおける前記第１の不純物領域と異なる導電型を有することができる。この場合、前記第１及び第２のノードプラグは、それぞれ前記第１のバルクトランジスタにおける前記第１の不純物領域及び前記第２のバルクトランジスタにおける前記第１の不純物領域に接触するように延長されることが好ましい。
もう一つの他の実施形態で、前記第１及び第２のバルクトランジスタは、それぞれ第１及び第２のNチャンネル駆動トランジスタでもある。この場合、前記第１及び第２のバルクトランジスタの前記第１の不純物領域は前記バルクトランジスタのドレイン領域にあたる。また、前記第１の駆動トランジスタのゲート電極は、延長されて前記第２のノードプラグに接触し、前記第２の駆動トランジスタのゲート電極は、延長されて前記第１のノードプラグに接触する。
さらに、前記第１及び第２の下部薄膜トランジスタは、それぞれ第１及び第２のPチャンネル負荷トランジスタでもあり、前記第１及び第２の上部薄膜トランジスタは、それぞれ第１及び第２のNチャンネル転送トランジスタでもある。この場合、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域はドレイン領域にあたり、前記第１及び第２の上部薄膜トランジスタの前記第１の不純物領域はソース領域にあたる。
さらに、前記第１の負荷トランジスタのゲート電極は、延長されて前記第２のノードプラグに接触し、前記第２の負荷トランジスタのゲート電極は延長されて前記第１のノードプラグに接触する。また、前記第１及び第２の転送トランジスタのゲート電極は、互いに連結されてワードラインの役割をする。
前記第１及び第２の駆動トランジスタのソース領域は、接地線に電気的に連結され、前記第１及び第２の負荷トランジスタのソース領域は、電源線に電気的に接続される。前記接地線及び前記電源線は、前記駆動トランジスタの前記ゲート電極に実質的に（substantially）平行であることができる。
もう一つの他の実施形態で、前記第１の転送トランジスタのドレイン領域は、第１のビットラインに電気的に接続され、前記第２の転送トランジスタのドレイン領域は、第２のビットラインに電気的に接続される。前記第１及び第２のビットラインは、前記電源線及び前記接地線の上部を横切るように配置されることができる。
また他の実施形態で、前記第１及び第２の下部薄膜トランジスタは、それぞれ第１及び第２のNチャンネル転送トランジスタでもあり、前記第１及び第２の上部薄膜トランジスタはそれぞれ第１及び第２のPチャンネル負荷トランジスタでもある。この場合に、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域は、前記転送トランジスタのソース領域にあたり、前記第１及び第２の上部薄膜トランジスタにおける前記第１の不純物領域は、前記負荷トランジスタのドレイン領域にあたる。また、前記第１の負荷トランジスタのゲート電極は、延長されて前記第２のノードプラグに接触し、前記第２の負荷トランジスタのゲート電極は、延長されて前記第１のノードプラグに接触する。前記第１及び第２の転送トランジスタのゲート電極は、互いに連結されてワードラインの役割をする。
本発明におけるもう一つの他の実施形態によると、SRAMセルの製造方法が供給される。この方法は、半導体基板に第１及び第２のバルクトランジスタを形成することを含む。前記第１及び第２のバルクトランジスタのそれぞれは、互いに離隔した第１及び第２の不純物領域と共に前記第１及び第２の不純物領域間のチャンネル領域上部に位置するゲート電極を有するように形成される。前記第１及び第２のバルクトランジスタを有する半導体基板の全面上に第１の層間絶縁膜を形成する。前記第１の層間絶縁膜を貫通するように第１及び第２の下部ノード半導体プラグを形成する。前記第１及び第２の下部ノード半導体プラグは、それぞれ前記第１のバルクトランジスタにおける前記第１の不純物領域及び前記第２のバルクトランジスタにおける前記第１の不純物領域に接触するように形成される。前記第１の層間絶縁膜上に第１及び第２の下部薄膜トランジスタを形成する。前記第１及び第２の下部薄膜トランジスタのそれぞれは、互いに離隔した第１及び第２の不純物領域と共に前記第１及び第２の不純物領域間のチャンネル領域上部に位置するゲート電極を有するように形成される。また、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域は、それぞれ前記第１及び第２の下部ノード半導体プラグと接触するように形成される。前記第１及び第２の下部薄膜トランジスタを有する半導体基板の全面上に第２の層間絶縁膜を形成する。前記第２の層間絶縁膜を貫通するように第１及び第２の上部ノード半導体プラグを形成する。前記第１及び第２の上部ノード半導体プラグは、それぞれ前記第１の下部薄膜トランジスタにおける前記第１の不純物領域及び前記第２の下部薄膜トランジスタにおける前記第１の不純物領域に接触するように形成される。前記第２の層間絶縁膜上に第１及び第２の上部薄膜トランジスタを形成する。前記第１及び第２の上部薄膜トランジスタのそれぞれは、互いに離隔した第１及び第２の不純物領域と共に前記第１及び第２の不純物領域間のチャンネル領域上部に位置するゲート電極を有するように形成される。また、前記第１及び第２の上部薄膜トランジスタにおける前記第１の不純物領域は、それぞれ前記第１及び第２の上部ノード半導体プラグと接触するように形成される。前記第１及び第２の上部薄膜トランジスタを有する半導体基板の全面上に第３の層間絶縁膜を形成する。少なくとも前記第１ないし第３の層間絶縁膜を貫通するように第１及び第２のノードプラグを形成する。前記第１のノードプラグは、前記第１のバルクトランジスタ、前記第１の下部薄膜トランジスタ及び前記第１の上部薄膜トランジスタにおける前記第１の不純物領域を互いに電気的に連結させるように形成され、前記第２のノードプラグは前記第２のバルクトランジスタ、前記第２の下部薄膜トランジスタ及び前記第２の上部薄膜トランジスタにおける前記第１の不純物領域を互いに電気的に連結させるように形成される。
本発明によると、一対のバルクトランジスタ上に一対の下部薄膜トランジスタ及び一対の上部薄膜トランジスタが順に積層される。また、これらのトランジスタは、一対のノードコンタクト構造体によってラーチ回路を構成しSRAMセルを供給する。これによって、高集積SRAM素子に適したCMOS型SRAMセルを具現することができる。さらに、前記下部薄膜トランジスタ及び上部薄膜トランジスタは、単結晶ボディパターンに形成されることができる。よって、本発明によるSRAMセルは、完全CMOS型SRAMセルに相応する特性を有することができる。結果的に、本発明の実施形態によると、SRAMセルの集積度及び信頼性を著しく改善させることができる。
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明はここで説明する実施形態に限定されず、異なる形態に具体化されることもできる。むしろ、ここで紹介される実施形態は、開示された内容が徹底的で完全になるように、そして当業者に本発明の思想が充分に伝わるようにするために提供されるものである。図面において、層及び領域の厚さは明確性に期するために誇張されたものである。明細書全体にかけて同一の 参照番号は同一の構成要素をあらわす。
図１は一般的なCMOS型SRAMセルの等価回路図である。
図１を参照すると、前記CMOS型SRAMセルは、一対の駆動トランジスタ（ａ pair of driver transistors）TD１、TD２、一対の転送トランジスタ（ａ pair of transfer transistors）TT１、TT２及び一対の負荷トランジスタ（ａ pair of load transistors;）TL１、TL２を備える。前記一対の駆動トランジスタTD１、TD２及び前記一対の転送トランジスタTT１、TT２は、すべてNMOSトランジスタであるのに対し、前記一対の負荷トランジスタTL１、TL２はすべてPMOSトランジスタである。
前記第１の駆動トランジスTD１と第１の転送トランジスタTT１とは、互いに直列に接続される。前記第１の駆動トランジスタTD１のソース領域は接地線（ground line）Vssに電気的に連結され、前記第１の転送トランジスタTT１のドレイン領域は、第１のビットラインBL１に電気的に接続される。これと同様に、前記第２の駆動トランジスタTD２と前記第２の転送トランジスタTT２とは互いに直列に接続される。前記第２の駆動トランジスタTD２のソース領域は、前記接地線Vssに電気的に連結され、前記第２の転送トランジスタTT２のドレイン領域は、第２のビットラインBL２に電気的に接続される。
一方、前記第１の負荷トランジスタTL１のソース領域及びドレイン領域は、それぞれ電源線（power supply line）Vcc及び前記第１の駆動トランジスタTD１のドレイン領域に電気的に接続される。これと同様に、前記第２の負荷トランジスタTL２のソース領域及びドレイン領域は、それぞれ前記電源線Vcc及び前記第２の駆動トランジスタTD２のドレイン領域に電気的に接続される。前記第１の負荷トランジスタTL１のドレイン領域、前記第１の駆動トランジスタTD１におけるドレイン領域及び前記第１の転送トランジスタTT１におけるソース領域は、第１のノードN１にあたる。また、前記第２の負荷トランジスタTL２におけるドレイン領域、前記第２の駆動トランジスタTD２におけるドレイン領域及び前記第２の転送トランジスタTT２におけるソース領域は、第２のノードN２にあたる。前記第１の駆動トランジスタTD１におけるゲート電極及び前記第１の負荷トランジスタTL１におけるゲート電極は、前記第２のノードN２に電気的に接続され、前記第２の駆動トランジスタTD２におけるゲート電極及び前記第２の負荷トランジスタTL２におけるゲート電極は、前記第１のノードN１に電気的に接続される。また、前記第１及び第２の転送トランジスタTT１、TT２のゲート電極は、ワードラインWLに電気的に接続される。
前述のCMOS型SRAMセルは、高抵抗SRAMセルに比べて少ない待機電流（small stand-by current）と共に大きいノイズマージン（large noise margin）を有する。従って、前記CMOS型SRAMセルは、低い電源電圧（low power voltage）が要求される高性能SRAMに広く採択される。特に、前記薄膜トランジスタSRAMセルが前記バルクCMOS型SRAMセルの負荷トランジスタとして使われるPチャンネルバルクトランジスタに相応する向上した電気的な特性を有する高性能Pチャンネル薄膜トランジスタ（high performance P-channel thin film transistors）を備えるなら、前記薄膜トランジスタSRAMセルは前記バルクCMOS型SRAMセルに比べて集積度（integration density）及びラッチアップ兔疫性（（latch-up immunity））などの面で優れた長所を有する。
前記高性能Pチャンネル薄膜トランジスタを具現するためには、前記薄膜トランジスタが単結晶半導体層からなるボディパターンに形成されなければならない。また、図１に示された前記第１及び第２のノードN１、N２で抵抗性接触（ohmic contact）が形成されなければならない。
さらに、図１に示された前記転送トランジスタTT１、TT２も前記半導体基板の上部に積層された薄膜トランジスタであるなら、SRAMセルの面積を従来の薄膜トランジスタSRAMセルに比べて著しく減少させることができるはずである。
図２ないし図９は、本発明の実施形態によるコンパクトな薄膜トランジスタSRAMセルの構造を説明するための平面図である。図２ないし図９の各図面は４個の単位セルを示す。図２ないし図７の平面図において、y軸に沿って互いに隣隣接した一対の単位セルはx軸に対して対称であり、x軸に沿って互いに隣隣接した一対の単位セルはy軸に対して対称である。
図１０Ａないし図１７Ａは、本発明の実施形態による薄膜トランジスタSRAMセルの製造方法を説明するためにそれぞれ図２ないし図９のＩ−Ｉ′に沿って示された断面図である。また、図１０Ｂないし図１７Ｂは、本発明の実施形態による薄膜トランジスタSRAMセルの製造方法を説明するためにそれぞれ図２ないし図９のＩＩ−ＩＩに沿って示された断面図である。
まず、図２ないし図９、図１７Ａ及び図１７Ｂを参照して本発明の実施形態による薄膜トランジスタSRAMセルの構造を説明する。
図２、図１７Ａ及び図１７Ｂを参照すると、半導体基板１の所定領域に素子分離膜３が供給されて第１及び第２の活性領域３a、３bを限定する。前記半導体基板１は、単結晶半導体基板でもある。例えば、前記半導体基板１は、単結晶シリコン基板でもある。前記第１及び第２の活性領域３a、３bは、y軸に平行になるように配置される。前記第１の活性領域３aの一端は、x軸に平行になるように延長されて第１の接地活性領域３s′を供給し、前記第２の活性領域３bの一端も同様に前記x軸に平行になるように延長され第２の接地活性領域３s″を供給することが好ましい。前記第１及び第２の接地活性領域３s′、３s″は互いに平行で対向するように配置される。
前記第１及び第２の活性領域３a、３bの上部をそれぞれ横切るように第１及び第２の平行な駆動ゲートパターン１０a、１０bが供給される。前記第１の駆動ゲートパターン１０aは、順に積層された第１の駆動ゲート電極７a及び第１のキャッピング絶縁膜パターン９aを含むこともあり、前記第２の駆動ゲートパターン１０bは、順に積層された第２の駆動ゲート電極７b及び第２のキャッピング絶縁膜パターン９bを含むこともある。前記駆動ゲートパターン１０a、１０bと前記活性領域３a、３bとの間にゲート絶縁膜５が介在される。
前記第１の駆動ゲートパターン１０aに隣接し、前記第１の接地活性領域３s′の反対側に位置した前記第１の活性領域３aの表面に第１のドレイン領域１３d′が供給され、前記第１の駆動ゲートパターン１０aに隣接し、前記第１のドレイン領域１３d′の反対側に位置した前記第１の活性領域３a及び前記第１の接地活性領域３s′の表面に第１のソース領域１３s′が供給される。これと同様に、前記第２の駆動ゲートパターン１０bに隣接し前記第２の接地活性領域３s″の反対側に位置する前記第２の活性領域３ｂの表面に第２のドレイン領域１３ｄ″が供給され、前記第２の駆動ゲートパターン１０ｂに隣接し前記第２のドレイン領域１３ｄ″の反対側に位置した前記第２の活性領域３ｂ及び前記第２の接地活性領域３ｓ″の表面に第２のソース領域１３ｓ″が供給される。
前記第１及び第２のドレイン領域１３d′、１３d″と共に、前記第１及び第２のソース領域１３s′、１３s″はLDD型の不純物領域（lightly doped drain type impurity regions）でもある。この場合に、前記第１及び第２の駆動ゲートパターン１０a、１０bの側壁上に駆動ゲートスペーサー１１が供給できる。
前記第１の駆動ゲートパターン１０aは、前記第２のドレイン領域１３d″に隣接するように延長されることが好ましい。これと同様に、記第２の駆動ゲートパターン１０bは、前記第１のドレイン領域１３d′に隣接するように延長されることが好ましい。
前記第１の駆動ゲートパターン１０a、前記第１のドレイン領域１３d′及び前記第１のソース領域１３s′は、第１のバルクトランジスタ、すなわち、第１の駆動トランジスタ（図１のTD１）を構成し、前記第２の駆動ゲートパターン１０b、前記第２のドレイン領域１３d″及び前記第２のソース領域１３s″は第２のバルクトランジスタ、つまり、第２の駆動トランジスタ（図１のTD２）を構成する。すなわち、前記第１及び第２の駆動トランジスタTD１、TD２は、半導体基板に形成されたNチャンネルバルクトランジスタでもある。前記第１及び第２の駆動トランジスタTD１、TD２の占める面積は、実質的に本発明によるSRAMセルの面積にあたる。従って、本発明によるSRAMセルは、４個または６個のバルクモールストランジスタを有する従来のSRAMセルに比べて著しく減少されたセル面積を有する。
前記第１及び第２の駆動トランジスタTD１、TD２を有する半導体基板の全面上に第１の層間絶縁膜１７が積層される。前記第１の層間絶縁膜１７は平坦化された上部面を有することができる。さらに、前記駆動トランジスタTD１、TD２を有する半導体基板と前記第１の層間絶縁膜１７との間に第１のエッチング阻止膜１５がさらに介在されることができる。前記第１のエッチング阻止膜１５は、前記第１の層間絶縁膜１７に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記第１の層間絶縁膜１７がシリコン酸化膜の場合、前記第１のエッチング阻止膜１５はシリコン窒化膜またはシリコン酸窒化膜（silicon oxynitride layer）でもある。
図３、図１７Ａ及び図１７Ｂを参照すると、前記第１のドレイン領域１３d′は、前記第１の層間絶縁膜１７及び前記第１のエッチング阻止膜１５を貫通する第１の下部ノード半導体プラグ１９aに電気的に接続され、前記第２のドレイン領域１３d″は前記第１の層間絶縁膜１７及び前記第１のエッチング阻止膜１５を貫通する第２の下部ノード半導体プラグ１９ｂに電気的に接続される。前記半導体基板１が単結晶シリコン基板である場合、前記第１及び第２の下部ノード半導体プラグ１９ａ、１９ｂは単結晶シリコンプラグでもある。
前記第１の層間絶縁膜１７上に第１及び第２の下部ボディパターン２１a、２１bが配置される。前記第１の下部ボディパターン２１aは、前記第１の下部ノード半導体プラグ１９aを覆うように配置される。前記第１の下部ボディパターン２１aは、前記第１の活性領域３aと重畳するように配置されることが好ましい。また、前記第１の下部ボディパターン２１aは、前記第１の接地活性領域３s′の一部と重畳する延長部（extension）を有することが好ましい。これと同様に、前記第２の下部ボディパターン２１bは、前記第２の下部ノード半導体プラグ１９bを覆うように配置される。前記第２の下部ボディパターン２１bは、前記第２の活性領域３bと重畳するように配置されることが好ましい。また、前記第２の下部ボディパターン２１bは、前記第２の接地活性領域３s″の一部と重畳する延長部を有することが好ましい。前記第１及び第２の下部ボディパターン２１a、２１bも単結晶半導体パターンでもある。例えば、前記第１及び第２の下部ノード半導体プラグ１９a、１９bが単結晶シリコンプラグの場合に、前記第１及び第２の下部ボディパターン２１a、２１bは単結晶シリコンパターンでもある。
図４、図１７Ａ及び図１７Ｂを参照すると、前記第１の下部ボディパターン２１aの上部を横切るように第１の負荷ゲートパターン２６aが配置され、前記第２の下部ボディパターン２１bの上部を横切るように第２の負荷ゲートパターン２６bが配置される。前記第１の負荷ゲートパターン２６aは、順に積層された第１の負荷ゲート電極２３a及び第１のキャッピング絶縁膜パターン２５aを含むこともあり、前記第２の負荷ゲートパターン２６bは順に積層された第２の負荷ゲート電極２３b及び第２のキャッピング絶縁膜パターン２５bを含むこともある。前記負荷ゲートパターン２６a、２６bは、ゲート絶縁膜によって前記下部ボディパターン２１a、２１bから絶縁される。前記第１及び第２の負荷ゲートパターン２６a、２６bは、それぞれ前記第１及び第２の駆動ゲートパターン１０a、１０bと重畳するように配置されることが好ましい。
前記第１の負荷ゲートパターン２６aに隣接して前記第１の下部ノード半導体プラグ１９aと接触する前記第１の下部ボディパターン２１a内に第１の不純物領域２９d′が供給され、前記第１の負荷ゲートパターン２６aに隣接し、前記第１の不純物領域２９d′の反対側に位置した前記第１の下部ボディパターン２１a内に第２の不純物領域２９s′が供給される。前記第１及び第２の不純物領域２９d′、２９s′と共に前記第１の負荷ゲートパターン２６aは、第１の下部薄膜トランジスタ、すなわち、第１の負荷トランジスタ（図１のTL１）を構成する。この場合、前記第１及び第２の不純物領域２９d′、２９s′は、それぞれ前記第１の負荷トランジスタTL１におけるドレイン領域及びソース領域の役割をする。
これと同様に、前記第２の負荷ゲートパターン２６bに隣接して前記第２の下部ノード半導体プラグ１９bと接触する前記第２の下部ボディパターン２１b内に第１の不純物領域２９d″が供給され、前記第２の負荷ゲートパターン２６bに隣接し、前記第１の不純物領域２９d″の反対側に位置した前記第２の下部ボディパターン２１b内に第２の不純物領域２９s″が供給される。前記第１及び第２の不純物領域２９d″、２９s″と共に前記第２の負荷ゲートパターン２６bは、第２の下部薄膜トランジスタ、すなわち、第２の負荷トランジスタ（図１のTL２）を構成する。この場合、前記第１及び第２の不純物領域２９d″、２９s″は、それぞれ前記第２の負荷トランジスタTL２におけるドレイン領域及びソース領域の役割をする。
前記第１及び第２の負荷トランジスタTL１、TL２は、Pチャンネルトランジスタにあたる。前記ソース/ドレイン領域２９s′、２９s″、２９d′、２９d″はLDD型の不純物領域でもある。この場合、前記第１及び第２の負荷ゲートパターン２６a、２６bの側壁上に負荷ゲートスペーサー２７が供給されることもある。
前記第１及び第２の負荷トランジスタTL１、TL２を含む半導体基板の全面上に第２の層間絶縁膜３３が積層される。前記第２の層間絶縁膜３３は、平坦化された上部面を有することができる。さらに、前記負荷トランジスタTL１、TL２を有する半導体基板と前記第２の層間絶縁膜３３との間に第２のエッチング阻止膜３１がさらに介在されることができる。前記第２のエッチング阻止膜３１は、前記第２の層間絶縁膜３３に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記第２の層間絶縁膜３３がシリコン酸化膜である場合に、前記第２のエッチング阻止膜３１は、シリコン窒化膜またはシリコン酸窒化膜（silicon oxynitride layer）でもある。
前記第１のドレイン領域２９d′は、前記第２の層間絶縁膜３３及び前記第２のエッチング阻止膜３１を貫通する第１の上部ノード半導体プラグ３５aに電気的に接続され、前記第２のドレイン領域２９d″は前記第２の層間絶縁膜３３及び前記第２のエッチング阻止膜３１を貫通する第２の上部ノード半導体プラグ３５ｂに電気的に接続される。前記第１及び第２の下部ボディパターン２１ａ、２１ｂが単結晶シリコンパターンである場合、前記第１及び第２の上部ノード半導体プラグ３５ａ、３５ｂは単結晶シリコンプラグでもある。
図５、図１７Ａ及び図１７Ｂを参照すると、前記第２の層間絶縁膜３３上に第１及び第２の上部ボディパターン３７a、３７bが配置される。前記第１及び第２の上部ボディパターン３７a、３７bは、それぞれ前記第１及び第２の上部ノード半導体プラグ３５a、３５bを覆うように配置される。また、前記第１及び第２の上部ボディパターン３７a、３７bは、それぞれ前記第１及び第２の下部ボディパターン２１a、２１bと重畳するように配置されることが好ましい。しかしながら、前記第１及び第２の下部ボディパターン２１a、２１bの延長部は、前記第１及び第２の上部ボディパターン３７a、３７bと重畳しないことが好ましい。前記第１及び第２の上部ボディパターン３７a、３７bも単結晶半導体パターンでもある。例えば、前記第１及び第２の上部ノード半導体プラグ３５a、３５bが単結晶シリコンプラグの場合に、前記第１及び第２の上部ボディパターン３７a、３７bは、単結晶シリコンパターンでもある。
前記第１及び第２の上部ボディパターン３７a、３７bの上部を横切るようにワードラインパターン４２が供給される。前記ワードラインパターン４２は、前記第１及び第２の負荷ゲートパターン２６a、２６bと重畳するように配置されることが好ましい。前記ワードラインパターン４２は、順に積層されたワードライン３９及びキャッピング絶縁膜パターン４１を含むことができる。前記ワードライン３９は前記第１及び第２の上部ボディパターン３７a、３７bからゲート絶縁膜によって絶縁される。
前記ワードラインパターン４２に隣接し、前記第１の上部ノード半導体プラグ３５aと接触する前記第１の上部ボディパターン３７a内に第１の不純物領域４５s′が供給されて、前記ワードラインパターン４２に隣接して前記第１の不純物領域４５s′の反対側に位置した前記第１の上部ボディパターン３７a内に第２の不純物領域４５d′が供給される。前記第１及び第２の不純物領域４５s′、４５d′と共に前記ワードラインパターン４２は、第１の上部薄膜トランジスタ、すなわち、第１の転送トランジスタ（図１のTT１）を構成する。この場合、前記第１及び第２の不純物領域４５s′、４５d′は、それぞれ前記第１の転送トランジスタTT１におけるソース領域及びドレイン領域の役割をする。
これと同様に、前記ワードラインパターン４２に隣接して前記第２の上部ノード半導体プラグ３５bと接触する前記第２の上部ボディパターン３７b内に第１の不純物領域４５s″が供給されて、前記ワードラインパターン４２に隣接して前記第１の不純物領域４５s″の反対側に位置した前記第２の上部ボディパターン３７b内に第２の不純物領域４５d″が供給される。前記第１及び第２の不純物領域４５s″、４５d″と共に前記ワードラインパターン４２は、第２の上部薄膜トランジスタ、すなわち、第２の転送トランジスタ（図１のTT２）を構成する。この場合、前記第１及び第２の不純物領域４５s″、４５d″は、それぞれ前記第２の転送トランジスタTT２におけるソース領域及びドレイン領域の役割をする。
前記第１及び第２の転送トランジスタTT１、TT２は、Nチャンネルトランジスタにあたる。前記ソース/ドレイン領域４５s′、４５s″、４５d″、４５d″はLDD型の不純物領域でもある。この場合、前記ワードラインパターン４２の側壁上に転送ゲートスペーサー４３が供給されることができる。前記第１の上部ボディパターン３７a上の前記ワードライン３９は、前記第１の転送トランジスタTT１のゲート電極にあたり、前記第２の上部ボディパターン３７b上の前記ワードライン３９は、前記第２の転送トランジスタTT２のゲート電極にあたる。
前記第１及び第２の転送トランジスタTT１、TT２を含む半導体基板の全面上に第３の層間絶縁膜４９が積層される。前記第３の層間絶縁膜４９は、平坦化された上部面を有することができる。さらに、前記転送トランジスタTT１、TT２を有する半導体基板と前記第３の層間絶縁膜４９との間に第３のエッチング阻止膜４７がさらに介在されることができる。前記第３のエッチング阻止膜４７は、前記第３の層間絶縁膜４９に対してエッチング選択比を有する絶縁膜であることが好ましい。例えば、前記第３の層間絶縁膜４９がシリコン酸化膜である場合、前記第３のエッチング阻止膜４７は、シリコン窒化膜またはシリコン酸窒化膜（silicon oxynitride layer）でもある。
図６、図１７Ａ及び図１７Ｂを参照すると、前記第１及び第２の下部ノード半導体プラグ１９a、１９bが前記駆動トランジスタTD１、TD２の前記第１及び第２のドレイン領域１３d′、１３d″と同様な導電型を有する場合、前記第１の下部ノード半導体プラグ１９a、前記第１の上部ノード半導体プラグ３５a、前記第１の負荷トランジスタTL１の前記第１のドレイン領域２９d′、前記第１の転送トランジスタTT１の前記第１のソース領域４５s′、前記第２の駆動ゲート電極７b及び前記第２の負荷ゲート電極２３bは、前記第１ないし第３の層間絶縁膜１７、３３、４９と共に前記第１ないし第３のエッチング阻止膜１５、３１、４７を貫通する第１のノードプラグ５１aを介して電気的に接続され、前記第２の下部ノード半導体プラグ１９b、前記第２の上部ノード半導体プラグ３５b、前記第２の負荷トランジスタTL２の前記第２のドレイン領域２９d″、前記第２の転送トランジスタTT２の前記第２のソース領域４５s″、前記第１の駆動ゲート電極７a及び前記第１の負荷ゲート電極２３aは、前記第１ないし第３の層間絶縁膜１７、３３、４９と共に前記第１ないし第３のエッチング阻止膜１５、３１、４７を貫通する第２のノードプラグ５１bを介して電気的に接続される。
前記第１及び第２のノードプラグ５１a、５１bは、N型半導体及びP型半導体のすべてに対して抵抗性接触（ohmic contact）を有する導電膜であることが好ましい。例えば、前記第１及び第２のノードプラグ５１a、５１bのそれぞれは、タングステンプラグを含むことができる。さらに、前記第１及び第２のノードプラグ５１a、５１bのそれぞれは、タングステンプラグ及び該タングステンプラグを取り囲む障壁金属膜を含むことができる。
一方、少なくとも前記第１及び第２の下部ノード半導体プラグ１９a、１９bが前記第１及び第２のドレイン領域１３d′、１３d″と異なる導電型を有したり真性半導体で成り立つ場合、前記第１及び第２のノードプラグ５１a、５１bは延長されて前記第１及び第２のドレイン領域１３d′、１３d″にそれぞれ電気的に接続されることが好ましい。
前記第１の下部ノード半導体プラグ１９a、前記第１の上部ノード半導体プラグ３５a、前記第１の駆動トランジスタTD１の前記第１のドレイン領域１３d′、前記第１の負荷トランジスタTL１の前記第１のドレイン領域２９d′、前記第１の転送トランジスタTT１の前記第１のソース領域４５s′、前記第２の駆動ゲート電極７b、前記第２の負荷ゲート電極２３b及び前記第１のノードプラグ５１aは、第１のノードコンタクト構造体を構成して、前記第２の下部ノード半導体プラグ１９b、前記第２の上部ノード半導体プラグ３５b、前記第２の駆動トランジスタTD２の前記第２のドレイン領域１３d″、前記第２の負荷トランジスタTL２における前記第２のドレイン領域２９d″、前記第２の転送トランジスタTT２における前記第２のソース領域４５s″、前記第１の駆動ゲート電極７a、前記第１の負荷ゲート電極２３a及び前記第２のノードプラグ５１bは、第２のノードコンタクト構造体を構成する。
前記第１及び第２のノードプラグ５１a、５１bを有する半導体基板の全面上に第４の層間絶縁膜５３が積層される。
図７、図１７Ａ及び図１７Ｂを参照すると、前記第１の下部ボディパターン２１aの延長部、すなわち前記第１の負荷トランジスタTL１のソース領域２９s′は、前記第２のエッチング阻止膜３１、第２の層間絶縁膜３３、第３のエッチング阻止膜４７、第３の層間絶縁膜４９及び第４の層間絶縁膜５３を貫通する第１の電源線コンタクトプラグ（a first power line contact plug）５５c′に電気的に接続される。これと同様に、前記第２の下部ボディパターン２１bの延長部、すなわち前記第２の負荷トランジスタTL２のソース領域２９s″は、前記第２のエッチング阻止膜３１、第２の層間絶縁膜３３、第３のエッチング阻止膜４７、第３の層間絶縁膜４９及び第４の層間絶縁膜５３を貫通する第２の電源線コンタクトプラグ（a first power line contact plug）５５c″に電気的に接続される。
さらに、前記第１の接地活性領域３s′、すなわち前記第１の駆動トランジスタTD１のソース領域１３s′は、前記第１ないし第３のエッチング阻止膜１５、３１、４７と共に前記第１ないし第４の層間絶縁膜１７、３、４９、５３を貫通する第１の接地線コンタクトプラグ５５s′に電気的に接続される。これと同様に、前記第２の接地活性領域３s″、すなわち前記第２の駆動トランジスタTD2のソース領域１３s″は、前記第１ないし第３のエッチング阻止膜１５、３１、４７と共に前記第１ないし第４の層間絶縁膜１７、３、４９、５３を貫通する第２の接地線コンタクトプラグ５５s″に電気的に接続される。
前記電源線コンタクトプラグ５５c′、５５c″及び前記接地線コンタクトプラグ５５s′、５５s″はタングステンプラグのような金属プラグでもある。さらに、前記電源線コンタクトプラグ５５c′、５５c″及び前記接地線コンタクトプラグ５５s′、５５s″のそれぞれはタングステンプラグと前記タングステンプラグを取り囲む障壁金属膜とを含むことができる。前記電源線コンタクトプラグ５５c′、５５c″及び前記接地線コンタクトプラグ５５s′、５５s″を有する半導体基板の全面上に第５の層間絶縁膜５７が積層される。
図８は、本発明の実施形態によるCMOS型SRAMセルの電源線及び接地線（ground line）を示す平面図である。図８で、図面の複雑性（complexity of drawing）を避けるため図７に示した前記接地活性領域３s′、３s″、前記下部ボディパターン２１a、２１b、ノードプラグ５１a、５１bを図示しなかった。
図８、図１７Ａ及び図１７Ｂを参照すると、前記第５の層間絶縁膜５７内に接地線５９s及び電源線５９cが配置される。本実施形態によるSRAM単位セルが前記x軸及びy軸にそれぞれ平行な行（rows）及び列（columns）に沿って２次元的に配列される場合、前記接地線５９s及び電源線５９cはそれぞれ奇数行（odd rows）及び偶数行（even rows）上に配置されることができる。すなわち、前記接地線５９sは奇数番目のワードラインパターン４２と重畳するように配置され、前記電源線５９cは偶数番目のワードラインパターン４２と重畳するように配置される。これとは違って（alternatively）、前記接地線５９s及び電源線５９cは、それぞれ偶数行及び奇数行上に配置されることもできる。前記電源線５９cは前記電源線コンタクトプラグ５５c′、５５c″を覆うように配置され、前記接地線５９sは前記接地線コンタクトプラグ５５s′、５５s″を覆うように配置される。結果的に、前記電源線５９c及び接地線５９sは、前記ワードラインパターン４２に実質的に平行になるように配置される。前記電源線５９c、接地線５９s及び第５の層間絶縁膜５７は、第６の層間絶縁膜６１で覆われる。
図９、図１７Ａ及び図１７Ｂを参照すると、前記第１の転送トランジスタTT１のドレイン領域４５d′は、前記第３のエッチング阻止膜４７と共に前記第３ないし第６の層間絶縁膜４９、５３、５７、６１を貫通する第１のビットラインコンタクトプラグ６３b′に電気的に接続される。また、前記第２の転送トランジスタTT２のドレイン領域４５d″は前記第３のエッチング阻止膜４７と共に前記第３ないし第６の層間絶縁膜４９、５３、５７、６１を貫通する第２のビットラインコンタクトプラグ６３b″に電気的に接続される。
前記第６の層間絶縁膜６１上に第１及び第２の平行なビットライン６５b′、６５b″が配置される。前記第１のビットライン６５b′は、前記第１のビットラインコンタクトプラグ６３b′と接触するように配置され、前記第２のビットライン６５b″は前記第２のビットラインコンタクトプラグ６３b″と接触するように配置される。前記第１及び第２のビットライン６５b′、６５b″は前記電源線５９c及び前記接地線５９sの上部を横切るように配置される。
一方、図６、図１７Ａ及び図１７Ｂを参照して説明された前記第１及び第２のノードコンタクト構造体は多様な異なる形態に変形されることができる。
図１４Ｃは、本発明の他の実施形態によるSRAMセルの第１のノードコンタクト構造体を示す断面図である。
図１４Ｃを参照すると、前記層間絶縁膜１７、３３、４９及び少なくとも前記第２及び第３のエッチング阻止膜３１、４７と共に前記第１の転送トランジスタTT１における前記第１のソース領域４５s′、前記第１の上部ノード半導体プラグ３５a、前記第１の負荷トランジスタTL１における前記第１のドレイン領域２９d′及び前記第１の下部ノード半導体プラグ１９aを貫通するように第１のノードプラグ５１a′が配置される。この場合、前記第１のノードプラグ５１a′及び前記第１の駆動トランジスタTD１における前記第１のドレイン領域１３d′との間に第１のリセスされた下部ノード半導体プラグ１９a′が介在されることが好ましい。これによって、前記第１の転送トランジスタTT１における前記第１のソース領域４５s′、前記第１の負荷トランジスタTL１における前記第１のドレイン領域２９d′、第２の負荷ゲート電極２３b及び第２の駆動ゲート電極７bは前記第１のノードプラグ５１a′に電気的に接続され、前記第１のノードプラグ５１a′は前記第１のリセスされた下部ノード半導体プラグ１９a′を介して前記第１の駆動トランジスタTD１における前記第１のドレイン領域１３d′に電気的に接続される。前記第１のノードプラグ５１a′は、N型半導体及びP型半導体のすべてに対して抵抗性接触（ohmic contact）を有する導電体であることが好ましい。例えば、前記第１のノードプラグ５１a′は、タングステンプラグのような金属プラグを含むことができる。さらに、前記第１のノードプラグ５１a′は、タングステンプラグ及び該タングステンプラグを取り囲む障壁金属膜を含むことができる。
一方、前記第１のリセスされた下部ノード半導体プラグ１９a′が前記第１の駆動トランジスタTD１における前記第１のドレイン領域１３d′と異なる導電型を有する場合に、前記第１のノードプラグ５１a′は、前記第１のリセスされた下部ノード半導体プラグ１９a′の側壁及び前記第１のドレイン領域１３d′の表面に接触するように延長されることが好ましい。
前記第２の駆動トランジスタTD２における前記第２のドレイン領域１３d″上に形成される第２のノードコンタクト構造体も図１４Ｃを参照して説明された前記第１のノードコンタクト構造体と同様な形態を有する。
前述した本発明の実施形態によるSRAMセルは多様な異なる形態に変形されることができる。例えば、前記第１及び第２の下部薄膜トランジスタは、それぞれ図１の第１及び第２の転送トランジスタTT１、TT２にあたり、前記第１及び第２の上部薄膜トランジスタは、それぞれ図１の第１及び第２の負荷トランジスタTL１、TL２にあたることができる。この場合、前記ワードラインパターン４２、前記電源線５９c及び前記ビットライン６５b′、６５b″を適切に変形することができることは当業者に明白である。
次に、図２ないし図９、図１０Ａないし図１７Ａ、図１０Ｂないし図１７Ｂ、及び図１４Ｃを参照して本発明の実施形態によるSRAMセルの製造方法を説明する。図１０Ａないし図１７Ａは、それぞれ図２ないし図９の切断線Ｉ−Ｉ′に沿って示された断面図であり、図１０Ｂないし図１７Ｂは、それぞれ図２ないし図９の切断線ＩＩ−ＩＩ′に沿って示された断面図である。また、図１４Ｃは、本発明の他の実施形態によるノードコンタクト構造体を形成する方法を説明するための断面図である。
図２、図１０Ａ及び図１０Ｂを参照すると、単結晶シリコン基板のような半導体基板１の所定領域に素子分離膜３を形成して第１及び第２の平行な活性領域３a、３bを限定する。前記半導体基板１はP型シリコン基板でもある。前記第１及び第２の活性領域３a、３bはy軸に平行になるように形成される。さらに、前記素子分離膜３は、前記第１の活性領域３aの一端からx軸に沿って延長された第１の接地活性領域３s′、及び前記第２の活性領域３bの一端から前記x軸に沿って延長された第２の接地活性領域３s″を供給するように形成されることが好ましい。前記第１及び第２の接地活性領域３s′、３s″は互いに対向するように形成される。
前記活性領域３a、３b、３s′、３s″上にゲート絶縁膜５を形成する。前記ゲート絶縁膜５を有する半導体基板の全面上にゲート導電膜及びゲートキャッピング絶縁膜を順に形成する。前記ゲートキャッピング絶縁膜は、シリコン酸化膜またはシリコン窒化膜で形成することができる。前記ゲートキャッピング絶縁膜及び前記ゲート導電膜をパターニングして前記第１の活性領域３aの上部を横切る第１の駆動ゲートパターン１０a、及び前記第２の活性領域３bの上部を横切る第２の駆動ゲートパターン１０bを形成する。その結果、前記第１の駆動ゲートパターン１０aは、順に積層された第１の駆動ゲート電極７a及び第１のキャッピング絶縁膜パターン９aを有するように形成され、前記第２の駆動ゲートパターン１０bは順に積層された第２の駆動ゲート電極７b及び第２のキャッピング絶縁膜パターン９bを有するように形成される。前記ゲートキャッピング絶縁膜を形成する工程は、省略することもできる。この場合、前記第１の駆動ゲートパターン１０aは、前記第１の駆動ゲート電極のみを有し、前記第２の駆動ゲートパターン１０bは前記第２の駆動ゲート電極のみを有する。前記第１及び第２の駆動ゲートパターン１０a、１０bは、それぞれ前記第２の活性領域３b及び前記第１の活性領域３aに隣接するように形成されることが好ましい。
前記駆動ゲートパターン１０a、１０bをイオン注入マスクとして使用し前記活性領域３a、３b、３s′、３s″内に不純物イオンを入れ込む。その結果、前記第１の活性領域３a内に互いに離隔した第１のソース領域１３s′及び第１のドレイン領域１３d′が形成され、前記第２の活性領域３b内に互いに離隔した第２のソース領域１３s″及び第２のドレイン領域１３d″が形成される。前記第１及び第２のソース領域１３s′、１３s″と共に前記第１及び第２のドレイン領域１３d′、１３d″はN型の不純物領域でもある。前記第１のソース領域１３s′及び前記第１のドレイン領域１３d′は、それぞれ前記第１の駆動ゲートパターン１０a下部におけるチャンネル領域の両側に形成され、前記第２のソース領域１３s″及び前記第２のドレイン領域１３d″は、それぞれ前記第２の駆動ゲートパターン１０b下部におけるチャンネル領域の両側に形成される。前記第１のソース領域１３s′は前記第１の接地活性領域３s′内にも形成され、前記第２のソース領域１３s″は前記第２の接地活性領域３s″内にも形成される。前記第１及び第２のソース領域１３′、１３s″と共に前記第１及び第２のドレイン領域１３d′、１３ｄ″がLDD型の構造（a lightly doped drain type structure；an LDD-type structure）を有するように形成される場合、前記第１及び第２の駆動ゲートパターン１０a、１０bの側壁上に駆動ゲートスペーサー１１を形成することができる。前記駆動ゲートスペーサー１１は、シリコン窒化膜またはシリコン酸化膜で形成することができる。
前記第１の駆動ゲートパターン１０a、前記第１のソース領域１３s′及び前記第１のドレイン領域１３d′は、第１のバルクトランジスタ、すなわち、第１のNチャンネル駆動トランジスタ（図１のTD１）を構成して、前記第２の駆動ゲートパターン１０b、前記第２のソース領域１３s″及び前記第２のドレイン領域１３d″は、第２のバルクトランジスタ、すなわち、第２のNチャンネル駆動トランジスタ（図１のTD２）を構成する。
前記第１及び第２の駆動トランジスタTD１、TD２を有する半導体基板の全面上に第１の層間絶縁膜１７を形成する。前記第１の層間絶縁膜１７を形成する前に第１のエッチング阻止膜１５をさらに形成することもできる。前記第１のエッチング阻止膜１５は、前記第１の層間絶縁膜１７に対してエッチング選択比を有する絶縁膜で形成するのが好ましい。例えば、前記第１の層間絶縁膜１７をシリコン酸化膜で形成する場合に、前記第１のエッチング阻止膜１５はシリコン酸窒化膜またはシリコン窒化膜で形成することができる。前記第１の層間絶縁膜１７は化学機械的研磨技術を使って平坦化することが好ましい。この場合、前記駆動ゲートパターン１０a、１０b上の前記第１のエッチング阻止膜１５は化学機械的研磨阻止膜（chemical mechanical polishing stopper）の役割をすることができる。結果的に、前記半導体基板１の全体にかけて前記第１の層間絶縁膜１７が均一な厚さを有するように形成することができる。
図３、図１１Ａ及び図１１Ｂを参照すると、前記第１の層間絶縁膜１７及び前記第１のエッチング阻止膜１５をパターニングして前記第１及び第２のドレイン領域１３d′、１３d″をそれぞれ露出させる第１及び第２の下部ノードコンタクトホール１７a、１７bを形成する。前記第１及び第２の下部ノードコンタクトホール１７a、１７b内にそれぞれ選択的エピタキシャル成長技術を使って第１及び第２の下部ノード半導体プラグ１９a、１９bを形成する。前記半導体基板１が単結晶シリコン基板（a single crystalline silicon substrate）の場合、前記第１及び第２の下部ノード半導体プラグ１９a、１９bは単結晶シリコン構造を有すように形成することができる。
前記第１及び第２の下部ノード半導体プラグ１９a、１９bを有する半導体基板の全面上に下部ボディ層を形成する。前記下部ノード半導体プラグ１９a、１９bが単結晶シリコンプラグの場合、前記下部ボディ層は非晶質シリコン層または多結晶シリコン層で形成することができる。前記下部ボディ層をパターニングして第１及び第２の下部ボディパターン２１a、２１bを形成する。前記第１及び第２の下部ボディパターン２１a、２１bは、それぞれ前記第１及び第２の活性領域３a、３bと重畳するように形成されることが好ましい。前記第１及び第２の下部ボディパターン２１a、２１bは、それぞれ前記第１及び第２の下部ノード半導体プラグ１９a、１９bを覆うように形成される。さらに、前記第１の下部ボディパターン２１aは、前記第１の接地活性領域３s′の一部と重畳する延長部を有するように形成されることが好ましい。これと同様に、前記第２の下部ボディパターン２１bは、前記第２の接地活性領域３s″の一部と重畳する延長部を有するように形成されることが好ましい。
前記第１及び第２の下部ボディパターン２１a、２１bは、当業界でよく知られた固相エピタキシャル（solid phase epitaxial; SPE）技術を使って結晶化されることができる。例えば、前記固相エピタキシャル技術は、前記下部ボディパターン２１a、２１bを約５００℃ないし８００℃の温度で熱処理して結晶化させることを含むことができる。
前記固相エピタキシャル工程を実施する間、前記下部ノード半導体プラグ１９a、１９bはシード層（seed layer）の役割をする。すなわち、前記下部ボディパターン２１a、２１bは前記下部ノード半導体プラグ１９a、１９bと等しい結晶構造を有するように変換される（converted）。従って、前記下部ノード半導体プラグ１９a、１９bが単結晶シリコンプラグの場合、前記下部ボディパターン２１a、２１bは前記固相エピタキシャル技術によって単結晶シリコンパターンに変換される。
前記下部ボディパターン２１a、２１bの結晶化は前記下部ボディ層をパターニングする前に実施することもできる。しかしながら、前記下部ボディ層をパターニングする前に前記結晶化工程を実施すると、前記下部ボディ層の所定領域（前記第１及び第２の下部ノード半導体プラグから等しい距離通りに位置する領域）に結晶粒系（grain boundary）が形成されることがあり、前記結晶粒系が後続工程で形成される負荷トランジスタのチャンネル領域内に位置することがある。この場合、前記負荷トランジスタの電気的特性が著しく低下され、前記半導体基板１の全体にかけて形成されるすべての負荷トランジスタが不均一な電気的特性を示すこともある。よって、前記結晶化工程は、前記下部ボディ層をパターニングした後に実施されることが好ましい。
図４、図１２Ａ及び図１２Ｂを参照すると、前記第１及び第２の下部ボディパターン２１a、２１bの表面上にゲート絶縁膜を形成する。前記第１及び第２の下部ボディパターン２１a、２１bの上部をそれぞれ横切るように第１及び第２の絶縁された負荷ゲートパターン（insulated load gate patterns）２６a、２６bを形成する。前記第１及び第２の負荷ゲートパターン２６a、２６bは、それぞれ前記第１及び第２の駆動ゲートパターン１０a、１０bと重畳するように形成されることが好ましい。前記第１及び第２の負荷ゲートパターン２６a、２６bは前記第１及び第２の駆動ゲートパターン１０a、１０bを形成する方法と同じ方法を使って製造することができる。従って、前記第１の負荷ゲートパターン２６aは、順に積層された第１の負荷ゲート電極２３a及び第１のキャッピング絶縁膜パターン２５aを有するように形成することができ、前記第２の負荷ゲートパターン２６bは、順に積層された第２の負荷ゲート電極２３b及び第２のキャッピング絶縁膜パターン２５bを有するように形成することができる。
前記負荷ゲートパターン２６a、２６bをイオン注入マスクとして使用し、前記下部ボディパターン２１a、２１b 内に不純物イオンを入れ込む。その結果、前記第１の下部ボディパターン２１a内に互いに離隔した第１のソース領域２９s′及び第１のドレイン領域２９d′が形成され、前記第２の下部ボディパターン２１b内に互いに離隔した第２のソース領域２９s″及び第２のドレイン領域２９d″が形成される。前記第１のソース領域２９s′及び前記第１のドレイン領域２９d′はそれぞれ前記第１の負荷ゲートパターン２６a下部におけるチャンネル領域の両側に形成され、前記第２のソース領域２９s″及び前記第２のドレイン領域２９d″は、それぞれ前記第２の負荷ゲートパターン２６b下部におけるチャンネル領域の両側に形成される。前記第１及び第２のソース領域２９s′、２９s″は、それぞれ前記第１の下部ボディパターン２１aにおける延長部及び前記第２の下部ボディパターン２１bにおける延長部内にも形成される。前記第１のドレイン領域２９d′は、前記第１の下部ノード半導体プラグ１９a上における前記第１の下部ボディパターン２１a内に形成され、前記第２のドレイン領域２９d″は前記第２の下部ノード半導体プラグ１９d上における前記第２の下部ボディパターン２１b内に形成される。前記第１及び第２のソース領域２９ｓ′、２９s″と共に前記第１及び第２のドレイン領域２９d′、２９d″はP型不純物領域でもある。
前記第１及び第２のソース領域２９s′、２９s″と共に前記第１及び第２のドレイン領域２９d′、２９d″がLDD型の構造（a lightly doped drain type structure; an LDD-type structure）を有するように形成される場合、前記第１及び第２の負荷ゲートパターン２６a、２６bの側壁上に負荷ゲートスペーサー２７を形成することができる。前記負荷ゲートスペーサー２７はシリコン窒化膜またはシリコン酸化膜で形成することができる。
前記第１の負荷（load）ゲートパターン２６a、前記第１のソース領域２９s′及び前記第１のドレイン領域２９d′は、第１の下部薄膜トランジスタ、すなわち、第１のPチャンネル負荷トランジスタ（図１のTL１）を構成し、前記第２の負荷ゲートパターン２６b、前記第２のソース領域２９s″及び前記第２のドレイン領域２９d″は、第２の下部薄膜トランジスタ、すなわち、第２のPチャンネル負荷トランジスタ（図１のTL２）を構成する。
前記第１及び第２の負荷トランジスタTL１、TL２を有する半導体基板の全面上に第２の層間絶縁膜３３を形成する。前記第２の層間絶縁膜３３を形成する前に第２のエッチング阻止膜３１をさらに形成することもできる。前記第２のエッチング阻止膜３１及び第２の層間絶縁膜３３は、前記第１のエッチング阻止膜１５及び第１の層間絶縁膜１７を形成する方法と同じ方法を使って製造することができる。
前記第２の層間絶縁膜３３及び第２のエッチング阻止膜３１をパターニングして前記第１及び第２のドレイン領域２９d′、２９d″をそれぞれ露出させる第１及び第２の上部ノードコンタクトホール３３a、３３bを形成する。前記第１及び第２の上部ノードコンタクトホール３３a、３３b内にそれぞれ選択的エピタキシャル成長技術を使って第１及び第２の上部ノード半導体プラグ３５a、３５bを形成する。前記第１及び第２の下部ボディパターン２１a、２１bが単結晶シリコンパターンの場合、前記第１及び第２の上部ノード半導体プラグ３５a、３５bは単結晶シリコン構造を有するように形成することができる。
図５、図１３Ａ及び図１３Ｂを参照すると、前記第１及び第２の上部ノード半導体プラグ３５a、３５bを有する半導体基板上に第１及び第２の上部ボディパターン３７a、３７bを形成する。前記第１及び第２の上部ボディパターン３７a、３７bは、前記第１及び第２の下部ボディパターン２１a、２１bを形成する方法と同じ方法を使って製造することができる。すなわち、前記第１及び第２の上部ボディパターン３７a、３７bは、それぞれ前記第１及び第２の上部ノード半導体プラグ３５a、３５bに接触するように形成されて固相エピタキシャル技術を使って結晶化されることができる。また、前記第１及び第２の上部ボディパターン３７a、３７bは、それぞれ前記第１及び第２の下部ボディパターン２１a、２１bに重畳するように形成されることが好ましい。しかしながら、前記第１及び第２の上部ボディパターン３７a、３７bは、前記第１及び第２の下部ボディパターン２１a、２１bの前記延長部と重畳しないことが好ましい。
前記第１及び第２の上部ボディパターン３７a、３７bの上部を横切るように絶縁された転送ゲートパターン４２、すなわちワードラインパターンを形成する。前記ワードラインパターン４２は、順に積層されたワードライン３９及びキャッピング絶縁膜パターン４１を有するように形成することができる。前記ワードラインパターン４２をイオン注入マスクとして使用し前記上部ボディパターン３７a、３７b内に不純物イオンを入れ込む。その結果、前記第１の上部ボディパターン３７a内に互いに離隔した第１のソース領域４５s′及び第１のドレイン領域４５d′が形成され、前記第２の上部ボディパターン３７b内に互いに離隔した第２のソース領域４５s″及び第２のドレイン領域４５d″が形成される。前記第１のソース領域４５s′及び第１のドレイン領域４５d′は前記ワードラインパターン４２と自己整列される（self-aligned）。前記第２のソース領域４５s″及び第２のドレイン領域４５d″も前記ワードラインパターン４２と自己整列される。前記第１及び第２のソース領域４５s′、４５s″と共に前記第１及び第２のドレイン領域４５d′、４５d″がLDD型の構造を有するように形成する場合、前記ワードラインパターン４２の側壁上にワードラインスペーサー４３が形成されることができる。前記第１及び第２のソース領域４５s′、４５s″と共に前記第１及び第２のドレイン領域４５d′、４５d″はN型の不純物領域でもある。
前記第１のソース領域４５s′は、前記第１の上部ノード半導体プラグ３５a上における前記第１の上部ボディパターン３７a内に形成され、前記第２のソース領域４５s″は、前記第２の上部ノード半導体プラグ３５b上における前記第２の上部ボディパターン３７b内に形成される。前記ワードラインパターン４２、前記第１のソース領域４５s′及び前記第１のドレイン領域４５d′は、第１の上部薄膜トランジスタ、すなわち、第１のNチャンネル転送トランジスタ（図１のTT１）を構成し、前記ワードラインパターン４２、前記第２のソース領域４５s″及び前記第２のドレイン領域４５d″は、第２の上部薄膜トランジスタ、すなわち第２のNチャンネル転送トランジスタ（図１のTT２）を構成する。
前記第１及び第２の転送トランジスタTT１、TT２を有する半導体基板の全面上に第３の層間絶縁膜４９を形成する。前記第３の層間絶縁膜４９を形成する前に第３のエッチング阻止膜４７をさらに形成することもできる。前記第３のエッチング阻止膜４７及び第３の層間絶縁膜４９は、前記第１のエッチング阻止膜１５及び第１の層間絶縁膜１７を形成する方法と同じ方法を使用して製造することができる。
図６、図１４Ａ及び図１４Ｂを参照すると、前記第１ないし第３の層間絶縁膜１７、３３、４９と共に前記第１ないし第３のエッチング阻止膜１５、３１、４７をエッチングして前記第１の転送トランジスタTT１の前記第１のソース領域４５s′、前記第１の上部ノード半導体プラグ３５a、前記第１の負荷トランジスタTL１の前記第１のドレイン領域２９d′、前記第１の下部ノード半導体プラグ１９a、前記第２の負荷ゲート電極２３b及び前記第２の駆動ゲート電極７bを露出させる第１のノードコンタクトホール４９a及び前記第２の転送トランジスタTT２の前記第２のソース領域４５s″、前記第２の上部ノード半導体プラグ３５b、前記第２の負荷トランジスタTL２における前記第２のドレイン領域２９d″、前記第２の下部ノード半導体プラグ１９b、前記第１の負荷ゲート電極２３a及び前記第１の駆動ゲート電極７aを露出させる第２のノードコンタクトホール４９bを形成する。前記第１及び第２の下部ノード半導体プラグ１９a、１９bが前記第１及び第２のドレイン領域１３d′、１３d″と異なる導電型を有したり真性半導体（intrinsic semiconductor）であったりする場合、前記第１及び第２のノードコンタクトホール（４９a、４９b）は、それぞれ前記第１及び第２のドレイン領域１３d′、１３d″をさらに露出させるように形成することができる。
前記第１及び第２のノードコンタクトホール４９a、４９bを有する半導体基板上に導電膜を形成する。前記導電膜を平坦化させて前記第３の層間絶縁膜４９を露出させる。その結果、前記第１及び第２のノードコンタクトホール４９a、４９b内にそれぞれ第１及び第２のノードプラグ５１a、５１bが形成される。前記第１及び第２のノードプラグ５１a、５１bは、P型半導体及びN型半導体のすべてに対して抵抗性接触（ohmic contact）特性を有する導電膜で形成することが好ましい。例えば、前記導電膜は、タングステン膜のような金属膜で形成することができる。さらに、前記導電膜はチタニウム窒化膜のような障壁金属膜及びタングステン膜のような金属膜を順に積層させて形成することができる。この場合、前記第１及び第２のノードプラグ５１a、５１bのそれぞれは、タングステンプラグ及び該タングステンプラグを取り囲む障壁金属膜パターンを有するように形成されることができる。
結果的に、前記第１の駆動トランジスタTD１及び第１の負荷トランジスタTL１で構成された第１のインバータは、前記第２の駆動トランジスタTD２及び第２の負荷トランジスタTL２で構成された第２のインバータと前記ノードプラグ５１a、５１bによってクロスカップルされる（cross-coupled）。
前記ノードプラグ５１a、５１bを有する半導体基板の全面上に第４の層間絶縁膜５３を形成する。
一方、前記第１及び第２のノードプラグ５１a、５１bはまた他の形態を有するように形成されることができる。
図１４Ｃは、本発明の他の実施形態によるSRAMセルの第１のノードプラグを形成する方法を説明するための断面図である。
図１４Ｃを参照すると、前記第１ないし第３の層間絶縁膜１７、３３、４９、前記第１ないし第３のエッチング阻止膜１５、３１、４７、前記転送トランジスタTT１、TT２の前記第１及び第２のソース領域４５s′、４５s″、前記負荷トランジスタTL１、TL２の前記第１及び第２のドレイン領域２９d′、２９d″、前記第１及び第２の上部ノード半導体プラグ３５a、３５b及び前記第１及び第２の下部ノード半導体プラグ１９a、１９bをエッチングして第１のノードコンタクトホール４９a′及び第２のノードコンタクトホール（図示せず）を形成することができる。この場合、前記第１及び第２の下部ノード半導体プラグ１９a、１９bは、リセスされて前記第１及び第２のドレイン領域１３d′、１３d″上にそれぞれ残存することが好ましい。すなわち、前記第１のドレイン領域１３d′上に第１のリセスされた下部ノード半導体プラグ１９a′が残存することができ、前記第２のドレイン領域１３d″上に第２のリセスされた下部ノード半導体プラグ（図示せず）が残存することができる。
前記第１及び第２の下部ノード半導体プラグ１９a、１９bが前記第１及び第２のドレイン領域１３d′、１３d″と異なる導電型を有したり真性半導体の場合、前記第１及び第２のノードコンタクトホールはそれぞれ前記第１のリセスされた下部ノード半導体プラグ１９a′に隣接した前記第１のドレイン領域１３d′及び前記第２のリセスされた下部ノード半導体プラグに隣接した前記第２のドレイン領域１３d″を露出させるように形成することができる。
前記第１及び第２のノードコンタクトホール内にそれぞれ第１のノードプラグ５１a′及び第２のノードプラグ（図示せず）を形成する。前記第１のノードプラグ５１a′及び第２のノードプラグは、図１４Ａ及び図１４Ｂを参照して説明されたことと同じ方法を使って形成することができる。
図７、図１５Ａ、図１５Ｂを参照すると、前記第１ないし第４の層間絶縁膜１７、３３、４９、５３と共に前記第１ないし第３のエッチング阻止膜１５、３１、４７をパターニングして前記第１の接地活性領域３s′内における前記第１のソース領域１３s′及び前記第２の接地活性領域３s″内における前記第２のソース領域１３ｓ″をそれぞれ露出させる第１及び第２の接地線コンタクトホール５３s′、５３s″を形成する。前記第１の及び第２の接地線コンタクトホール５３s′、５３s″を形成する間、前記第１の下部ボディパターン２１aにおける延長部（前記第１の下部トランジスタのソース領域）２９s′及び前記第２の下部ボディパターン２１bにおける延長部（前記第２の負荷トランジスタのソース領域）２９s″をそれぞれ露出させる第１及び第２の電源線コンタクトホール５３c′、５３c″が形成される。
前記第１及び第２の接地線コンタクトホール５３s′、５３s″内にそれぞれ第１及び第２の接地線コンタクトプラグ５５s′、５５s″を形成する。前記接地線コンタクトプラグ５５s′、５５s″を形成する間、前記第１及び第２の電源線コンタクトホール５３c′、５３c″内にそれぞれ第１及び第２の電源線コンタクトプラグ５５c′、５５c″が形成されることができる。前記接地線コンタクトプラグ５５s′、５５s″及び前記電源線コンタクトプラグ５５c′、５５c″はP型半導体及びN型半導体のすべてに対して抵抗性接触を有する導電膜で形成することが好ましい。例えば、前記接地線コンタクトプラグ５５s′、５５s″及び前記電源線コンタクトプラグ５５c′、５５c″は、図１４Ａ及び図１４Ｂを参照して説明した前記ノードプラグ５１a、５１bの形成方法と同じ方法を使って製造することができる。
前記接地線コンタクトプラグ５５s′、５５s″及び前記電源線コンタクトプラグ５５c′、５５c″を有する半導体基板の全面上に第５の層間絶縁膜５７を形成する。
図８、図１６Ａ及び図１６Ｂを参照すると、前記第５の層間絶縁膜５７内にダマシーン技術（damascene technique）を使って接地線５９s及び電源線５９cを形成する。前記接地線５９s及び電源線５９cは実質的に前記ワードラインパターン４２に平行になるように形成される。前記接地線５９sは、奇数行（前記x軸に平行）に配列された単位セルの上部に形成され、前記電源線５９cは、偶数行に配列された単位セルの上部に形成される。これとは反対に、前記接地線５９sは偶数行に配列された単位セルの上部に形成されることができ、前記電源線５９cは奇数行に配列された単位セルの上部に形成されることができる。前記接地線５９sは前記第１及び第２の接地線コンタクトプラグ５５s′、５５s″を覆うように形成され、前記電源線５９cは前記第１及び第２の電源線コンタクトプラグ５５c′、５５c″を覆うように形成される。前記接地線５９sは前記電源線５９cを有する半導体基板の全面上に第６の層間絶縁膜６１を形成する。
図９、図１７Ａ及び図１７Ｂを参照すると、前記第３ないし第６の層間絶縁膜４９、５３、５７、６１及び前記第３のエッチング阻止膜４７をエッチングして前記第１の転送トランジスタTT１における前記第１のドレイン領域４５d′及び前記第２の転送トランジスタTT２における前記第２のドレイン領域４５d″をそれぞれ露出させる第１及び第２のビットラインコンタクトホール６１b′、６１b″を形成する。前記第１及び第２のビットラインコンタクトホール６１b′、６１b″内にそれぞれ第１及び第２のビットラインコンタクトプラグ６３b′、６３b″を形成する。前記第６の層間絶縁膜６１上に第１及び第２の平行なビットライン６５b′、６５b″を形成する。前記第１及び第２のビットライン６５b′、６５b″は前記接地線５９s及び前記電源線５９cの上部を横切るように形成される。前記第１のビットライン６５b′は前記第１のビットラインコンタクトプラグ６３b′を覆うように形成され、前記第２のビットライン６５b″は前記第２のビットラインコンタクトプラグ６３b″を覆うように形成される。
CMOS型SRAMセル（CMOS SRAM cell）の典型的な（typical）等価回路図である。 本発明の実施形態によるCMOS型SRAMセルの活性領域及び駆動ゲート電極を示す平面図である。 本発明の実施形態によるCMOS型SRAMセルの第１及び第２の下部ノード半導体プラグ、及び第１及び第２の下部単結晶ボディ層を示す平面図である。 本発明の実施形態によるCMOS型SRAMセルの第１及び第２の負荷ゲート電極、及び第１及び第２の上部ノード半導体プラグを示す平面図である。 本発明の実施形態によるCMOS型SRAMセルの第１及び第２の上部単結晶ボディ層及びワードラインを示す平面図である。 本発明の実施形態によるCMOS型SRAMセルの第１及び第２のノード金属プラグを示す平面図である。 本発明の実施形態によるCMOS型SRAMセルの第１及び第２の接地ラインコンタクトプラグと共に第１及び第２の電源線コンタクトプラグを示す平面図である。 本発明の実施形態によるCMOS型SRAMセルの電源線及び接地ラインを示す平面図である。 本発明の実施形態によるCMOS型SRAMセルの第１及び第２のビットラインコンタクトプラグと共に第１及び第２のビットラインを示す平面図である。 図２のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図２のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図３のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図３のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図４のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図４のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図５のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図５のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図６のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図６のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 本発明の他の実施形態によるCMOS型SRAMセルの第１のノードコンタクト構造体を示した断面図である。 図７のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図７のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図８のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図８のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図９のＩ−Ｉ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。 図９のＩＩ−ＩＩ′に沿って本発明の実施形態によるCMOS型SRAMセルの製造方法を説明するための断面図である。
符号の説明
１７ 第１の層間絶縁膜
１９a 第１の下部ノード半導体プラグ
１９b 第２の下部ノード半導体プラグ
２９d′ 第１のドレイン領域
２９d″ 第２のドレイン領域
３３ 第２の層間絶縁膜
３５a 第１の上部ノード半導体プラグ
３５b 第２の上部ノード半導体プラグ
４５s′ 第１のソース領域
４５s″ 第２のソース領域
４９ 第３の層間絶縁膜
４９a 第１のノードコンタクトホール
４９b 第２のノードコンタクトホール
５１a，５１a′ 第１のノードプラグ
５１b 第２のノードプラグ
TD１ 第１の駆動トランジスタ
TD２ 第２の駆動トランジスタ
TL１ 第１の負荷トランジスタ
TL２ 第２の負荷トランジスタ
TT１ 第１の転送トランジスタ
TT２ 第２の転送トランジスタ

Claims (70)

  1. 半導体基板に形成されて第１及び第２の不純物領域を有する第１のトランジスタと、
    前記第１のトランジスタを覆う第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成されて第１及び第２の不純物領域を有する第２のトランジスタと、
    前記第２のトランジスタを覆う第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成されて第１及び第２の不純物領域を有する第３のトランジスタと、
    前記第３のトランジスタを覆う第３の層間絶縁膜と、
    前記第１ないし第３の層間絶縁膜を貫いて前記第１のトランジスタにおける前記第１の不純物領域、前記第２のトランジスタにおける前記第１の不純物領域、及び前記第３のトランジスタにおける前記第１の不純物領域を互いに電気的に接続させるノードプラグと、
    を含むことを特徴とする半導体集積回路。
  2. 前記第２のトランジスタは、前記第１のトランジスタと重畳するように配置され、前記第３のトランジスタは前記第２のトランジスタと重畳するように配置されることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記第１のトランジスタはバルクトランジスタであり、前記第２及び第３のトランジスタは薄膜トランジスタであることを特徴とする請求項１に記載の半導体集積回路。
  4. 前記第２及び第３のトランジスタは、単結晶薄膜トランジスタであることを特徴とする請求項３に記載の半導体集積回路。
  5. 前記第２のトランジスタにおける前記第１の不純物領域と前記第１のトランジスタにおける前記第１の不純物領域との間に介在された下部ノード半導体プラグと、
    前記第３のトランジスタにおける前記第１の不純物領域と前記第２のトランジスタにおける前記第１の不純物領域との間に介在された上部ノード半導体プラグと、をさらに含み、
    前記ノードプラグは、前記下部ノード半導体プラグ及び前記上部ノード半導体プラグに電気的に接続されることを特徴とする請求項１に記載の半導体集積回路。
  6. 前記下部ノード半導体プラグ及び前記上部ノード半導体プラグは単結晶半導体プラグであり、前記ノードプラグは金属プラグであることを特徴とする請求項５に記載の半導体集積回路。
  7. 前記金属プラグはP型半導体及びN型半導体のすべてに対して抵抗性接触を有することを特徴とする請求項６に記載の半導体集積回路。
  8. 前記金属プラグは、タングステンプラグを含むことを特徴とする請求項７に記載の半導体集積回路。
  9. 前記金属プラグは、前記タングステンプラグを取り囲む障壁金属膜をさらに含むことを特徴とする請求項８に記載の半導体集積回路。
  10. 前記下部ノード半導体プラグは、前記第１のトランジスタにおける前記第１の不純物領域と等しい導電型を有することを特徴とする請求項５に記載の半導体集積回路。
  11. 前記下部ノード半導体プラグは、前記第１のトランジスタにおける前記第１の不純物領域と異なる導電型を有し、前記ノードプラグは延長されて前記第１のトランジスタにおける前記第１の不純物領域に接触することを特徴とする請求項５に記載の半導体集積回路。
  12. 半導体基板に形成されてそれらのそれぞれは前記半導体基板に形成された第１の不純物領域を有する第１及び第２のバルクトランジスタと、
    前記第１及び第２のバルクトランジスタを覆う第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成されてそれらのそれぞれは第１の不純物領域を有する第１及び第２の下部薄膜トランジスタと、
    前記第１及び第２の下部薄膜トランジスタを覆う第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成されてそれらのそれぞれは第１の不純物領域を有する第１及び第２の上部薄膜トランジスタと、
    前記第１及び第２の上部薄膜トランジスタを覆う第３の層間絶縁膜と、
    前記第１ないし第３の層間絶縁膜を貫いて前記第１のバルクトランジスタにおける前記第１の不純物領域、前記第１の下部薄膜トランジスタにおける前記第１の不純物領域、及び前記第１の上部薄膜トランジスタにおける前記第１の不純物領域を互いに電気的に接続させる第１のノードプラグと、
    前記第１ないし第３の層間絶縁膜を貫いて前記第２のバルクトランジスタにおける前記第１の不純物領域、前記第２の下部薄膜トランジスタにおける前記第１の不純物領域、及び前記第２の上部薄膜トランジスタにおける前記第１の不純物領域を互いに電気的に接続させる第２のノードプラグと、
    を含むことを特徴とするSRAMセル。
  13. 前記第１及び第２の下部薄膜トランジスタはそれぞれ前記第１及び第２のバルクトランジスタと重畳するように配置され、前記第１及び第２の上部薄膜トランジスタはそれぞれ前記第１及び第２の下部薄膜トランジスタと重畳するように配置されることを特徴とする請求項１２に記載のSRAMセル。
  14. 前記下部薄膜トランジスタ及び前記上部薄膜トランジスタは単結晶薄膜トランジスタであることを特徴とする請求項１２に記載のSRAMセル。
  15. 前記第１の下部薄膜トランジスタにおける前記第１の不純物領域と前記第１のバルクトランジスタにおける前記第１の不純物領域との間に介在された第１の下部ノード半導体プラグと、
    前記第１の上部薄膜トランジスタにおける前記第１の不純物領域と前記第１の下部薄膜トランジスタにおける前記第１の不純物領域との間に介在された第１の上部ノード半導体プラグと、
    前記第２の下部薄膜トランジスタにおける前記第１の不純物領域と前記第２のバルクトランジスタにおける前記第１の不純物領域との間に介在された第２の下部ノード半導体プラグと、
    前記第２の上部薄膜トランジスタにおける前記第１の不純物領域と前記第２の下部薄膜トランジスタにおける前記第１の不純物領域との間に介在された第２の上部ノード半導体プラグと、をさらに含み、
    前記第１のノードプラグは、前記第１の下部ノード半導体プラグ及び前記第１の上部ノード半導体プラグに電気的に接続され、前記第２のノードプラグは、前記第２の下部ノード半導体プラグ及び前記第２の上部ノード半導体プラグに電気的に接続されることを特徴とする請求項１２に記載のSRAMセル。
  16. 前記第１及び第２の下部ノード半導体プラグと共に前記第１及び第２の上部ノード半導体プラグは単結晶半導体プラグであり、前記第１及び第２のノードプラグは金属プラグであることを特徴とする請求項１５に記載のSRAMセル。
  17. 前記第１及び第２のノードプラグはP型半導体及びN型半導体のすべてに対して抵抗性接触を有する金属プラグであることを特徴とする請求項１６に記載のSRAMセル。
  18. 前記金属プラグのそれぞれはタングステンプラグを含むことを特徴とする請求項１６に記載のSRAMセル。
  19. 前記金属プラグのそれぞれは前記タングステンプラグを取り囲む障壁金属膜をさらに含むことを特徴とする請求項１８に記載のSRAMセル。
  20. 前記第１及び第２の下部ノード半導体プラグは、前記第１及び第２のバルクトランジスタにおける前記第１の不純物領域と等しい導電型を有することを特徴とする請求項１５に記載のSRAMセル。
  21. 前記第１及び第２の下部ノード半導体プラグは、前記第１及び第２のバルクトランジスタにおける前記第１の不純物領域と異なる導電型を有し、前記第１及び第２のノードプラグはそれぞれ延長されて前記第１のバルクトランジスタにおける前記第１の不純物領域及び前記第２のバルクトランジスタにおける前記第１の不純物領域に接触することを特徴とする請求項１５に記載のSRAMセル。
  22. 前記第１及び第２のバルクトランジスタは、それぞれ第１及び第２のNチャンネル駆動トランジスタであり、前記第１及び第２のバルクトランジスタの前記第１の不純物領域は前記バルクトランジスタのドレイン領域であることを特徴とする請求項１２に記載のSRAMセル。
  23. 前記第１の駆動トランジスタのゲート電極は前記第２のノードプラグに電気的に接続され、前記第２の駆動トランジスタのゲート電極は前記第１のノードプラグに電気的に接続されることを特徴とする請求項２２に記載のSRAMセル。
  24. 前記第１及び第２の下部薄膜トランジスタはそれぞれ第１及び第２のPチャンネル負荷トランジスタであり、前記第１及び第２の上部薄膜トランジスタはそれぞれ第１及び第２のNチャンネル転送トランジスタであり、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域はドレイン領域であり、前記第１及び第２の上部薄膜トランジスタにおける前記第１の不純物領域はソース領域であることを特徴とする請求項２３に記載のSRAMセル。
  25. 前記第１の負荷トランジスタのゲート電極は前記第２のノードプラグに電気的に接続され、前記第２の負荷トランジスタのゲート電極は前記第１のノードプラグに電気的に接続されることを特徴とする請求項２４に記載のSRAMセル。
  26. 前記第１及び第２の転送トランジスタのゲート電極は、互いに接続されてワードラインの役割をすることを特徴とする請求項２４に記載のSRAMセル。
  27. 前記第１及び第２の駆動トランジスタのソース領域に電気的に接続された接地線と、
    前記第１及び第２の負荷トランジスタのソース領域に電気的に接続された電源線と、をさらに含み、
    前記接地線及び前記電源線は前記駆動トランジスタの前記ゲート電極に実質的に平行であることを特徴とする請求項２４に記載のSRAMセル。
  28. 前記第１の転送トランジスタのドレイン領域に電気的に接続された第１のビットラインと、
    前記第２の転送トランジスタのドレイン領域に電気的に接続された第２のビットラインと、をさらに含み、
    前記第１及び第２のビットラインは前記電源線及び前記接地線の上部を横切ることを特徴とする請求項２５に記載のSRAMセル。
  29. 前記第１のビットラインは、平面図から見て前記第１の駆動トランジスタのゲート電極、前記第１の負荷トランジスタのゲート電極、及び前記第１の転送トランジスタのゲート電極に実質的に垂直であり、前記第２のビットラインは、平面図から見て前記第２の駆動トランジスタのゲート電極、前記第２の負荷トランジスタのゲート電極、及び前記第２の転送トランジスタのゲート電極に実質的に垂直であることを特徴とする請求項２８に記載のSRAMセル。
  30. 前記第１及び第２の下部薄膜トランジスタはそれぞれ第１及び第２のNチャンネル転送トランジスタであり、前記第１及び第２の上部薄膜トランジスタはそれぞれ第１及び第２のPチャンネル負荷トランジスタであり、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域は前記転送トランジスタのソース領域であり、前記第１及び第２の上部薄膜トランジスタにおける前記第１の不純物領域は前記負荷トランジスタのドレイン領域であることを特徴とする請求項２３に記載のSRAMセル。
  31. 前記第１の負荷トランジスタのゲート電極は前記第２のノードプラグに電気的に接続され、前記第２の負荷トランジスタのゲート電極は前記第１のノードプラグに電気的に接続されることを特徴とする請求項３０に記載のSRAMセル。
  32. 半導体基板の所定領域に形成されて第１及び第２の活性領域を限定する素子分離膜と、
    前記第１及び第２の活性領域にそれぞれ形成された第１及び第２のバルクトランジスタと、
    前記第１及び第２のバルクトランジスタを覆う第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成されて単結晶構造を有する第１及び第２の下部ボディパターンと、
    前記第１及び第２の下部ボディパターンにそれぞれ形成された第１及び第２の下部薄膜トランジスタと、
    前記下部薄膜トランジスタを覆う第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成されて単結晶構造を有する第１及び第２の上部ボディパターンと、
    前記第１及び第２の上部ボディパターンにそれぞれ形成された第１及び第２の上部薄膜トランジスタと、
    前記第１及び第２の上部薄膜トランジスタを覆う第３の層間絶縁膜と、
    前記第１ないし第３の層間絶縁膜を貫いて前記第１のバルクトランジスタにおける第１の不純物領域、前記第１の下部薄膜トランジスタにおける第１の不純物領域、及び前記第１の上部薄膜トランジスタにおける第１の不純物領域を互いに電気的に接続させる第１のノードプラグと、
    前記第１ないし第３の層間絶縁膜を貫いて前記第２のバルクトランジスタにおける第１の不純物領域、前記第２の下部薄膜トランジスタにおける第１の不純物領域、及び前記第２の上部薄膜トランジスタにおける第１の不純物領域を互いに電気的に接続させる第２のノードプラグと、
    を含むことを特徴とするSRAMセル。
  33. 前記第１及び第２のバルクトランジスタはそれぞれ第１及び第２のNチャンネル駆動トランジスタであり、前記第１及び第２のバルクトランジスタにおける前記第１の不純物領域はドレイン領域であることを特徴とする請求項３２に記載のSRAMセル。
  34. 前記第１の駆動トランジスタのゲート電極は前記第２のノードプラグに電気的に接続され、前記第２の駆動トランジスタのゲート電極は前記第１のノードプラグに電気的に接続されることを特徴とする請求項３３に記載のSRAMセル。
  35. 前記第１の活性領域の一端から前記第１の活性領域を横切る方向に沿って延長された第１の接地活性領域と、
    前記第２の活性領域の一端から前記第２の活性領域を横切る方向に沿って延長された第２の接地活性領域と、をさらに含み、
    前記第１及び第２の駆動トランジスタのソース領域はそれぞれ前記第１及び第２の接地活性領域の内部まで延長されたことを特徴とする請求項３３に記載のSRAMセル。
  36. 前記第１及び第２の下部薄膜トランジスタはそれぞれ第１及び第２のPチャンネル負荷トランジスタであり、前記第１及び第２の上部薄膜トランジスタはそれぞれ第１及び第２のNチャンネル転送トランジスタであり、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域はドレイン領域であり、前記第１及び第２の上部薄膜トランジスタにおける前記第１の不純物領域はソース領域であることを特徴とする請求項３５に記載のSRAMセル。
  37. 前記第１及び第２の下部ボディパターンはそれぞれ前記第１及び第２の活性領域と重畳するように配置され、前記第１及び第２の上部ボディパターンはそれぞれ前記第１及び第２の下部ボディパターンと重畳するように配置されることを特徴とする請求項３６に記載のSRAMセル。
  38. 前記第１及び第２の負荷トランジスタのゲート電極はそれぞれ前記第１及び第２の駆動トランジスタのゲート電極と重畳するように配置され、前記第１の負荷トランジスタの前記ゲート電極は前記第２のノードプラグに電気的に接続され、前記第２の負荷トランジスタの前記ゲート電極は前記第１のノードプラグに電気的に接続されることを特徴とする請求項３７に記載のSRAMセル。
  39. 前記第１の下部ボディパターンは前記第１の接地活性領域の一部と重畳する延長部をさらに含み、前記第２の下部ボディパターンは前記第２の接地活性領域の一部と重畳する延長部をさらに含むことを特徴とする請求項３７に記載のSRAMセル。
  40. 前記第１及び第２の転送トランジスタのゲート電極は互いに接続されてワードラインの役割をし、前記ワードラインは前記第１及び第２の活性領域を横切る方向に実質的に平行であることを特徴とする請求項３６に記載のSRAMセル。
  41. 前記第１及び第２の接地活性領域に電気的に接続された接地線をさらに含み、前記接地線は前記第１及び第２の活性領域の上部を横切るように配置されたことを特徴とする請求項３５に記載のSRAMセル。
  42. 前記第１及び第２の下部ボディパターンの前記延長部に電気的に接続された電源線をさらに含み、前記電源線は前記第１及び第２の活性領域の上部を横切るように配置されたことを特徴とする請求項３９に記載のSRAMセル。
  43. 前記第１及び第２の転送トランジスタのドレイン領域にそれぞれ電気的に接続された第１及び第２の平行であるビットラインをさらに含み、前記第１及び第２のビットラインは前記第１及び第２の接地活性領域の上部を横切るように配置されたことを特徴とする請求項３６に記載のSRAMセル。
  44. 前記第１のビットラインは平面図から見て前記第１の駆動トランジスタのゲート電極、前記第１の負荷トランジスタのゲート電極、及び前記第１の転送トランジスタのゲート電極に実質的に垂直であり、前記第２のビットラインは平面図から見て前記第２の駆動トランジスタのゲート電極、前記第２の負荷トランジスタのゲート電極、及び前記第２の転送トランジスタのゲート電極に実質的に垂直であることを特徴とする請求項４３に記載のSRAMセル。
  45. 半導体基板に第１及び第２のバルクトランジスタを形成し、前記第１及び第２のバルクトランジスタのそれぞれは互いに離隔した第１及び第２の不純物領域と共に前記第１及び第２の不純物領域との間のチャンネル領域上部に位置するゲート電極を有するように形成され、
    前記第１及び第２のバルクトランジスタを有する半導体基板の全面上に第１の層間絶縁膜を形成し、
    前記第１の層間絶縁膜を貫いて前記第１のバルクトランジスタにおける前記第１の不純物領域及び前記第２のバルクトランジスタにおける前記第１の不純物領域にそれぞれ接触する第１及び第２の下部ノード半導体プラグを形成し、
    前記第１の層間絶縁膜上に第１及び第２の下部薄膜トランジスタを形成し、前記第１及び第２の下部薄膜トランジスタのそれぞれは互いに離隔した第１及び第２の不純物領域と共に前記第１及び第２の不純物領域との間のチャンネル領域上部に位置するゲート電極を有するように形成されて、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域はそれぞれ前記第１及び第２の下部ノード半導体プラグと接触するように形成され、
    前記第１及び第２の下部薄膜トランジスタを有する半導体基板の全面上に第２の層間絶縁膜を形成し、
    前記第２の層間絶縁膜を貫いて前記第１の下部薄膜トランジスタにおける前記第１の不純物領域及び前記第２の下部薄膜トランジスタにおける前記第１の不純物領域にそれぞれ接触する第１及び第２の上部ノード半導体プラグを形成し、
    前記第２の層間絶縁膜上に第１及び第２の上部薄膜トランジスタを形成し、前記第１及び第２の上部薄膜トランジスタのそれぞれは互いに離隔した第１及び第２の不純物領域と共に前記第１及び第２の不純物領域との間のチャンネル領域上部に位置するゲート電極を有するように形成されて、前記第１及び第２の上部薄膜トランジスタにおける前記第１の不純物領域はそれぞれ前記第１及び第２の上部ノード半導体プラグと接触するように形成され、
    前記第１及び第２の上部薄膜トランジスタを有する半導体基板の全面上に第３の層間絶縁膜を形成し、
    少なくとも前記第１ないし第３の層間絶縁膜を貫通する第１及び第２のノードプラグを形成することを含み、前記第１のノードプラグは前記第１のバルクトランジスタ、前記第１の下部薄膜トランジスタ、及び前記第１の上部薄膜トランジスタにおける前記第１の不純物領域を互いに電気的に接続させるように形成され、前記第２のノードプラグは前記第２のバルクトランジスタ、前記第２の下部薄膜トランジスタ、及び前記第２の上部薄膜トランジスタにおける前記第１の不純物領域を互いに電気的に接続させるように形成されるSRAMセルの製造方法。
  46. 前記第１及び第２の下部ノード半導体プラグを形成することは、
    前記第１の層間絶縁膜をパターニングして前記第１のバルクトランジスタにおける前記第１の不純物領域及び前記第２のバルクトランジスタにおける前記第１の不純物領域をそれぞれ露出させる第１及び第２の下部ノードコンタクトホールを形成し、
    前記第１及び第２の下部ノードコンタクトホール内にそれぞれ選択的エピタキシャル成長技術を使って第１及び第２の下部単結晶半導体プラグを形成することを含むことを特徴とする請求項４５に記載のSRAMセルの製造方法。
  47. 前記第１及び第２の下部薄膜トランジスタはそれぞれ前記第１及び第２のバルクトランジスタと重畳するように形成されることを特徴とする請求項４６に記載のSRAMセルの製造方法。
  48. 前記第１及び第２の下部薄膜トランジスタはそれぞれ前記第１の層間絶縁膜上に配置された第１及び第２の下部ボディパターンに形成され、前記第１及び第２の下部ボディパターンはそれぞれ前記第１及び第２の下部単結晶半導体プラグと接触するように形成されることを特徴とする請求項４７に記載のSRAMセルの製造方法。
  49. 前記第１及び第２の下部ボディパターンは前記第１及び第２の下部単結晶半導体プラグをシードパターンとして使って結晶化されることを特徴とする請求項４８に記載のSRAMセルの製造方法。
  50. 前記第１及び第２の下部ボディパターンは非晶質半導体層または多結晶半導体層で形成し、前記第１及び第２の下部ボディパターンの前記結晶化は固相エピタキシャル技術を使って実施されることを特徴とする請求項４９に記載のSRAMセルの製造方法。
  51. 前記第１及び第２の上部ノード半導体プラグを形成することは、
    前記第２の層間絶縁膜をパターニングして前記第１の下部薄膜トランジスタにおける前記第１の不純物領域及び前記第２の下部薄膜トランジスタにおける前記第１の不純物領域をそれぞれ露出させる第１及び第２の上部ノードコンタクトホールを形成し、
    前記第１及び第２の上部ノードコンタクトホール内にそれぞれ選択的エピタキシャル成長技術を使って第１及び第２の上部単結晶半導体プラグを形成することを含むことを特徴とする請求項４５に記載のSRAMセルの製造方法。
  52. 前記第１及び第２の上部薄膜トランジスタはそれぞれ前記第１及び第２の下部薄膜トランジスタと重畳するように形成されることを特徴とする請求項５１に記載のSRAMセルの製造方法。
  53. 前記第１及び第２の上部薄膜トランジスタはそれぞれ前記第２の層間絶縁膜上に配置された第１及び第２の上部ボディパターンに形成され、前記第１及び第２の上部ボディパターンはそれぞれ前記第１及び第２の上部単結晶半導体プラグと接触するように形成されることを特徴とする請求項５０に記載のSRAMセルの製造方法。
  54. 前記第１及び第２の上部ボディパターンは前記第１及び第２の上部単結晶半導体プラグをシードパターンとして使って結晶化されることを特徴とする請求項５３に記載のSRAMセルの製造方法。
  55. 前記第１及び第２の上部ボディパターンは非晶質半導体層または多結晶半導体層で形成し、前記第１及び第２の上部ボディパターンの前記結晶化は固相エピタキシャル技術を使って実施されることを特徴とする請求項５４に記載のSRAMセルの製造方法。
  56. 前記第１及び第２のバルクトランジスタはそれぞれ第１及び第２のNチャンネル駆動トランジスタであり、前記第１及び第２の下部薄膜トランジスタはそれぞれ第１及び第２のPチャンネル負荷トランジスタであり、前記第１及び第２の上部薄膜トランジスタはそれぞれ第１及び第２のNチャンネル転送トランジスタであることを特徴とする請求項４５に記載のSRAMセルの製造方法。
  57. 前記第１及び第２のバルクトランジスタにおける前記第１の不純物領域、前記第１及び第２の下部薄膜トランジスタにおける前記第１の不純物領域、及び前記第１及び第２の上部薄膜トランジスタにおける前記第２の不純物領域はドレイン領域であり、前記第１及び第２のバルクトランジスタにおける前記第２の不純物領域、前記第１及び第２の下部薄膜トランジスタにおける前記第２の不純物領域、及び前記第１及び第２の上部薄膜トランジスタにおける前記第１の不純物領域はソース領域であることを特徴とする請求項５６に記載のSRAMセルの製造方法。
  58. 前記第１のノードプラグはP型半導体及びN型半導体のすべてに対して抵抗性接触を有する金属膜で形成することを特徴とする請求項４５に記載のSRAMセルの製造方法。
  59. 前記第１の駆動トランジスタの前記ゲート電極は前記第２の駆動トランジスタの前記ドレイン領域に隣接するように形成され、前記第２の駆動トランジスタの前記ゲート電極は前記第１の駆動トランジスタの前記ドレイン領域に隣接するように形成され、前記第１の負荷トランジスタの前記ゲート電極は前記第２の負荷トランジスタの前記ドレイン領域に隣接するように形成され、前記第２の負荷トランジスタの前記ゲート電極は前記第１の負荷トランジスタの前記ドレイン領域に隣接するように形成されることを特徴とする請求項５７に記載のSRAMセルの製造方法。
  60. 前記第１及び第２の転送トランジスタの前記ゲート電極は互いに接触するように形成されてワードラインの役割をすることを特徴とする請求項５７に記載のSRAMセルの製造方法。
  61. 前記第１及び第２のノードプラグを形成することは、
    前記第１ないし第３の層間絶縁膜をパターニングして少なくとも前記第１の転送トランジスタの前記ソース領域、前記第１の上部ノード半導体プラグ、前記第１の負荷トランジスタの前記ドレイン領域、前記第１の下部ノード半導体プラグ、前記第２の負荷トランジスタの前記ゲート電極、及び前記第２の駆動トランジスタの前記ゲート電極を露出させる第１のノードコンタクトホールと共に少なくとも前記第２の転送トランジスタの前記ソース領域、前記第２の上部ノード半導体プラグ、前記第２の負荷トランジスタの前記ドレイン領域、前記第２の下部ノード半導体プラグ、前記第１の負荷トランジスタにおける前記ゲート電極、及び前記第１の駆動トランジスタの前記ゲート電極を露出させる第２のノードコンタクトホールを形成して、
    前記第１及び第２のノードコンタクトホール内にそれぞれ第１及び第２の金属プラグを形成することを含むことを特徴とする請求項５９に記載のSRAMセルの製造方法。
  62. 前記第１及び第２のノードコンタクトホールはそれぞれ前記第１の駆動トランジスタにおける前記ドレイン領域及び前記第２の駆動トランジスタの前記ドレイン領域を露出させるように形成されることを特徴とする請求項６１に記載のSRAMセルの製造方法。
  63. 前記第１及び第２の金属プラグを形成することは、
    前記第１及び第２のノードコンタクトホールを有する半導体基板の全面上にタングステン膜を形成して、
    前記第３の層間絶縁膜が露出するまで前記タングステン膜を平坦化させて前記第１及び第２のノードコンタクトホールをそれぞれ埋め込む第１及び第２のタングステンプラグを形成することを含むことを特徴とする請求項６１に記載のSRAMセルの製造方法。
  64. 前記タングステン膜を形成する前に、障壁金属膜を形成することをさらに含み、前記障壁金属膜は前記タングステン膜とともに平坦化されることを特徴とする請求項６３に記載のSRAMセルの製造方法。
  65. 前記第１及び第２のノードプラグを形成することは、
    前記第１ないし第３の層間絶縁膜、前記第１及び第２の転送トランジスタの前記ソース領域、前記第１及び第２の上部ノード半導体プラグ、前記第１及び第２の負荷トランジスタの前記ドレイン領域、及び前記第１及び第２の下部ノード半導体プラグをエッチングして少なくとも前記第１の転送トランジスタの前記ソース領域、前記第１の負荷トランジスタの前記ドレイン領域、前記第２の負荷トランジスタの前記ゲート電極、及び前記第２の駆動トランジスタの前記ゲート電極を露出させる第１のノードコンタクトホールと共に少なくとも前記第２の転送トランジスタの前記ソース領域、前記第２の負荷トランジスタの前記ドレイン領域、前記第１の負荷トランジスタの前記ゲート電極、及び前記第１の駆動トランジスタの前記ゲート電極を露出させる第２のノードコンタクトホールを形成して、前記第１及び第２の下部ノード半導体プラグは前記第１及び第２のノードコンタクトホールを形成する間、リセスされて前記第１の駆動トランジスタの前記ドレイン領域、及び前記第２の駆動トランジスタの前記ドレイン領域上にそれぞれ残され、
    前記第１及び第２のノードコンタクトホール内にそれぞれ第１及び第２の金属プラグを形成することを特徴とする請求項５９に記載のSRAMセルの製造方法。
  66. 前記第１及び第２のノードコンタクトホールはそれぞれ前記第１のリセスされた下部ノード半導体プラグに隣接した前記第１の駆動トランジスタの前記ドレイン領域、及び前記第２のリセスされた下部ノード半導体プラグに隣接した前記第２の駆動トランジスタの前記ドレイン領域を露出させるように形成されることを特徴とする請求項６５に記載のSRAMセルの製造方法。
  67. 前記第１及び第２の金属プラグを形成することは、
    前記第１の及び第２のノードコンタクトホールを有する半導体基板の全面上にタングステン膜を形成して、
    前記第３の層間絶縁膜が露出するまで前記タングステン膜を平坦化させて前記第１及び第２のノードコンタクトホールをそれぞれ埋め込む第１及び第２のタングステンプラグを形成することを特徴とする請求項６５に記載のSRAMセルの製造方法。
  68. 前記タングステン膜を形成する前に、障壁金属膜を形成することをさらに含み、前記障壁金属膜は前記タングステン膜とともに平坦化されることを特徴とする請求項６７に記載のSRAMセルの製造方法。
  69. 前記第１及び第２のノードプラグを有する半導体基板の上部に前記第１及び第２の駆動トランジスタの前記ソース領域に電気的に接続された接地線と共に前記第１及び第２の負荷トランジスタの前記ソース領域に電気的に接続された電源線を形成することをさらに含むことを特徴とする請求項５７に記載のSRAMセルの製造方法。
  70. 前記電源線及び前記接地線を有する半導体基板の上部に前記第１の転送トランジスタの前記ドレイン領域、及び前記第２の転送トランジスタの前記ドレイン領域にそれぞれ電気的に接続された第１及び第２のビットラインを形成することをさらに含むことを特徴とする請求項６９に記載のSRAMセルの製造方法。
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