KR100684894B1 - 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법 - Google Patents

적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법 Download PDF

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Abstract

적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법을 제공한다. 본 발명에서는 적층된 트랜지스터들을 수직으로 연결하는 공통 콘택을 형성할 때, 공통 콘택홀의 바닥과 측벽에서 오믹층들을 따로 형성하여 각각의 필요에 맞게 최적화된 오믹층들을 형성하는 것을 특징으로 한다. 이로써 공통 콘택의 저항을 최소화할 수 있으며 소자의 속도를 향상시킬 수 있다.
적층 트랜지스터

Description

적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법{Method of forming a semiconductor device having stacked transisters}
도 1은 일반적인 인버터의 등가회로도이다.
도 2는 일반적인 풀시모스형(full CMOS type) 에스램 소자의 등가 회로도이다.
도 3 및 4는 종래 기술에 따른 문제점을 설명하기 위한 적층된 트랜지스터들을 구비하는 반도체 장치의 일부분을 나타내는 SEM 사진들이다.
도 5 내지 도 12은 본 발명의 일 실시예에 따라 인버터를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 13 내지 17은 본 발명의 다른 실시예에 따라 에스램 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로 더욱 상세하게는 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 기판 상의 제한된 면적에 복수개 의 트랜지스터들을 적층하는 구조들에 대해 많은 연구가 진행되고 있다. 적층형 트랜지스터 구조가 적용될 수 있는 반도체 장치들로서 예를 들면 인버터와 에스램 소자가 있다.
도 1은 일반적인 인버터의 등가회로도이다.
도 1을 참조하면, 엔모스인 제 1 트랜지스터(TR1)와 피모스인 제 2 트랜지스터(TR2)의 게이트 전극들은 입력 신호(Vin) 라인에 연결된다. 상기 제 2 트랜지스터 (TR2)의 소오스는 전원 전압(VDD)에 연결되고, 상기 제 2 트랜지스터(TR2)와 상기 제 1 트랜지스터(TR1)의 드레인 단자(C)는 출력 라인(Vout)에 연결된다. 그리고 상기 제 1 트랜지스터(TR1)의 소오스는 접지 라인(VSS)에 연결된다. 이와 같은 연결 구조를 갖는 소자는 전형적인 인버터(invertor) 소자로 동작할 수 있다.
상기 인버터 소자는 같은 평면 상에 서로 다른 타입의 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)를 배치하여 형성할 수도 있으나, 제 1 트랜지스터(TR1) 상에 제 2 트랜지스터(TR2)를 적층한 형태로 구성하는 것이 집적도 향상에 도움이 된다.
도 2는 일반적인 풀시모스형(full CMOS type) 에스램(SRAM, Static Random Access Memory) 소자의 등가 회로도이다.
도 2를 참조하면, 상기 에스램 소자는 두개의 인버터와 두개의 전송 트랜지스터(TR3, TR6)로 구성된다. 상기 인버터는 엔모스 트랜지스터인 구동트랜지스터(TR1, TR4)와 피모스 트랜지스터인 부하 트랜지스터(TR2, TR5)로 구성되며 교차 접 속된다. 상기 부하 트랜지스(TR2, TR5)의 소오스는 전원 전압(VDD)에 연결되고, 상기 구동 트랜지스터 (TR1, TR4)의 소오스는 접지 라인(VSS)에 연결된다. 상기 전송 트랜지스터(TR3, TR6)의 게이트 전극은 워드라인(WL)에 연결되며 소오스/드레인 중 한쪽 단자는 비트라인(BL,
Figure 112005020081459-pat00001
)에 연결된다. 상기 전송 트랜지스터 (TR3, TR6)의 소오스/드레인 중 다른 쪽 단자, 상기 구동 트랜지스터(TR1, TR4)의 드레인 및 상기 부하 트랜지스터(TR2, TR5)의 드레인은 하나의 공통 단자/콘택(C1, C2)에 의해 연결된다. 상기 공통 단자(C1, C2)는 또한 이웃하는 구동 트랜지스터(TR1, TR4)의 게이트 전극과 부하 트랜지스터 (TR2, TR5)의 게이트 전극과 연결된다.
상기 에스램 소자는 같은 평면상에 6개의 상기 트랜지스터들을 배치하여 형성할 수도 있으나, 구동 트랜지스터(TR1, TR4)를 최하부에 배치하고, 그 위에 부하 트랜지스터(TR2, TR5)를 배치하고, 그 위에 전송 트랜지스터(TR3, TR6)을 배치함으로써 집적도를 향상시킬 수 있다.
이와 같이 적층된 트랜지스터의 구조를 갖는 반도체 장치에서, 상기 공통 단자(C1, C2)와 같이 적층된 트랜지스터들을 연결하는 공통 콘택이 필요하다. 적층된 트랜지스터의 구조를 갖는 반도체 장치에서 공통 콘택을 형성하는 과정은 다음과 같다.
반도체 기판 상에 적층된 복수개의 층간절연막들과, 그 사이에 개재된 트랜지스터의 소오스/드레인 영역인 반도체 단결정층을 패터닝하여 반도체 기판을 노출시키는 공통 콘택홀을 형성하고, 금속막을 콘포말하게 적층한후 열처리 공정을 진 행하여 상기 공통 콘택홀 바닥에서 노출된 반도체 기판과, 상기 공통 콘택홀의 측벽에서 노출된 상기 반도체 단결정층의 측벽에 금속실리사이드막일 수 있는 오믹층(ohmic layer)을 형성한다. 그리고 도전막으로 상기 공통 콘택홀을 채워 공통 콘택플러그를 형성한다.
상기 공통 콘택에서 콘택 저항은 측벽과 바닥 콘택의 오믹층의 상태에 따라 달라지게 된다. 예를 들면, 공통 콘택홀의 바닥에 노출되는 반도체 기판의 면적과, 공통 콘택홀의 측벽에 노출되는 반도체 단결정층의 면적은 다르며, 소자를 최적화 상태로 구동시키기 위해 형성되야할 오믹층의 두께도, 공통 콘택홀의 바닥과 측벽에서 서로 다르다. 공통 콘택의 바닥에서 오믹층의 두께를 최적화할 수 있는 소정의 두께로 금속막을 적층하면 공통 콘택의 측벽에서 금속막이 너무 얇게 형성되거나, 도 3에 나타난 바와 같이 측벽의 오믹층과 반도체 단결정층 사이에 보이드가 형성되어 저항이 증가할 수 있다. 또는 공통 콘택의 측벽에서 오믹층의 두께를 최적화할 수 있는 소정의 두께로 적층하면 공통 콘택의 바닥에서 오믹층이 너무 많이 형성되고 도 4에 나타난 바와 같이 스파이크가 형성되어 누설전류가 발생할 수 있다. 이렇듯, 공통 콘택의 측벽과 바닥의 오믹층의 최적 조건이 다른데, 종래기술에서는 공통 콘택의 측벽과 바닥의 오믹층을 동시에 형성하기에 최적화하기 어려우며 여러 문제점들이 발생할 우려가 있다.
따라서, 상기 문제점을 해결하기 위한 것으로, 본 발명의 기술적 과제는 공통 콘택의 측벽과 바닥에 형성되는 오믹층을 최적화할 수 있는, 적층된 트랜지스터 들을 구비하는 반도체 장치의 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 형성 방법은 공통 콘택의 측벽에 위치하는 오믹층과 바닥에 위치하는 오믹층을 각각 따로 형성하는 것을 특징으로 한다. 이와 같이 공통 콘택의 측벽에 위치하는 오믹층과 바닥에 위치하는 오믹층을 따로 형성하므로 각각을 용이하게 최적화시킬 수 있다.
구체적으로, 본 발명의 반도체 장치의 형성 방법은 반도체 기판 상에 복수개의 층간절연막들과 상기 복수개의 층간절연막들 사이에 개재되는 반도체 단결정층을 형성하는 단계; 상기 복수개의 층간절연막들과 그 사이에 개재되는 상기 반도체 단결정층을 차례로 패터닝하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계; 상기 공통 콘택홀의 측벽에서 노출되는 상기 반도체 단결정층의 측벽을 덮는 제 1 오믹층을 형성하는 단계; 상기 공통 콘택홀의 바닥에서 노출되는 상기 반도체 기판을 덮는 제 2 오믹층을 형성하는 단계; 및 상기 공통 콘택홀을 채우는 공통 콘택플러그를 형성하는 단계를 구비한다.
상기 제 1 오믹층을 형성하기 전에, 상기 공통 콘택홀의 바닥을 덮되 상기 반도체 단결정층의 측벽을 노출시키는 블로킹막을 형성할 수 있으며, 상기 제 1 오믹층을 형성한 후에 상기 블로킹막은 제거될 수 있다. 상기 블로킹막은 측벽의 스텝 커버리지 특성이 취약한 방법을 이용하여 하부의 반도체 기판과 반응하지 않으면서 후속으로 선택적으로 제거될 수 있는 물질로 선택될 수 있다. 예를 들면, 상기 블로킹막은 물리기상증착 방법 또는 스퍼터링 방법으로 형성되며 티타늄질화막 으로 형성될 수 있다.
본 발명의 구체적인 일 예에 따른 반도체 장치의 형성 방법은 반도체 기판 상에 하부 트랜지스터와 상기 하부 트랜지스터를 덮는 하부 층간절연막을 형성하는 단계; 상기 하부 층간절연막 상에 상부 트랜지스터와 상기 상부 트랜지스터를 덮는 상부 층간절연막을 형성하는 단계; 상기 상부 층간절연막, 상기 상부 트랜지스터의 소오스/드레인 영역 및 상기 하부층간절연막을 패터닝하여 상기 하부 트랜지스터의 소오스/드레인 영역을 노출시키는 공통콘택홀을 형성하는 단계; 상기 공통콘택홀의 바닥을 덮되 상기 공통 콘택홀의 측벽에 위치하는 상기 상부 트랜지스터의 소오스/드레인 영역을 노출시키는 블로킹막(blocking layer)을 형성하는 단계; 상기 블로킹막에 의해 노출된 상기 상부 트랜지스터의 소오스/드레인 영역에 제 1 오믹층을 형성하는 단계; 상기 블로킹막을 제거하여 상기 공통 콘택홀 바닥에서 상기 하부 트랜지스터의 소오스/드레인 영역을 노출시키는 단계; 상기 하부 트랜지스터의 노출된 소오스/드레인 영역에 제 2 오믹층을 형성하는 단계; 및 상기 공통 콘택홀을 도전막으로 채우는 공통 콘택플러그를 형성하는 단계를 구비한다.
상기 공통 콘택플러그를 형성하기 전에, 장벽금속층을 콘포말하게 적층할 수 있다. 상기 제 1 오믹층과 상기 제 2 오믹층은 티타늄, 코발트, 니켈 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속의 실리사이드로 형성될 수 있다.
상기 상부 트랜지스터 및 상기 상부 층간절연막을 형성하기 전에, 상기 하부층간절연막 상에 중간 트랜지스터 및 상기 중간 트랜지스터를 덮는 중간 층간절연막을 형성하는 단계를 더 구비할 수 있다. 이경우, 상기 공통 콘택홀을 형성할 때, 상기 중간 층간절연막과 상기 중간 트랜지스터의 소오스/드레인이 패터닝된다.
상기 공통 콘택홀은 상기 하부 트랜지스터와 상기 중간 트랜지스터 중 적어도 하나의 게이트 전극을 노출시킬 수 있으며, 상기 제 1 오믹층은 상기 노출된 게이트 전극의 측벽에도 형성될 수 있다.
본 발명의 보다 구체적인 일 예에 따른 반도체 장치의 형성 방법은 반도체 기판 상에 위치하는 제 1 게이트 패턴 및 상기 제 1 게이트 패턴의 양측의 상기 반도체 기판에 위치하는 제 1 소오스/드레인 영역 구비하는 제 1 트랜지스터를 형성하는 단계; 상기 제 1 트랜지스터를 덮는 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막을 관통하여 상기 제 1 소오스/드레인 영역과 접하는 제 1 에피택시얼 콘택 플러그를 형성하는 단계; 상기 제 1 층간절연막 상에 상기 제 1 에피택시얼 콘택플러그와 접하는 제 1 반도체 단결정층을 형성하는 단계; 상기 제 1 반도체 단결정층 상에 위치하는 제 2 게이트 패턴 및 상기 제 2 게이트 패턴의 양측의 상기 제 1 반도체 단결정층에 위치하는 제 2 소오스/드레인 영역을 구비하는 제 2 트랜지스터를 형성하는 단계; 상기 제 2 트랜지스터를 덮는 제 2 층간절연막을 형성하는 단계; 상기 제 2 층간절연막, 상기 제 1 반도체 단결정층 및 상기 제 1 에피택시얼 콘택플러그를 패터닝하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계; 상기 공통 콘택홀의 바닥을 덮되 상기 제 1 반도체 단결정층의 측벽을 노출시키는 블로킹막을 형성하는 단계; 상기 제 1 반도체 단결정층의 측벽을 덮는 제 1 오믹층을 형성하는 단계; 상기 블로킹막을 제거하는 단계; 상기 공통 콘택홀의 바닥의 상기 반도체 기판에 제 2 오믹층을 형성하는 단계; 및 상기 공통콘 택홀을 채우는 공통 콘택플러그를 형성하는 단계를 구비한다.
상기 공통 콘택홀을 형성하기 전에, 상기 제 2 층간절연막을 관통하여 상기 제 1 반도체 단결정층과 접하는 제 2 에피택시얼 콘택플러그를 형성하는 단계; 상기 제 2 층간절연막 상에 상기 제 2 에피택시얼 콘택플러그와 접하는 제 2 반도체 단결정층을 형성하는 단계; 상기 제 2 반도체 단결정층 상에 위치하는 제 3 게이트 패턴 및 상기 제 3 게이트 패턴의 양측의 상기 제 2 반도체 단결정층에 위치하는 제 3 소오스/드레인 영역을 구비하는 제 3 트랜지스터를 형성하는 단계; 및 상기 제 3 트랜지스터를 덮는 제 3 층간절연막을 형성하는 단계를 더 구비할 수 있다. 여기서, 상기 공통 콘택홀을 형성할 때, 상기 제 3 층간절연막과 상기 제 2 반도체 단결정층도 패터닝되며, 상기 제 1 오믹층은 상기 제 2 반도체 단결정층의 측벽에도 형성된다.
상기 제 1 및 제 2 반도체 단결정층들은 각각 상기 제 1 및 제 2 에피택시얼 콘택플러그들이 형성된 상기 반도체 기판 상에 비정형(amorphous) 반도체층을 적층하고, 열처리 공정을 진행하여 상기 비정형 반도체층의 비정형 구조를 단결정 구조로 변환함으로써 형성될 수 있다. 또는 상기 제 1 및 제 2 반도체 단결정층들은 각각 상기 제 1 및 제 2 에피택시얼 콘택플러그들로부터 결정 성장을 통해 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5 내지 도 12는 본 발명의 일 실시예에 따라 반도체 장치들 중에서 인버터를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 5를 참조하면, 반도체 기판(1)에 일반적인 얕은 트렌치 격리(Shallow Trench Isolation, STI) 방법등을 이용하여 제 1 소자분리막(3)을 형성하여 활성 영역을 한정한다. 상기 반도체 기판(1)을 열산화하여 활성 영역에 제 1 게이트 산화막(5)을 형성한다. 상기 반도체 기판(1)의 전면 상에 제 1 게이트 전극막(7)과 제 1 캐핑막(9)을 적층하고 패터닝하여 제 1 게이트 패턴(11)을 형성한다. 상기 제 1 게이트 전극막(7)은 불순물이 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, 텅스텐질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 제 1 게이트 패턴(11)을 이온주입 마스크로 사용하여 이온주입 공정을 진행하여 제 1 불순물 주입 영역(15s, 15d)을 형성한다. 상기 제 1 불순물 주입 영역 (15s, 15d)은 제 1 소오스 영역(15s)과 제 1 드레인 영역(15d)을 구비할 수 있다. 상기 제 1 게이트 패턴(11)의 측벽을 덮는 제 1 스페이서(13)를 형성하여 제 1 트랜지스터를 완성한다. 도시하지는 않았지만, 상기 제 1 스페이서(13)와 상기 제 1 게이트 패턴(11)을 이용하여 고농도 이온주입 영역(미도시)을 형성할 수 있다. 상기 제 1 트랜지스터를 덮는 제 1 층간절연막(17)을 형성한다.
도 6을 참조하면, 상기 제 1 층간절연막(17)을 패터닝하여 상기 반도체 기판(1)의 상기 제 1 드레인 영역(15d)을 노출시키는 콘택홀(19)을 형성한다. 그리고 에피택시얼 성장 공정을 통해 상기 노출된 제 1 드레인 영역(15d)의 반도체 단결정 구조로 부터 에피택시얼막을 성장시키어 상기 콘택홀(19)을 채우는 에피택시얼 콘택플러그(21)를 형성한다. 이때 상기 에피택시얼 콘택플러그(21)의 상부를 평탄화하기 위하여 화학 기계적 연마 공정이 추가될 수 있다.
도 7을 참조하면, 상기 반도체 기판(1)의 전면 상에 반도체 단결정층(23)을 형성한다. 상기 반도체 단결정층(23)은 예를 들면, 비정형(amorphous) 실리콘막(미도시)을 적층하고 열처리하여 상기 비정형 실리콘막이 단결정 실리콘 구조를 갖도록 변환시킬 수 있다. 이때 상기 에피택시얼 콘택플러그(21)의 상부면은 단결정 시드층(seed layer)의 역할을 한다. 또는 상기 반도체 단결정층(23)은 상기 에피택시얼 콘택플러그(21)로부터 선택적 결정성장(Selective epitaxial growth, SEG) 방법을 하여 형성될 수 있다. 이 경우 상부를 평탄화시키는 화학 기계적 연마 공정이 추가될 수 있다. 상기 반도체 단결정층(23)에 일반적인 STI 방법을 이용하여 제 2 소자분리막(25)을 형성한다. 상기 제 2 소자분리막(25)은 상기 제 1 층간절연막(17)과 접하도록 도시되었으나 접하지 않을 수도 있다.
도 8을 참조하면, 상기 반도체 단결정층(23) 상에 제 2 게이트 산화막(27), 제 2 게이트 전극(29) 및 제 2 캐핑막(31)으로 이루어지는 제 2 게이트 패턴(33)과 그 측벽을 덮는 제 2 스페이서(35)를 형성한다. 그리고 이온주입 공정을 진행하여 제 2 소오스 영역(36s)과 제 2 드레인 영역(36d)을 형성하여 제 2 트랜지스터를 완성한다. 그리고 상기 제 2 트랜지스터를 덮는 제 2 층간절연막(37)을 형성한다.
도 9를 참조하면, 상기 제 2 층간절연막(37), 상기 반도체 단결정층(23) 및 상기 에피택시얼 콘택플러그(21)를 차례로 패터닝하여 상기 제 1 드레인 영역(15d)을 노출시키는 공통 콘택홀(39)을 형성한다. 상기 공통 콘택홀(39)은 바람직하게는 상기 콘택홀(19)과 중첩되도록 형성되나, 중첩되지 않을 수 있다. 중첩되지 않을 경우, 상기 공통 콘택홀(39)은 상기 제 2 층간절연막(37), 상기 반도체 단결정층(23) 및 상기 제 1 층간절연막(17)을 차례로 패터닝하여 형성된다.
도 10을 참조하면, 상기 공통 콘택홀(39)이 형성된 상기 반도체 기판(1)의 전면에 블로킹막(41)을 형성한다. 상기 블로킹막(41)은 상기 공통 콘택홀(39)의 바닥에 노출되는 상기 반도체 기판(1)의 상기 제 1 드레인 영역(15d)과 상기 공통 콘택홀(39)의 입구의 상기 제 2 층간절연막(37)은 덮되, 상기 공통 콘택홀(39)의 측벽의 상기 반도체 단결정층(23)은 노출되도록 형성된다. 상기 블로킹막(41)은 상기 공통 콘택홀(39)을 선택적으로 덮을 수 있는 방법으로 예를 들면 스퍼터링 또는 물리기상증착 방법을 이용하여 예를 들면 티타늄질화막으로 형성될 수 있다.
도 11을 참조하면, 상기 반도체 기판(1)의 전면 상에 제 1 금속막(43)을 콘포말하게 적층한다. 상기 제 1 금속막(43)은 바람직하게는 원자박막증착(ALD) 방법 또는 화학기상증착(CVD) 방법으로 형성될 수 있다. 상기 제 1 금속막(43)은 예를 들면 티타늄, 코발트, 니켈 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속일 수 있다. 상기 제 1 금속막(43)을 적층한 후에 열처리 공정을 진행하여 상기 제 1 금속막(43)과 상기 반도체 단결정층(23) 사이에 제 1 오믹층(45)을 형성한다. 또는 상기 제 1 오믹층(45)은 상기 제 1 금속막(43)을 ALD 또는 CVD 방법으로 형성될 때 동시에 형성될 수 있다. 상기 제 1 오믹층(45)은 예를 들면 상기 선택된 적어도 하나의 금속의 실리사이드로 형성될 수 있다. 이때 상기 공통 콘택홀(39)의 바닥은 상기 블로킹막(41)로 덮여 상기 제 1 오믹층(45)이 형성되지 않는다.
도 12를 참조하면, 상기 제 1 오믹층(45)으로 변하지 않은 상기 제 1 금속막(43)을 제거한다. 그리고 상기 블로킹막(41)을 제거한다. 그리고 상기 반도체 기판(1)의 전면 상에 제 2 금속막(47)을 콘포말하게 적층한다. 상기 제 2 금속막(47)은 바람직하게는 원자박막증착(ALD) 방법 또는 화학기상증착(CVD) 방법으로 형성될 수 있다. 상기 제 2 금속막(47)은 예를 들면 티타늄, 코발트, 니켈 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속일 수 있다. 그리고 열처리 공정을 진행하여 상기 공통 콘택홀(39)의 바닥에 노출된 상기 반도체 기판(1)의 표면에 제 2 오믹층(49)을 형성한다. 상기 제 2 오믹층(49)은 상기 선택된 적어도 하나의 금속의 실리사이드로 형성될 수 있다. 상기 제 2 오믹층(49)은 상기 상기 제 2 금속막(47)의 증착과 동시에 형성될 수도 있다. 그리고 상기 반도체 기판(1) 상의 전면 상에 장벽금속막(또는 확산방지막, 51)을 콘포말하게 적층하고 도전막(53)을 적층하여 상기 공통 콘택홀(39)을 채운다. 상기 장벽금속막(51)은 예를 들면 티타늄질화막, 탄탈륨질화막, 텅스텐 질화막, 티타늄알루미늄질화막 및 탄탈륨알루미늄질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 도전막(53)은 예를 들면 텅스텐으로 형성될 수 있다. 상기 도전막에 대해 평탄화 공정을 진행하여 상기 공통 콘택홀(39)을 채우는 공통 콘택플러그를 형성한다.
상기 도 12의 인버터 구조에서, 상기 제 1 게이트 패턴(11)과 제 1 소오스 영역(15s) 및 제 1 드레인 영역(15d)은 도 1의 인버터 회로에서 예를 들면 제 1 트랜지스터(TR1)를 구성할 수 있다. 그리고 상기 제 2 게이트 패턴(35)와 제 2 소오스 영역(36s) 및 제 2 드레인 영역(36d)은 도 1의 인버터 회로에서 예를 들면 제 2 트랜지스터(TR2)를 구성할 수 있다. 그리고 상기 공통 콘택 플러그는 도 1의 인버터 회로에서 예를 들면 드레인 노드(C)일 수 있다.
상기 인버터를 형성하는 방법에서 공통 콘택홀의 바닥과 측벽에서 오믹층들을 따로 형성하므로 각각의 필요에 맞게 최적화된 오믹층들을 형성하기가 용이하다. 따라서 공통 콘택의 저항을 최소화할 수 있으며 이로써 소자의 속도를 향상시킬 수 있다.
다음은 본 발명의 다른 실시예에 따라 세개의 층에서 트랜지스터들이 적층된 구조를 갖는 에스램 소자를 형성하는 방법을 도 13 내지 17에 도시된 공정단면도들을 참조하여 설명하겠다.
도 13을 참조하면, 반도체 기판(100) 상에 STI 방법등으로 제 1 소자분리막(102)을 형성하여 활성 영역을 정의한다. 상기 반도체 기판(100)을 열산화하여 활성 영역에 제 1 게이트 산화막(104)을 형성한다. 상기 반도체 기판(100)의 전면 상에 제 1 게이트 전극막(106)과 제 1 캐핑막(108)을 적층하고 패터닝하여 제 1 구동 게이트 패턴(110a)과 제 2 구동 게이트 패턴(110b)을 형성한다. 상기 구동 게이트 패턴들(110a, 110b)의 측벽을 덮는 제 1 스페이서(112)를 형성한다. 이온주입 공정을 진행하여 제 1 소오스 영역(114s)과 제 1 드레인 영역(114d)을 형성한다. 도 11 내지 도 15의 공정단면도에 개시된 상기 제 2 구동 게이트 패턴(110b)은 상기 소자분리막(102) 상부에 위치하는 것으로 도시되었으나 이는 일부 단면만을 나타내는 것에 불과하다. 도시되지는 않았지만 상기 제 2 구동 게이트 패턴(110b)은 상기 활성 영역 상에도 연장되며 상기 제 2 구동 게이트 패턴(110b) 역시 게이트 산화막을 구비하며 상기 게이트 패턴(110b)의 양측의 상기 활성 영역에 소오스/드레인 영역이 존재한다. 상기 구동 게이트 패턴들(110a, 110b)을 덮는 제 1 층간절연막(116)을 형성한다. 상기 제 1 층간절연막(116)을 패터닝하여 상기 제 1 드레인 영역(114d)을 노출시키는 제 1 콘택홀(118)을 형성한다. 그리고 선택적 결정 성장(SEG) 공정을 통해 상기 제 1 콘택홀(118)을 채우는 제 1 에피택시얼 콘택플러그(120)를 형성한다.
계속해서 도 13을 참조하면, 상기 반도체 기판(100)의 전면 상에 제 1 반도체 단결정층(122)을 형성한다. 상기 제 1 반도체 단결정층(122)에 일반적인 STI 방법을 이용하여 제 2 소자분리막(124)을 형성한다. 제 2 게이트 산화막(126), 제 2 게이트 전극(128) 및 제 2 캐핑막(130)을 구비하는 제 1 부하 게이트 패턴(132a)과 제 2 부하 게이트 패턴(132b) 및 그 측벽을 덮는 제 2 스페이서(134)를 형성한다. 그리고 이온주입 공정을 진행하여 제 2 소오스 영역(135s)과 제 2 드레인 영역(135d)을 형성한다. 제 2 층간절연막(136)을 형성한다. 그리고 상기 제 2 층간절연막(136)을 패터닝하여 상기 제 1 콘택홀(118)과 중첩되며 상기 제 1 에피택시얼 콘택플러그(120)의 상부면을 노출시키는 제 2 콘택홀(138)을 형성한다. 그리고 선택적 결정 성장을 통해 상기 제 2 콘택홀(138)을 채우는 제 2 에피택시얼 콘택플러그(140)를 형성한다. 상기 제 2 층간절연막(136) 상에 제 2 반도체 단결정층(142)을 형성한다.
도 14를 참조하면, 상기 제 2 반도체 단결정층(142)에 일반적인 STI 방법을 이용하여 제 3 소자분리막(144)을 형성한다. 제 3 게이트 산화막(146), 제 3 게이트 전극(148) 및 제 3 캐핑막(150)을 구비하는 전송 게이트 패턴(152)과 그 측벽을 덮는 제 3 스페이서(151)를 형성한다. 그리고 이온주입 공정을 진행하여 제 3 소오스/드레인 영역(153)을 형성한다. 제 3 층간절연막(154)을 형성한다. 도시되지는 않았지만, 상기 제 2 반도체 단결정층(142) 상에서 상기 제 2 부하 게이트 패턴(132b)와 중첩되도록 다른 전송 게이트 패턴이 존재할 수 있다.
도 15를 참조하면, 상기 제 3 층간절연막(154), 상기 제 2 반도체 단결정층(142), 상기 제 2 층간절연막(136), 상기 제 1 반도체 단결정층(122) 및 상기 제 1 층간절연막(116)을 패터닝하여 상기 제 2 콘택홀(138)과 중첩되되 상기 제 2 콘택홀(138)보다 넓은 폭을 갖는 공통 콘택홀(156)을 형성한다. 상기 공통 콘택홀(156)을 패터닝할때, 상기 소자분리막들(102, 124, 144)의 일부, 상기 제 2 구동 게이트 패턴(110b)에 구비된 상기 제 1 캐핑막(108)과 그 일 측벽을 덮는 제 1 스페이서(112), 그리고 상기 제 2 부하 게이트 패턴(132b)에 구비된 상기 제 2 캐핑막(130)과 그 일 측벽을 덮는 제 2 스페이서(134)가 제거되어 상기 제 2 구동 게이트 패턴(110b)의 제 1 게이트 전극(106)과 상기 제 2 부하 게이트 패턴(132b)의 제 2 게이트 패턴(128)이 노출된다. 상기 공통 콘택홀(156)이 형성된 상기 반도체 기판(1)의 전면 상에 블로킹막(158)을 형성한다. 상기 블로킹막(158)은 상기 공통 콘택홀(156)의 바닥에 노출되는 상기 반도체 기판(100)의 상기 제 1 드레인 영역(114d)과 상기 공통 콘택홀(156)의 입구의 상기 제 3 층간절연막(154)은 덮되, 상기 공통 콘택홀(156)의 측벽의 상기 반도체 단결정층들(142, 122)과 상기 게이트 전극들(106, 128)은 노출시키도록 형성된다. 상기 블로킹막(158)은 상기 공통 콘택홀(156)의 바닥을 선택적으로 덮을 수 있는 방법으로 예를 들면 스퍼터링 또는 물리기상증착 방법을 이용하여 예를 들면 티타늄질화막으로 형성될 수 있다.
도 16을 참조하면, 상기 반도체 기판(100)의 전면 상에 제 1 금속막(160)을 콘포말하게 적층한다. 상기 제 1 금속막(160)은 바람직하게는 원자박막증착(ALD) 방법 또는 화학기상증착(CVD) 방법으로 형성될 수 있다. 상기 제 1 금속막(160)은 예를 들면 티타늄, 코발트, 니켈 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속일 수 있다. 상기 제 1 금속막(160)을 적층한 후에 열처리 공정을 진행하여 상기 제 1 금속막(160)과 상기 반도체 단결정층들(122, 142) 사이 그리고 상기 제 1 금속막(160)과 상기 게이트 전극들(106, 128) 사이에 제 1 오믹층(162)을 형성한다. 또는 상기 제 1 오믹층(162)은 상기 제 1 금속막(160)을 ALD 또는 CVD와 같은 증착 공정과 동시에 형성될 수 있다. 상기 제 1 오믹층(162)은 예를 들면 상기 선택된 적어도 하나의 금속의 실리사이드로 형성될 수 있다. 이때 상기 공통 콘택홀(156)의 바닥은 상기 블로킹막(158)로 덮여 상기 제 1 오믹층(162)이 형성되지 않는다.
도 17을 참조하면, 상기 제 1 오믹층(162)으로 변하지 않은 상기 제 1 금속막(160)을 제거한다. 그리고 상기 블로킹막(158)을 제거한다. 상기 제 1 금속막(160)과 상기 블로킹막(158)은 습식 식각 공정으로 선택적으로 제거될 수 있다. 그리고 상기 반도체 기판(100)의 전면 상에 제 2 금속막(164)을 콘포말하게 적층한다. 그리고 열처리 공정을 진행하여 상기 공통 콘택홀(156)의 바닥에 노출된 상기 반도체 기판(100)의 표면에 제 2 오믹층(166)을 형성한다. 상기 제 2 오믹층(166)은 상기 상기 제 2 금속막(164)의 증착과 동시에 형성될 수도 있다. 그리고 상기 반도체 기판(100) 상의 전면 상에 장벽금속막(또는 확산방지막, 168)을 콘포말하게 적층하고 도전막(170)을 적층하여 상기 공통 콘택홀(156)을 채운다. 상기 도전막에 대해 평탄화 공정을 진행하여 상기 공통 콘택홀(156)을 채우는 공통 콘택플러그를 형성한다.
상기 도 17의 에스램 소자에서, 상기 제 1 구동 게이트 패턴(110a)은 도 2에서 구동 트랜지스터들(TR1, TR4) 중의 하나의 게이트 패턴일 수 있고 상기 제 2 구동 게이트 패턴(110b)은 구동 트랜지스터들(TR1, TR4) 중의 나머지 하나의 게이트 패턴일 수 있다. 상기 도 15의 에스램 소자에서, 상기 제 1 부하 게이트 패턴(132a)은 도 2에서 부하 트랜지스터들(TR2, TR5) 중의 하나의 게이트 패턴일 수 있고 상기 제 2 부하 게이트 패턴(132b)은 구동 트랜지스터들 (TR2, TR5) 중의 나머지 하나의 게이트 패턴일 수 있다. 그리고 상기 전송 게이트 패턴(152)는 도 2에서 전송 트랜지스터들(TR3, TR6) 중의 하나일 수 있다. 상기 공통 콘택플러그는 도 2의 공통 단자들(C1, C2) 중의 하나일 수 있다.
상기 에스램 소자를 형성하는 방법에서 공통 콘택홀의 바닥과 측벽에서 오믹층들을 따로 형성하므로 각각의 필요에 맞게 최적화된 오믹층들을 형성하기가 용이하다. 따라서 공통 콘택의 저항을 최소화할 수 있으며 이로써 소자의 속도를 향상시킬 수 있다.
따라서, 본 발명에 따른 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법에 따르면, 공통 콘택홀의 바닥과 측벽에서 오믹층들을 따로 형성하므로 각각의 필요에 맞게 최적화된 오믹층들을 형성하기가 용이하다. 따라서 공통 콘택의 저항을 최소화할 수 있으며 이로써 소자의 속도를 향상시킬 수 있다.

Claims (20)

  1. 반도체 기판 상에 복수개의 층간절연막들과 상기 복수개의 층간절연막들 사이에 개재되는 반도체 단결정층을 형성하는 단계;
    상기 복수개의 층간절연막들과 그 사이에 개재되는 상기 반도체 단결정층을 차례로 패터닝하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계;
    상기 공통 콘택홀의 측벽에서 노출되는 상기 반도체 단결정층의 측벽을 덮는 제 1 오믹층을 형성하는 단계;
    상기 공통 콘택홀의 바닥에서 노출되는 상기 반도체 기판을 덮는 제 2 오믹층을 형성하는 단계; 및
    상기 공통 콘택홀을 채우는 공통 콘택플러그를 형성하는 단계를 구비하는 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 오믹층을 형성하기 전에, 상기 공통 콘택홀의 바닥을 덮되 상기 반도체 단결정층의 측벽을 노출시키는 블로킹막을 형성하는 단계를 더 구비하며,
    상기 제 1 오믹층을 형성한 후에 상기 블로킹막은 제거되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  3. 제 2 항에 있어서,
    상기 블로킹막은 물리기상증착(physical vapor deposition) 또는 스퍼터링(sputtering)으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  4. 제 3 항에 있어서,
    상기 블로킹막은 티타늄질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  5. 반도체 기판 상에 하부 트랜지스터와 상기 하부 트랜지스터를 덮는 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에 상부 트랜지스터와 상기 상부 트랜지스터를 덮는 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막, 상기 상부 트랜지스터의 소오스/드레인 영역 및 상기 하부층간절연막을 패터닝하여 상기 하부 트랜지스터의 소오스/드레인 영역을 노출시키는 공통콘택홀을 형성하는 단계;
    상기 공통콘택홀의 바닥을 덮되 상기 공통 콘택홀의 측벽에 위치하는 상기 상부 트랜지스터의 소오스/드레인 영역을 노출시키는 블로킹막(blocking layer)을 형성하는 단계;
    상기 블로킹막에 의해 노출된 상기 상부 트랜지스터의 소오스/드레인 영역에 제 1 오믹층을 형성하는 단계;
    상기 블로킹막을 제거하여 상기 공통 콘택홀 바닥에서 상기 하부 트랜지스터 의 소오스/드레인 영역을 노출시키는 단계;
    상기 하부 트랜지스터의 노출된 소오스/드레인 영역에 제 2 오믹층을 형성하는 단계; 및
    상기 공통 콘택홀을 도전막으로 채우는 공통 콘택플러그를 형성하는 단계를 구비하는 반도체 장치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 블로킹막은 물리기상증착(physical vapor deposition) 또는 스퍼터링(sputtering)으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  7. 제 6 항에 있어서,
    상기 블로킹막은 티타늄질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  8. 제 5 항에 있어서,
    상기 공통 콘택플러그를 형성하기 전에,
    장벽금속층을 콘포말하게 적층하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  9. 제 5 항에 있어서,
    상기 제 1 오믹층과 상기 제 2 오믹층은 티타늄, 코발트, 니켈 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속의 실리사이드로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  10. 제 5 항에 있어서,
    상기 상부 트랜지스터 및 상기 상부 층간절연막을 형성하기 전에,
    상기 하부층간절연막 상에 중간 트랜지스터 및 상기 중간 트랜지스터를 덮는 중간 층간절연막을 형성하는 단계를 더 구비하되,
    상기 공통 콘택홀을 형성할 때, 상기 중간 층간절연막과 상기 중간 트랜지스터의 소오스/드레인이 패터닝되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  11. 제 10 항에 있어서,
    상기 공통 콘택홀은 상기 하부 트랜지스터와 상기 중간 트랜지스터 중 적어도 하나의 게이트 전극을 노출시키며,
    상기 제 1 오믹층은 상기 노출된 게이트 전극의 측벽에도 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  12. 반도체 기판 상에 위치하는 제 1 게이트 패턴 및 상기 제 1 게이트 패턴의 양측의 상기 반도체 기판에 위치하는 제 1 소오스/드레인 영역 구비하는 제 1 트랜지스터를 형성하는 단계;
    상기 제 1 트랜지스터를 덮는 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 관통하여 상기 제 1 소오스/드레인 영역과 접하는 제 1 에피택시얼 콘택 플러그를 형성하는 단계;
    상기 제 1 층간절연막 상에 상기 제 1 에피택시얼 콘택플러그와 접하는 제 1 반도체 단결정층을 형성하는 단계;
    상기 제 1 반도체 단결정층 상에 위치하는 제 2 게이트 패턴 및 상기 제 2 게이트 패턴의 양측의 상기 제 1 반도체 단결정층에 위치하는 제 2 소오스/드레인 영역을 구비하는 제 2 트랜지스터를 형성하는 단계;
    상기 제 2 트랜지스터를 덮는 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막, 상기 제 1 반도체 단결정층 및 상기 제 1 에피택시얼 콘택플러그를 패터닝하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계;
    상기 공통 콘택홀의 바닥을 덮되 상기 제 1 반도체 단결정층의 측벽을 노출시키는 블로킹막을 형성하는 단계;
    상기 제 1 반도체 단결정층의 측벽을 덮는 제 1 오믹층을 형성하는 단계;
    상기 블로킹막을 제거하는 단계;
    상기 공통 콘택홀의 바닥의 상기 반도체 기판에 제 2 오믹층을 형성하는 단계; 및
    상기 공통콘택홀을 채우는 공통 콘택플러그를 형성하는 단계를 구비하는 반도체 장치의 형성 방법.
  13. 제 12 항에 있어서,
    상기 블로킹막은 물리기상증착(physical vapor deposition) 또는 스퍼터링(sputtering)으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  14. 제 13 항에 있어서,
    상기 블로킹막은 티타늄질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  15. 제 12 항에 있어서,
    상기 공통 콘택플러그를 형성하기 전에,
    장벽금속층을 콘포말하게 적층하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  16. 제 12 항에 있어서,
    상기 제 1 오믹층과 상기 제 2 오믹층은 티타늄, 코발트, 니켈 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속의 실리사이드로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  17. 제 12 항에 있어서,
    상기 제 1 반도체 단결정층을 형성하는 단계는,
    상기 제 1 에피택시얼 콘택플러그가 형성된 상기 반도체 기판 상에 비정형(amorphous) 반도체층을 적층하는 단계;
    열처리 공정을 진행하여 상기 비정형 반도체층의 비정형 구조를 단결정 구조로 변환하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  18. 제 12 항에 있어서,
    상기 공통 콘택홀을 형성하기 전에,
    상기 제 2 층간절연막을 관통하여 상기 제 1 반도체 단결정층과 접하는 제 2 에피택시얼 콘택플러그를 형성하는 단계;
    상기 제 2 층간절연막 상에 상기 제 2 에피택시얼 콘택플러그와 접하는 제 2 반도체 단결정층을 형성하는 단계;
    상기 제 2 반도체 단결정층 상에 위치하는 제 3 게이트 패턴 및 상기 제 3 게이트 패턴의 양측의 상기 제 2 반도체 단결정층에 위치하는 제 3 소오스/드레인 영역을 구비하는 제 3 트랜지스터를 형성하는 단계; 및
    상기 제 3 트랜지스터를 덮는 제 3 층간절연막을 형성하는 단계를 더 구비하되,
    상기 공통 콘택홀을 형성할 때, 상기 제 3 층간절연막과 상기 제 2 반도체 단결정층도 패터닝되며, 상기 제 1 오믹층은 상기 제 2 반도체 단결정층의 측벽에도 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  19. 제 18 항에 있어서,
    상기 제 2 반도체 단결정층을 형성하는 단계는,
    상기 제 2 에피택시얼 콘택플러그가 형성된 상기 반도체 기판 상에 비정형(amorphous) 반도체층을 적층하는 단계;
    열처리 공정을 진행하여 상기 비정형 반도체층의 비정형 구조를 단결정 구조로 변환하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  20. 제 12 항에 있어서,
    상기 공통 콘택홀은 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 중 적어도 하나를 노출시키며,
    상기 제 1 오믹층은 상기 노출된 게이트 패턴의 측벽에도 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
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