JP3231020B2

JP3231020B2 - 半導体装置

Info

Publication number: JP3231020B2
Application number: JP22331198A
Authority: JP
Inventors: 聡一杉浦; 恒渡野邊
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-08-06
Filing date: 1998-08-06
Publication date: 2001-11-19
Anticipated expiration: 2018-08-06
Also published as: US6140675A; KR100441585B1; TW418507B; KR20000017093A; JP2000058774A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は導電体と半導体領域
との良好な電気的接続を実現するための構造に係り、特
にダイナミックＲＡＭ（ＤＲＡＭ）等の高集積化が要求
される半導体装置の新規な構造に関する。

【０００２】

【従来の技術】近年半導体集積回路は高集積密度化が進
み、特にＤＲＡＭに於いてギガビットレベルの高集積密
度が要求されている。このような半導体集積回路の高集
積密度化に伴い、配線の微細化と多層化が必須技術にな
っている。また、同時に半導体装置の構造は平面的構造
から立体的構造への採用が不可避となりつつあり、平面
的には今までより小さい投影面積で、実質的には今まで
と同等あるいはそれ以上の接触面積を得る技術が採用さ
れている。通常１セル１トランジスタ型のＤＲＡＭは、
半導体基板中あるいは層間絶縁膜中に形成された電荷蓄
積容量部と、この電荷蓄積容量部に接続された選択トラ
ンジスタとでメモリセルが構成されている。この場合、
選択トランジスタの主電極領域と電荷蓄積容量部とを接
続するための構造は、メモリサイズが微細化されるに従
い、ますます微細構造が要求されてきている。したがっ
てこの接続部の構造やこれに必要なプロセスに対して多
くの工夫が要求されるようになってきている。

【０００３】以下に従来のＤＲＡＭの基板コンタクトの
問題点を電荷蓄積容量部と選択トランジスタのソース領
域を接続する部分に着目して説明する。

【０００４】図１２は、ＤＲＡＭのメモリセル部の一部
の断面図である。図１２に示すようにｐ^-ウェル５２上
に、ｎ⁺ソース領域６１およびｎ⁺ドレイン領域６２か
らなる選択トランジスタが配置されている。更に、ｎ⁺
ソース領域６１の左側には、一部図示を省略した電荷蓄
積容量部（トレンチキャパシタ）の一方の電極５５、お
よびその上の電極５６が位置し、ｎ⁺埋め込みコンタク
ト６９によりｎ⁺ソース領域６１とトレンチキャパシタ
は電気的に接続されている。また、他のメモリセル選択
トランジスタとの絶縁をとるために、各メモリセルの周
囲は素子分離絶縁膜（ＳＴＩ領域）２が配置されている
（図１２においては電荷蓄積容量部の左にその一部が示
されている）。ｎ⁺ドレイン領域６２とビット線９２と
はコンタクトプラグ１２を介して互いに接続されてい
る。この構造において、ｎ⁺埋め込みコンタクト６９と
ｐ^-ウェル５２は逆方向バイアスがかけられ電流は流れ
ないようになっている。

【０００５】図１２に示したＤＲＡＭの製造工程は以下
のようである。

【０００６】（ａ）まず、（１００）面のシリコン基板
上にプレート領域となるｎ型領域（図示省略）を形成
し、その上にｐ^-ウェル５２を形成する。次に図１４に
示すように電荷蓄積容量部形成用のトレンチをプレート
領域に達するまで形成する。トレンチ側壁には（１１
０）面のシリコンが露出する。このシリコンが露出した
トレンチ側壁および底面に容量絶縁膜（図示省略）を形
成し、さらに電荷蓄積容量部となるヒ素をドープした第
１のｎ⁺ポリシリコン（図示省略）を形成する。そして
第１のｎ⁺ポリシリコンをエッチバックし、トレンチの
上部の側壁にカラー酸化膜（シリコン酸化膜）５４を形
成し、第１のｎ⁺ポリシリコンの上にはヒ素をドープし
た第２のｎ⁺ポリシリコン５５を形成する。

【０００７】（ｂ）次に、カラー酸化膜５４と第２のｎ
⁺ポリシリコン５５をエッチバックし、ここにノンドー
プのアモルファスシリコン（ａ−Ｓｉ）を温度５００℃
程度の条件でＣＶＤする。そして、図１５に示すようこ
のアモルファスシリコンの上部をエッチバックしアモル
ファスシリコン領域５６を形成する。

【０００８】（ｃ）次に、図１６に示すよう温度９００
℃程度の熱処理を行いうと、第２のｎ⁺ポリシリコン５
５中のヒ素がアモルファスシリコン領域５６に拡散し、
導電体５６が完成する。さらにこのヒ素は導電体５６を
抜けてｐ^-ウェル５２中にまで拡散し、埋め込みコンタ
クト６９が形成される。さらに、この後図１６に示すよ
うに素子分離絶縁膜（ＳＴＩ領域）２を形成する。次に
温度９００℃程度の条件下でゲート酸化膜３を形成す
る。

【０００９】（ｄ）次に、図１７に示すようにゲート電
極（ワード線）８１、８２とシリコン窒化膜４を形成す
る。次にゲート電極８１、８２とシリコン窒化膜４をマ
スクとしてリンをイオン注入し、その後温度９００℃程
度の熱処理を行い、ｎ⁺ソース領域６１とｎ⁺ドレイン
領域６２を形成する。

【００１０】（ｅ）ここで図１２に戻って説明する。す
なわち、図１２に示すように層間絶縁膜（ＢＰＳＧ膜）
８をシリコン窒化膜４の上に成膜する。そして、温度９
００℃程度でリフローを行う。そして層間絶縁膜８中に
コンタクトプラグ１２を形成し、最後にビット線９２を
形成すれば、図１２に示すＤＲＡＭのビット線の配線が
完成する。

【００１１】

【発明が解決しようとする課題】しかし、本発明者らの
検討によればｎ⁺埋め込みコンタクト６９近傍でのリー
ク電流が発生する場合が見いだされた。このリークが発
生すると電荷蓄積容量部に蓄積された電荷が選択トラン
ジスタの開閉によらずｎ⁺ドレイン領域６２に流れてし
まい動作不良となる。したがって、本発明者らはこのリ
ークの原因を詳細に調査した。その結果ｎ⁺埋め込みコ
ンタクト６９近傍におけるリークの原因は、ｎ⁺埋め込
みコンタクト６９およびその近傍に結晶欠陥２０２が発
生し、この結晶欠陥にそってリーク電流が流れたためで
あるという知見を得た。

【００１２】埋め込みコンタクト６９のまわりの拡大図
を図１３に示す。エッチピットの観察やＳＥＭ観察等に
よれば埋め込みコンタクト６９に結晶欠陥２０２が発生
し、ｐ^-ウェル５２まで伸びていることがわかる。結晶
欠陥２０１は導電体５６にも発生している。そして、埋
め込みコンタクト６９内に発生した欠陥２０２は、導電
体５６内に発生した結晶欠陥２０１から連続して形成さ
れていることがわかる。そして、この結晶欠陥２０２
は、埋め込みコンタクト６９とｐ^-ウェル５２の界面に
達しなくても、埋め込みコンタクト６９内の空乏領域に
達しさえすればリーク電流の原因となり得るのである。
以下前述の図１５から図１７そして図１３に示した製造
工程の順序に従いこの欠陥の生成過程を述べる。

【００１３】まず図１５の段階では、導電体５６は非晶
質（ａ−Ｓｉ）であり結晶欠陥は存在しない。また、今
後形成される埋め込みコンタクト６９の位置のｐ^-ウェ
ル５２にも結晶欠陥は存在しない。

【００１４】全工程での熱工程により結晶化が進むので
あるが、まず、図１６の段階では、導電体５６は２回の
温度９００℃程度の処理を行うことにより、結晶化が開
始する。そしてこの結晶化はａ−Ｓｉ５６とシリコン
（埋め込みコンタクト）６９との界面から開始されて、
導電体５６の内部に向かってエピタキシャル成長するよ
うに進行する。ａ−Ｓｉ５６結晶化にともない導電体５
６の内部応力が高まり、導電体５６の内部に図１６に示
すような結晶欠陥２０１が発生する。この結晶欠陥２０
１を介してエピタキシャル成長の基板となった埋め込み
コンタクト６９にも内部応力が伝搬し結晶欠陥２０２を
発生させる。

【００１５】次に図１７の段階では、ｎ⁺ソース領域６
１等の活性化のための熱処理等においてさらにａ−Ｓｉ
５６の結晶化が進み、内部応力が蓄積されるので緩和す
るために結晶欠陥２０１、２０２がさらに発生し成長す
る。

【００１６】最後に図１３の段階でリフロー等において
さらにａ−Ｓｉ５６の結晶化が進み、内部応力が蓄積さ
れるので緩和するために結晶欠陥２０１、２０２がさら
に発生し成長する。最終的に結晶欠陥２０２は埋め込み
コンタクト６９を突き抜けｐ^-ウェル５２に達する。

【００１７】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは内部電極やプラグ電極等
として機能する導電体と半導体領域との界面における結
晶欠陥の発生と成長を低減させ、結晶欠陥に起因して発
生するｐｎ接合のリーク電流を低減できる高集積密度半
導体集積回路等の半導体装置を提供することにある。本
発明の他の目的は、第１の半導体領域中に設けられた凹
部に埋め込まれた導電体と第２の半導体領域とが接触す
る構造において、導電体と第２の半導体領域との界面に
おける結晶欠陥の発生と成長を低減させ、結晶欠陥に起
因して発生するｐｎ接合のリーク電流を低減できる高集
積密度半導体集積回路等の半導体装置を提供することに
ある。

【００１８】本発明のさらに他の目的は、導電体と半導
体領域の界面が半導体領域に設けられた凹部にある構造
において、導電体と半導体領域との界面における結晶欠
陥の発生と成長を低減させ、結晶欠陥に起因して発生す
るｐｎ接合のリーク電流を低減できる高集積密度半導体
集積回路等の半導体装置を提供することにある。

【００１９】

【課題を解決するための手段】まず、課題を明らかにす
るために結晶欠陥の発生の機構について考察する。そし
て、（ａ）導電体に異なった面方位に依存したエピタキ
シャル成長が進行して結晶欠陥が発生する過程と、
（ｂ）発生した結晶欠陥が埋め込みコンタクト６９に伸
びる過程に分けて検討する。

【００２０】（ａ）エピタキシャル成長は導電体に用い
るアモルファスシリコンや多結晶シリコンが半導体領域
と接触しており、半導体装置製造に必要な種々の熱処理
を経ることにより半導体領域との界面から開始される。
このエピタキシャル成長は本発明者等の検討によれば温
度９００℃程度から開始される。さらに、周囲に存在す
る素子分離絶縁膜２等と導電体５６との熱膨脹率の差に
より熱処理の際に内部応力が生じる。

【００２１】結晶欠陥の発生する場所は導電体と半導体
領域との界面の形状に依存し、特に導電体の角で多くみ
られる。このことを図１８（ａ）の簡略化した構造で説
明する。ここでは、主表面の面方位が（１００）面の第
１の半導体領域５２と第２の半導体領域６１に形成され
た溝の中に導電体５６が埋め込まれているとする。ま
た、溝の底には第２の半導体領域の結晶面（１００）が
出ており、溝の側面には第２の半導体領域の結晶面（１
１０）が出ているものとする。この状態で導電体５６を
熱処理すると溝の底と側面とのそれぞれの界面からエピ
タキシャル成長が開始する。このとき溝の底からの上方
向（〈１００〉方向）への成長速度と側面からの横方向
（〈１１０〉方向）への成長速度は互いに異なる。つま
り、別個の面方位を有した成長面が衝突し、この界面に
は結晶構造の不規則性が発生する。これがいわゆる積層
欠陥で今回の結晶欠陥に相当する。

【００２２】（ｂ）次に結晶欠陥は熱処理により進行し
伝搬する。したがって所定の半導体製造プロセス中の熱
処理工程を経るうちに図１８（ｂ）のように第２の半導
体領域６１にも結晶欠陥が生成される。さらに、通常は
エピタキシャル成長の基板となっている第２の半導体領
域にも層間絶縁膜との界面や素子分離絶縁膜との界面に
応力が発生している場合が多く、この応力により結晶欠
陥の伝搬が助長される効果が加わる。

【００２３】以上、２つの過程から、結晶欠陥の発生と
成長を抑えるためには導電体と半導体領域との界面から
エピタキシャル成長を開始させないことであることがわ
かる。

【００２４】このような知見を基礎として、本発明の第
一の特徴は、第１導電型の第１の半導体領域と、第１の
半導体領域の表面の一部に設けられた第２導電型の第２
の半導体領域と、第２の半導体領域と接して、第１の半
導体領域中に設けられた凹部と、この凹部に埋め込まれ
た導電体領域と、この導電体領域と第２の半導体領域と
の界面に設けられ導電体領域および第２の半導体領域と
は結晶構造が異なる厚さ０．１ｎｍから２ｎｍまでの薄
膜と、導電体領域と第１の半導体領域との界面に設けら
れた絶縁膜とを少なくとも有する半導体装置であること
である。ここで、第１導電型と第２導電型とは互いに反
対の導電型である。例えば、第１導電型をｎ型とすれ
ば、第２導電型はｐ型であり、第１導電型をｐ型とすれ
ば、第２導電型はｎ型である。また、第１の半導体領域
とは半導体基板そのものでもよく、ウェル領域であって
もよい。第１および第２の半導体領域の材料としてはた
とえば単結晶シリコンや単結晶ガリウム砒素（ＧａＡ
ｓ）等が代表的である。第１および第２の半導体領域を
単結晶シリコンとした場合には、導電体の材料としては
たとえばアモルファスシリコンや多結晶シリコン等を用
いる場合が本発明の適応範囲として好適であるが、エピ
タキシャル成長が可能であれば金属でもかまわない。
「導電体領域と第１の半導体領域との界面に設けられた
絶縁膜」とはたとえばＤＲＡＭのトレンチキャパシタの
カラー酸化膜や容量絶縁膜等を想定すればよい。

【００２５】本発明の第１の特徴において、薄膜は導電
体領域および第２の半導体領域とは結晶構造が異なるの
で、導電体と第２の半導体領域との界面からエピタキシ
ャル成長が開始することはない。また、薄膜の膜厚２ｎ
ｍ以上は導電体と第２の半導体領域間のオーミックコン
タクトを阻害するので好ましくない。特に、薄膜の膜厚
は１ｎｍ以下であることが導電体と第２の半導体領域間
の良好なオーミックコンタクトを得るために好ましい。
また、図１６に示すような自己整合的な埋め込みコンタ
クトを形成するような工程に対してはこの薄膜が拡散防
止膜として機能するので薄膜の厚さが２ｎｍ以上は好ま
しくない。また、ここでの膜厚とは平均的な膜厚の意で
ある。したがって０．１ｎｍ等の見かけ上は１原子層よ
りも薄い膜厚、すなわち、まだらな薄膜であっても本発
明の効果が得られる。

【００２６】本発明の第２の特徴は、第１導電型の第１
の半導体領域と、第１の半導体領域の一部に設けられた
第２導電型の第２の半導体領域と、少なくとも第２の半
導体領域の表面の一部に設けられた凹部と、凹部に全部
又は一部が埋め込まれた導電体領域と、少なくとも導電
体領域と第２の半導体領域との界面に設けられ導電体領
域および第２の半導体領域とは結晶構造が異なる厚さ
０．１ｎｍから２ｎｍまでの薄膜とを少なくとも有する
半導体装置であることである。ここで、第１の特徴で述
べたように第１導電型と第２導電型とは互いに反対の導
電型である。また、第１の半導体領域とは半導体基板そ
のものでもよく、ウェル領域であってもよい。第１およ
び第２の半導体領域の材料として、たとえば単結晶シリ
コンを用いた場合には、導電体の材料としてはたとえば
アモルファスシリコンや多結晶シリコンを用いた場合
が、本発明の適応範囲として好適である。しかし、エピ
タキシャル成長が可能であれば導電体は金属でもかまわ
ない。

【００２７】本発明の第２の特徴において、薄膜は導電
体領域および第２の半導体領域とは結晶構造が異なるの
で、導電体と第２の半導体領域の界面からエピタキシャ
ル成長が開始することはない。また、薄膜の膜厚２ｎｍ
以上は導電体と第２の半導体領域間のオーミックコンタ
クトを阻害するので好ましくない。特に、薄膜の膜厚は
１ｎｍ以下であることが導電体と第２の半導体領域間の
良好なオーミックコンタクトを得るためには好ましい。
また、ここでの膜厚とは平均的な膜厚の意であり、１原
子層よりも薄い膜厚の場合、すなわち、まだらな薄膜で
あっても本発明の効果が得られる。

【００２８】本発明の第１および第２の特徴の薄膜の酸
素の表面濃度が１×１０⁺¹⁵ｃｍ^-2以上４×１０⁺¹⁵ｃ
ｍ^-2以下であることが好ましい。これは、酸素の表面濃
度が１×１０⁺¹⁵ｃｍ^-2以上４×１０⁺¹⁵ｃｍ^-2以下で
はリーク電流は発生しないが、これをはずれるとリーク
電流が発生するということが実験的に確かめられたから
である。これは酸素の表面濃度が１×１０⁺¹⁵ｃｍ^-2未
満では薄膜の格子定数が第２の半導体領域の格子定数に
比して大きく変化しておらず、この薄膜上に導電体がエ
ピタキシャル成長してしまうためであると考えられる。
また、酸素の表面濃度が４×１０⁺¹⁵ｃｍ^-2を超えると
薄膜の結晶構造が大きく変わるので薄膜の周辺の物質と
の間で大きな応力が生じ結晶欠陥が発生しやすくなるた
めであると考えられる。また、薄膜が窒素を含む膜であ
ることにより本発明の第１および第２の特徴はより有利
な効果を奏する。

【００２９】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。以下の図面の記載において、同一
又は類似の部分には同一又は類似の符号を付している。
ただし、図面は模式的なものであり、厚みと平面寸法と
の関係、各層の厚みの比率等は現実のものとは異なるこ
とに留意すべきである。したがって、具体的な厚みや寸
法は以下の説明を参酌して判断すべきものである。また
図面相互間においても互いの寸法の関係や比率の異なる
部分が含まれるのはもちろんである。

【００３０】（第１の実施の形態）図１は本発明の第１
の実施の形態に係るＤＲＡＭの断面図である。本発明の
第１の実施の形態に係るＤＲＡＭは、多数の記憶素子要
素（メモリセル）をＸ−Ｙマトリックス状に配置して構
成される。そして、それぞれのメモリセルは、１つの選
択トランジスタと１つの電荷蓄積容量部（キャパシタ
部）からなっている。図１は、その内の１個のメモリセ
ルを示す部分図である。この２つのメモリセルの中央に
配置されたコンタクトプラグ１２が左右に延長している
ビット線９２と接続している。そして、中央のコンタク
トプラグ１２の左側に、ｎ⁺ソース領域６１及びｎ⁺ド
レイン領域６２からなる選択トランジスタが配置されて
いる。更に、ｎ⁺ソース領域６１の左側には、電荷蓄積
容量部（トレンチキャパシタ）６が位置し、埋め込みコ
ンタクト６９により互いに接続されている。

【００３１】図１に示すように、本発明の第１の実施の
形態に係るＤＲＡＭは、図示を省略したｐ型（１００）
シリコン基板上に形成されたｎ^-埋め込み層５１をプレ
ート層としている。そして、このプレート層の上にｐ^-
ウェル５２を配置し、ｐ^-ウェル５２の表面に、ＤＲＡ
Ｍのユニットセルの選択トランジスタを構成している。
ｐ^-ウェル５２は、ＳＴＩ法等により形成された、素子
分離用のシリコン酸化膜等の絶縁膜２により周辺を囲ま
れ、その内部を活性領域としている。この活性領域中の
ｐ^-ウェル５２表面に、選択トランジスタのｎ⁺ソース
領域６１及びｎ⁺ドレイン領域６２が配置されている。
選択トランジスタｎ⁺ソース領域６１及びｎ⁺ドレイン
領域６２の間のｐ^-ウェル５２がチャネル領域となる。
このチャネル領域の上部にはゲート酸化膜３を介して、
ポリシリコン等のゲート電極８１、８２、８３が形成さ
れている。ポリシリコンゲート電極８１、８２、８３は
ワード線を兼ねており、ビット線９２と直行する方向に
伸延している。ゲート電極８１、８２、８３を覆うよう
にしてシリコン窒化膜（Ｓｉ₃Ｎ₄）４が形成されてい
る。そして、シリコン窒化膜）４の上には、ＢＰＳＧ等
の層間絶縁膜８が形成されている。そして、層間絶縁膜
８の上には、バリアメタル１１とビット線９２が配置さ
れている。

【００３２】ｎ⁺ドレイン領域６２の上部にはコンタク
トプラグ１２が接続され、更に、コンタクトプラグ１２
はビット線９２に接続されている。コンタクトプラグ１
２は、層間絶縁膜８中に形成されたコンタクトホールに
埋め込まれている。

【００３３】ｎ⁺ソース領域６１の近傍にはｐ^-ウェル
５２を貫通して、ｎ^-プレート層５１中をさらに堀込ん
だトレンチが形成され、トレンチ内壁には容量絶縁膜５
７となる厚さが３〜８ｎｍのＮＯ膜が形成されている。
この容量絶縁膜５７の表面には、トレンチを埋め込むよ
うに蓄積電極となる第１のｎ⁺ドープドポリシリコン
（もしくはドープドアモルファスシリコン（ａ−Ｓ
ｉ））５３が形成されている。第１のｎ⁺ドープドポリ
シリコン５３のかわりにＷ、Ｔｉ、Ｍｏ等の高融点金属
やこれらのシリサイド（ＷＳｉ₂、ＴｉＳｉ₂、ＭｏＳ
ｉ₂）等を用いてもよい。あるいは多結晶シリコンとシ
リサイド膜の積層膜（ポリサイド膜）であっても良い。
トレンチ底部の近傍にはｎ⁺拡散層５９が形成されてい
る。第１のｎ⁺ドープドポリシリコン５３からなる蓄積
電極と容量絶縁膜５７とｎ⁺拡散層５９（ｎ⁺拡散層５
９は、ｎ^-プレート層５１の一部と解することができ
る）とによって、本発明の第１の実施の形態に係るＤＲ
ＡＭの電荷蓄積容量部（トレンチキャパシタ部）６が構
成されている。このトレンチチャパシタ部の蓄積電極５
３と、選択トランジスタのｎ⁺ソース領域６１とが、第
２のｎ⁺ドープドポリシリコン（もしくはドープドアモ
ルファスシリコン（ａ−Ｓｉ））５５、導電体（第３の
ｎ⁺ドープドポリシリコンもしくはアモルファスシリコ
ン（ａ−Ｓｉ））５６及びｎ⁺埋め込みコンタクト６９
により接続されている。

【００３４】図２にｎ⁺埋め込みコンタクト６９近傍の
拡大図を示す。そして、導電体５６とｎ⁺埋め込みコン
タクト６９の間には本発明に係る薄膜４１が形成されて
いる。第２のｎ⁺ドープドポリシリコン５５とｐ^-ウェ
ル５２との間には、カラー酸化膜（厚いシリコン酸化
膜）５４が形成されている。カラー酸化膜５４は、ｎ⁺
ソース領域６１とｎ⁺拡散層５９／ｎ^-プレート層５１
間に形成される寄生トランジスタによるリーク電流を抑
えるためのシリコン酸化膜である。

【００３５】上記のように構成すれば薄膜４１の存在に
より、導電体中にｎ⁺埋め込みコンタクト６９との界面
からエピタキシャル成長が開始されることを防止でき
る。したがって、このエピタキシャル成長に起因した結
晶欠陥の発生が抑制されて、ｎ⁺埋め込みコンタクト６
９近傍のリーク電流が低減できる。

【００３６】なお、薄膜４１の膜厚は１ｎｍ以下である
ことが好ましい。１ｎｍ以上になると導電体５６とｎ⁺
埋め込みコンタクト６９間のオーミックコンタクトがと
れにくくなるからである。また、０．１ｎｍの膜厚とは
薄膜４１がまだらに成膜されているのを平均的な膜厚と
して表記したので１原子層よりも薄い膜厚になってい
る。そしてたとえまだらであっても０．１ｎｍ以上であ
ればエピタキシャル成長防止等の本発明の効果が得られ
た。

【００３７】また、薄膜４１は膜断面に現れる酸素の表
面濃度が１×１０⁺¹⁵ｃｍ^-2以上４×１０⁺¹⁵ｃｍ^-2以
下であることが重要である。酸素の表面濃度で現したの
はＳＩＭＳで薄膜表面を均一にスパッタリングしながら
薄膜表面に現れる酸素原子をカウントしているからであ
る。したがってこの値は薄膜中の酸素濃度に１対１に対
応するものと考えられる。そして、酸素の表面濃度が１
×１０⁺¹⁵ｃｍ^-2以上４×１０⁺¹⁵ｃｍ^-2以下ではリー
ク電流は発生しないが、これをはずれるとリーク電流が
発生する。これは酸素の表面濃度が１×１０⁺¹⁵ｃｍ^-2
未満では結晶構造がシリコンにたいして大きく変化して
おらず、この薄膜上にシリコンがエピタキシャル成長し
てしまうのでリーク電流が発生してしまう。一方、酸素
の表面濃度が４×１０⁺¹⁵ｃｍ^-2を超えると薄膜の結晶
構造が大きく変わるので薄膜の周辺の物質との間で応力
が生じ結晶欠陥が発生するのでリーク電流が発生してし
まう。酸素の表面濃度の制御は酸素とキャリアガス窒素
の流量を変化させることにより行う。

【００３８】本発明の第１の実施の形態に係るＤＲＡＭ
は以下のような製造工程で製造できる。

【００３９】（ａ）まずｐ（１００）基板中にヒ素（⁷⁵
Ａｓ⁺）を１から１０ＭｅＶイオン注入し、その後アニ
ールすることによりｎ^-埋め込み層５１を形成する。Ｍ
ｅＶクラスの高エネルギーイオン注入法を使わないで拡
散で形成しても良い。この場合は、ｎ^-埋め込み層５１
の拡散層の表面にｐ^-層（ｐ^-ウェル）５２を拡散する
必要がある。あるいは、選択エピタキシャル成長で、ｎ
^-埋め込み層５１及びこの上のｐ^-ウェル５２を堆積し
ても良い。次に、ｐ^-ウェル５２の表面にシリコン酸化
膜を形成する。そして、フォトリソグラフィを用い、ト
レンチ（Ｕ溝）形成予定部以外にフォトレジストを形成
し、たとえば、ＣＦ₄、ＣＦ₄／Ｈ₂あるいはＣ₃Ｆ₈
等を用いたＥＣＲイオンエッチングあるいはＲＩＥでｐ
^-ウェル５２の表面のシリコン酸化膜をエッチングす
る。そして、このシリコン酸化膜をマスクとして、ＣＦ
₄、ＳＦ₆、ＣＢｒＦ₃、ＳｉＣｌ₄あるいはＣＣｌ₄
等によるＥＣＲイオンエッチングあるいはＲＩＥによ
り、深さ５から１０μｍのキャパシタ部形成用のトレン
チを形成する。トレンチエッチング時に基板を−１１０
℃から１３０℃に冷却することも有効である。そして、
このトレンチの底部にヒ素（⁷⁵Ａｓ⁺）をイオン注入
し、トレンチ底部近傍にｎ⁺拡散層５９を形成する。

【００４０】（ｂ）そして、このトレンチ内に容量絶縁
膜５７となる厚さ３から８ｎｍのＮＯ膜を形成する。次
に、トレンチの内部に第１のｎ⁺ドープドポリシリコン
５３を埋め込む。ドープドポリシリコン５３のかわりに
アモルファスシリコン（ａ−Ｓｉ）でもよい。その後、
ＲＩＥで第１のｎ⁺ドープドポリシリコン５３を約１μ
ｍエッチバックする。そしてこのエッチバックしたトレ
ンチの内壁を熱酸化して厚いカラー酸化膜５４を形成す
る。その後指向性の高いＲＩＥを用いてｎ⁺ドープドポ
リシリコン５３の上部の酸化膜のみを選択的に除去す
る。そして第２のｎ⁺ドープドポリシリコン（もしくは
ｎ⁺ドープドアモルファスシリコン（ａ−Ｓｉ））５５
を埋め込む。第１及び第２のｎ⁺ドープドポリシリコン
５３、５５の埋め込みは減圧ＣＶＤで行えばよい。その
後第２のｎ⁺ドープドポリシリコン５５の上部を埋め込
みコンタクト６９の深さ分エッチバックする。そして図
３に示すようにさらに露出したカラー酸化膜５４を除去
する。

【００４１】そして図４に示すようにトレンチ上部に厚
さ０．１ｎｍから２ｎｍの薄膜４１を形成する。薄膜４
１は縦型炉で酸素とキャリアガスに窒素を用いるシリコ
ン表面の酸化、あるいは、酸素とアンモニア（ＮＨ₃）
とキャリアガスに窒素を用いるシリコン表面の酸化窒化
によって形成ればよい。薄膜４１の厚さを正確に制御す
る必要がある場合は分子層エピタキシー（ＭＬＥ）の手
法を用いればよい。すなわち１０^-7Ｐａから１０^-8Ｐａ
に真空排気した状態で、トレンチ上部に１０^-1Ｐａから
１０^-3Ｐａの圧力でシラン（ＳｉＨ₄）、ジシラン（Ｓ
ｉ₂Ｈ₆）、ジクロルシラン（ＳｉＨ₂Ｃｌ₂）あるい
は有機シリコン等のシリコンを含む化合物のガスを５秒
から３０秒導入し、真空排気する。続いて１０^-1Ｐａか
ら１０^-3Ｐａの圧力で酸素（Ｏ₂）を５秒から３０秒導
入し、真空排気する。この導入／排気／導入／排気のサ
イクルを繰り返せば、この１サイクルで１分子層の酸化
膜が形成できる。これは表面吸着現象を用いるので、自
動的に１分子層の厚さで成膜が停止され、何ら膜厚モニ
ターを用いなくてもよい。ＭＢＥの手法を用いて、同様
な方法も可能である。すなわち原子層エピタキシー（Ａ
ＬＥ）の手法を用いることも可能であるが、この場合は
蒸着を基礎とするのでステップカバレッジが悪い。

【００４２】なお、もっとも簡便に成膜する方法は酸化
炉内の残留酸素成分を用いる方法である。厚さが０．１
ｎｍから２ｎｍの薄膜はこの方法によって簡単に成膜で
きる。

【００４３】その後図５に示すように指向性の高いＲＩ
Ｅを用いて第２のｎ⁺ドープドポリシリコン５５の上部
の薄膜４１のみを選択的に除去する。ただし、この工程
は必ずしも必要でない。薄膜４１が薄ければ薄膜４１を
第２のｎ⁺ドープドポリシリコン５５の上部に残してお
いてもかまわない。

【００４４】（ｃ）そして図６に示すように導電体５６
を埋め込む。導電体５６の埋め込みは温度５００℃から
６００℃でジシランを原料ガスに用いた減圧ＣＶＤでア
モルファスシリコン（ａ−Ｓｉ）もしくはドープドポリ
シリコンを成膜すればよい。その後図６に示すようにＳ
ＴＩ領域２に必要な深さ分エッチバックする。

【００４５】（ｄ）さらにフォトリソグラフィー法およ
びＲＩＥ法を用いて活性領域の周囲のｐ^-層５２をエッ
チング除去する。また、トレンチ上部の余分な導電体５
６を除去する。こうして形成したシャロートレンチ内に
シリコン窒化膜（Ｓｉ₃Ｎ₄）５８を形成し、更にシリ
コン酸化膜（ＳｉＯ₂）等の絶縁膜２を埋め込み、図７
に示すようなＳＴＩ領域を形成する。

【００４６】（ｅ）次に、ゲート絶縁膜３、リンをドー
プした厚さ１００から３００ｎｍのｎ⁺ドープドポリシ
リコン８１、８２、８３及び厚さ１５０から２５０ｎｍ
のシリコン窒化膜（Ｓｉ₃Ｎ₄）４を堆積し、レジスト
をマスクにシリコン窒化膜（Ｓｉ₃Ｎ₄）４及びｎ⁺ド
ープドポリシリコン８１、８２、８３をドライエッチン
グして図８に示すようにゲート電極８１、８２、８３を
形成する。次に、ゲート電極８１、８２、８３をマスク
に例えばリン（³¹Ｐ⁺）をイオン注入する。

【００４７】（ｆ）イオン注入後、所定の熱工程を施す
ことによりｎＭＯＳＦＥＴのｎ⁺ソース領域６１、ｎ⁺
ドレイン領域６２を形成する。これはＭＯＳＦＥＴの良
く知られた製造工程と同様である。なお、図８に示す以
外の他の構造や、多くの類似の方法を採用できる。例え
ば、イオン注入を２回行いＬＤＤ構造のＭＯＳＦＥＴを
設けても良い。次に、厚さ１５０から２５０ｎｍのシリ
コン窒化膜（Ｓｉ₃Ｎ₄）４を堆積し、シリコン窒化膜
（Ｓｉ₃Ｎ₄）４をエッチバックして図８に示すように
ゲート電極８１、８２、８３にサイドウォール４を形成
する。

【００４８】（ｇ）次に、図９に示すようにＢＰＳＧ等
の層間絶縁膜を堆積する。その後、リフローを行い、所
定の層間絶縁膜８の厚さ、例えば４００から６００ｎｍ
となるように、平坦化する。そして、層間絶縁膜８の上
にレジストをスピンコートし、フォトリソグラフィー法
を用いてこのレジストのパターニングを行う。このレジ
ストのパターンをマスクにして、ＲＩＥを行いコンタク
トホールを開穴する。このコンタクトホールの直径は
０．１５から０．５μｍとすれば良い。そして、その
後、レジストの剥離を行う。

【００４９】（ｈ）次に、図１に示すようにコンタクト
ホール内にｎ⁺ドープドポリシリコンを埋め込みコンタ
クトプラグ１２を形成する。最後にバリアメタル１１を
形成して、その上に配線（ビット線）を形成する。

【００５０】なお、薄膜４１の存在により導電体５６か
らのｎ型ドーパントの拡散が阻害されることが心配な場
合は、（ｃ）の工程で導電体５６を埋め込む前に、トレ
ンチ上部に、ｎ⁺埋め込みコンタクト６９を形成される
部分に基板のななめ上方向からリン（³¹Ｐ⁺）またはヒ
素（⁷⁵Ａｓ⁺）をイオン注入することが好ましい。ま
た、上記（ｃ）の工程で、ノンドープのポリシリコンま
たはアモルファスシリコン（ａ−Ｓｉ）をＣＶＤするか
わりにｎ型に高濃度にドーピングしたドープドポリシリ
コンまたはドープドアモルファスシリコン（ａ−Ｓｉ）
をＣＶＤすることも有効である。

【００５１】（第２の実施の形態）第１の実施の形態に
おいては、トレンチ型のＤＲＡＭについて説明したが、
これはあくまで例示であり、スタック型ＤＲＡＭ、フィ
ン型ＤＲＡＭ等の種々のＤＲＡＭに適用できることはい
うまでもない。

【００５２】図１０は半発明の第２の実施の形態に依る
フィン型ＤＲＡＭの模式的な断面図である。図１０にお
いては、ｐ型（１００）シリコン基板１０１の表面にＳ
ＴＩ法等により形成された素子分離領域２により周囲を
囲まれた活性領域を有している。この活性領域の表面に
選択タランジスタのｎ⁺ソース領域６１およびｎ⁺ドレ
イン領域６２が配置されている。選択タランジスタのｎ
⁺ソース領域６１とｎ⁺ドレイン領域６２の間がチャネ
ル領域になる。このチャネル領域の上部にはゲート酸化
膜３を介して、ポリシリコン等のゲート電極８６、８
７、８８が形成されている。ポリシリコンゲート電極８
６、８７、８８はワード線を兼ねており、ビット線９２
と直行する方向に伸延している。ゲート電極８６、８
７、８８の上および側壁には、シリコン窒化膜（Ｓｉ₃
Ｎ₄）２９が形成されている。そして、シリコン窒化膜
（Ｓｉ₃Ｎ₄）２９の上には、ＢＰＳＧやＳｉＯ₂等の
層間絶縁膜８が形成されている。層間絶縁膜８の上には
ビット線９２が配置されている。また、ｎ⁺ドレイン領
域６２の上部にはコンタクトプラグ１２が設けられてい
る。さらにコンタクトプラグ１２はビット線９２に接続
されている。

【００５３】電荷蓄積容量部（キャパシタ部）は蓄積電
極４２５、容量絶縁膜４２６とプレート電極４２７とに
よって構成されている。容量絶縁膜４２６としては、シ
リコン酸化膜（ＳｉＯ₂）はもとより、シリコン窒化膜
（Ｓｉ₃Ｎ₄）、タンタル酸化膜（Ｔａ₂Ｏ₃）、チタ
ン酸ストロンチウム膜（ＳｒＴｉＯ₃）、チタン酸バリ
ウム膜（ＢａＴｉＯ₃）等の種々の誘電体が使用可能で
ある。また、容量絶縁膜４２６として、ジルコン酸チタ
ン酸鉛（ＰＺＴ）やチタン酸バリウムストロンチウム膜
（Ｂａ_XＳｒ_1-XＴｉＯ₃）等の強誘電体膜を用いれ
ば、ＦＲＡＭとして動作する。

【００５４】ｐ型（１００）シリコン基板１０１とその
一部に設けられた選択タランジスタのｎ⁺ソース領域６
１とでｐｎ接合が形成されている。そして、コンタクト
抵抗を低減する等の目的でｎ⁺ソース領域６１の表面の
一部に凹部が形成され、その凹部に電荷蓄積容量部の蓄
積電極４２５である導電体の一部が埋め込まれている。
蓄積電極（導電体）４２５とｎ⁺ソース領域６１とは、
厚さが０．１ｎｍから２ｎｍまでの薄膜４４１を介して
接続されている。この薄膜４４１はｎ⁺ソース領域６１
とは結晶構造の異なる膜で、たとえば、酸化膜（ＳｉＯ
₂）や窒化膜（Ｓｉ₃Ｎ₄）あるいは酸化窒化膜（Ｓｉ
ＯＮ）等を用いればよい。

【００５５】薄膜４４１の存在により、ｎ⁺ソース領域
６１と導電体４２５との界面からエピタキシャル成長が
開始されることを防止できる。したがって、このエピタ
キシャル成長に起因した結晶欠陥の発生が抑制されて、
ｎ⁺ソース領域６１近傍のリーク電流の発生が防止でき
る。このため良好なフィン型ＤＲＡＭの動作が保証でき
る。

【００５６】次にこの接続部は以下のような製造工程で
製造できる。

【００５７】まず、従来のｎＭＯＳトランジスタと同様
な工程でｎ⁺ソース領域６１まで形成する。次にシリコ
ン窒化膜を堆積し、エッチバックすることによりシリコ
ン窒化膜のサイドウォール２９を形成する。次に、フォ
トリソグラフィを用い、蓄積電極４２５とｎ⁺ソース領
域６１の接続部の形成予定部以外にフォトレジストを形
成し、シリコン窒化膜２９をガイドとして、ＣＦ₄、Ｓ
Ｆ₆、ＣＢｒＦ₃、ＳｉＣｌ₄あるいはＣＣｌ₄等によ
るＥＣＲイオンエッチングあるいはＲＩＥにより、深さ
０．１から０．５μｍの埋め込みコンタクト形成用のト
レンチを形成する。次にトレンチ上部に厚さ０．１ｎｍ
から２ｎｍの薄膜４１を形成する。薄膜４１は縦型炉で
酸素とキャリアガスに窒素を用いるシリコン表面の酸
化、あるいは、酸素とアンモニア（ＮＨ₃）とキャリア
ガスに窒素を用いるシリコン表面の酸化窒化によって形
成する。あるいは第１の実施の形態と同様の成膜方法が
適応できる。次に、導電体４２５を埋め込む。導電体４
２５の埋め込みは温度５００℃から８００℃でジシラン
もしくはモノシランを原料ガスに用いた減圧ＣＶＤでア
モルファスシリコン（ａ−Ｓｉ）もしくはポリシリコン
を成膜すればよい。

【００５８】そして、フィン型の電荷蓄積容量部（キャ
パシタ部）の蓄積電極（導電体）４２５、容量絶縁膜４
２６とプレート電極４２７を形成するために１枚づつフ
ィンを所定枚数分形成する。フィン各層の形成にはそれ
ぞれＣＶＤ等の高温熱処理工程が必要である。こうして
フィン構造が形成されたら、層間絶縁膜８をＣＶＤ法に
より形成し、コンタクトホールを開孔し、このコンタク
トホール内にコンタクトプラグを形成する。最後にコン
タクトプラグと接するようにビット線９２を形成すれば
図１０のＤＲＡＭが完成する。このようにフィン型ＤＲ
ＡＭでは高温な熱処理工程が何度も繰り返される。した
がって薄膜４４１の存在は、ｎ⁺ソース領域６１と蓄積
電極４２５との界面から発生するエピタキシャル成長の
素子に極めて有効となる。

【００５９】（第３の実施の形態）本発明は第１および
第２の実施の形態に示した記憶装置に限られるものでは
ない。また、第１および第２の実施の形態に示したＭＯ
Ｓ集積回路に限られるものではない。図１１は、本発明
の第３の実施の形態としてのバイポーラ集積回路の断面
図である。このバイポーラ集積回路は、一例としてＴＴ
Ｌ論理回路の一部を示すものである。図１１においてｐ
型（１００）シリコン基板１０２上にｎ⁺埋め込み層
（埋め込みコレクタ領域）５６６が形成され、そのｎ⁺
埋め込みコレクタ領域５６６の上にｎウェル領域（コレ
クタ領域）５６５が形成されている。コレクタ領域５６
５の上にはｐベース領域５６３とｎ⁺エミッタ領域５６
４が形成される。ｐベース領域５６３の表面の一部には
ｐ⁺ベースコンタクト領域５６９が形成されている。ま
た、ｎコレクタ領域５６５の上にはＳＴＩ法等により形
成された素子分離領域２が形成されている。ｎコレクタ
領域５６５、ｐ⁺ベース領域５６３、ｎ⁺エミッタ領域
５６４と素子分離領域２上には層間絶縁膜８が形成され
ている。ｐ⁺ベースコンタクト領域５６９とｎ⁺エミッ
タ領域５６４の上にはベース電極５９３とエミッタ電極
５９２が形成されている。ｎ⁺埋め込みコレクタ領域５
６６は導電体（引き出し用電極）５６を介してコレクタ
電極５９１に接続される。

【００６０】ｐ型（１００）シリコン基板１０２とその
一部に設けられたｎ⁺埋め込みコレクタ領域５６６とで
ｐｎ接合が形成されている。そして、電極を半導体表面
に引き出す等の目的でｎ⁺埋め込みコレクタ領域５６６
の表面の一部に凹部が形成され、その凹部にコレクタの
引き出し用電極５６であるｎ⁺ドープトアモルファスシ
リコンもしくはｎ⁺ドープトポリシリコンからなる導電
体の全部が埋め込まれている。コレクタの引き出し用電
極（導電体）５６とｎ⁺埋め込みコレクタ領域５６６と
の界面には導電体、ｎ⁺埋め込みコレクタ領域５６６、
ｎコレクタ領域５６５とは結晶構造が異なり、厚さが
０．１ｎｍから２ｎｍまでの薄膜５４１が形成されてい
る。

【００６１】薄膜５４１としては酸化膜（ＳｉＯ₂）、
窒化膜（Ｓｉ₃Ｎ₄）、酸化窒化膜（ＳｉＯＮ）等を用
いればよい。薄膜５４１をコレクタ引き出し電極５４１
とｎ⁺埋め込みコレクタ領域５６６との界面およびコレ
クタ引き出し電極５４１とｎコレクタ領域５６５との界
面に形成しているので、これらの界面からｎ⁺ドープト
アモルファスシリコンまたはｎ⁺ドープトポリシリコン
に対するエピタキシャル成長が開始されることを防止で
きる。したがって、このエピタキシャル成長に起因した
結晶欠陥の発生および伝搬が抑制される。この結果、コ
レクタ引き出し電極５４１近傍のリーク電流の発生が防
止できる。

【００６２】次にこの接続部は以下のような製造工程で
製造できる。

【００６３】まず、従来のｎｐｎバイポーラトランジス
タと同様な工程でｎ⁺埋め込みコレクタ領域５６６とｎ
コレクタ領域５６５を形成する。次に、フォトリソグラ
フィを用い、コレクタの引き出し電極５６の形成予定部
以外にフォトレジストを形成し、ＣＦ₄、ＳＦ₆、ＣＢ
ｒＦ₃、ＳｉＣｌ₄あるいはＣＣｌ₄等によるＥＣＲイ
オンエッチングあるいはＲＩＥにより、深さ０．５から
２μｍの引き出し電極形成用のトレンチを形成する。次
にトレンチ内壁に厚さ０．１ｎｍから２ｎｍの薄膜５４
１を形成する。薄膜５４１は縦型炉で酸素とキャリアガ
スに窒素を用いるシリコン表面の酸化、あるいは、酸素
とアンモニア（ＮＨ₃）とキャリアガスに窒素を用いる
シリコン表面の酸化窒化によって形成する。あるいは第
１の実施の形態と同様の成膜方法が適応できる。次に、
導電体５６を成膜し、エッチバックすることで埋め込
む。導電体５６の成膜は温度５００℃から８００℃でジ
シランもしくはモノシランを原料ガスに用いた減圧ＣＶ
Ｄでアモルファスシリコン（ａ−Ｓｉ）もしくはポリシ
リコンを成膜すればよい。この時ドーパントガスとして
アルシン（ＡｓＨ₃）もしくはフォスフィン（ＰＨ₃）
を用いればｎ⁺ドープトアモルファスシリコンもしくは
ｎ⁺ドープトポリシリコンが堆積できる。

【００６４】その後ＳＴＩ領域２をＲＩＥおよびＣＶＤ
を用いて形成する。そしてｐベース領域５６３形成用に
ボロン（¹¹Ｂ⁺）をイオン注入し、アニールする。さら
にｎ⁺エミッタ領域５６４形成用にヒ素（⁷⁵Ａｓ⁺）
を、ｐ⁺ベースコンタクト領域５６９形成用にボロン（
¹¹Ｂ⁺）もしくは⁴⁹ＢＦ₂ ⁺をイオン注入し、その後熱
処理する。さらに、ＣＶＤ法によりＳｉＯ₂、ＰＳＧ、
ＢＰＳＧ等の層間絶縁膜８を形成する。そして、この層
間絶縁膜８中にコンタクトホールを開孔し、それぞれの
コレクタ電極５９１、エミッタ電極５９２、ベース電極
５９３を形成する。

【００６５】このようにコレクタ引き出し電極５６の形
成後に多くの熱処理工程がなされるが、薄膜５４１が存
在するため、コレクタ引き出し電極５６とｎ⁺埋め込み
コレクタ領域５６６との界面およびコレクタ引き出し電
極５６とｎコレクタ領域５６５との界面からエピタキシ
ャル成長が開始することが阻止できる。

【００６６】（その他の実施の形態）上記のように、本
発明は第１から第３の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかになろう。

【００６７】本発明は第１から第３の実施の形態に記載
した集積回路に限られるわけでなく、たとえば単体のパ
ワーデバイスや高周波用のトランジスタの電極部分等に
用いることが可能である。また、半導体材料としてシリ
コンを代表例として示したが、ガリウム砒素（ＧａＡ
ｓ）等の化合物半導体にも適応できることはもちろんで
ある。

【００６８】この様に、本発明はここでは記載していな
い様々な実施の形態等を包含するということを理解すべ
きである。したがって、本発明はこの開示から妥当な特
許請求の範囲に係る発明特定事項によってのみ限定され
るものである。

【００６９】

【発明の効果】以上述べたように、本発明によれば、導
電体と半導体領域との界面からエピタキシャル成長が開
始されるのを抑制することにより、導電体と半導体領域
との界面近傍における結晶欠陥の発生および伝搬を低減
できる。したがってこの結晶欠陥に起因して発生するｐ
ｎ接合のリーク電流を低減できる。

【００７０】また、本発明によれば、トレンチ内部に埋
め込まれた導電体と半導体領域とが接触する構造におい
て、導電体と半導体領域との界面からエピタキシャル成
長が開始されるのが抑制される。したがって、導電体と
半導体領域との界面における結晶欠陥の発生と成長を低
減させ、結晶欠陥に起因して発生するｐｎ接合のリーク
電流を低減できる。このため、特にトレンチ構造を有し
たダイナミックＲＡＭ（ＤＲＡＭ）等の高集積密度半導
体集積回路等の半導体装置を提供することができる。

【００７１】さらに、本発明によれば、導電体と半導体
領域の界面が半導体領域に設けられた凹部にある構造に
おいて、導電体に対して半導体領域との界面からエピタ
キシャル成長が開始されるのが抑制される。このため電
極部となる導電体とトランジスタの主電極領域との界面
における結晶欠陥の発生と成長を低減させ、結晶欠陥に
起因して発生するｐｎ接合のリーク電流を低減できる。
したがって微細構造において電極部の良好な電気的接続
が必要な高集積密度半導体集積回路や高周波用トランジ
スタ等の半導体装置の特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＤＲＡＭの断
面図である。

【図２】本発明の第１の実施の形態に係るＤＲＡＭの断
面図で、薄膜の周辺部の拡大図である。

【図３】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明する工程図（その１）に係る断面図であ
る。

【図４】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明する工程図（その２）に係る断面図であ
る。

【図５】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明する工程図（その３）に係る断面図であ
る。

【図６】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明する工程図（その４）に係る断面図であ
る。

【図７】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明する工程図（その５）に係る断面図であ
る。

【図８】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明する工程図（その６）に係る断面図であ
る。

【図９】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明する工程図（その７）に係る断面図であ
る。

【図１０】本発明の第２の実施の形態に係る半導体装置
（ＤＲＡＭ）の断面図である。

【図１１】本発明の第３の実施の形態に係る半導体装置
（バイポーラトランジスタ）の断面図である。

【図１２】従来の半導体装置（ＤＲＡＭ）の断面図であ
る。

【図１３】従来の半導体装置（ＤＲＡＭ）の結晶欠陥の
発生箇所を説明する断面図である。

【図１４】従来の半導体装置（ＤＲＡＭ）の製造方法と
結晶欠陥の生成過程を説明する工程断面図である（その
１）。

【図１５】従来の半導体装置（ＤＲＡＭ）の製造方法と
結晶欠陥の生成過程を説明する工程断面図である（その
２）。

【図１６】従来の半導体装置（ＤＲＡＭ）の製造方法と
結晶欠陥の生成過程を説明する工程断面図である（その
３）。

【図１７】従来の半導体装置（ＤＲＡＭ）の製造方法と
結晶欠陥の生成過程を説明する工程断面図である（その
４）。

【図１８】結晶欠陥の生成過程を模式的に説明する断面
図である。（ａ）が結晶欠陥の発生過程を説明し、
（ｂ）が結晶欠陥の成長過程を説明する。

【符号の説明】

２素子分離絶縁膜（ＳＴＩ領域）３ゲート酸化膜４、２９、５８シリコン窒化膜６電荷蓄積容量部（トレンチキャパシタ部）８層間絶縁膜１１バリアメタル１２コンタクトプラグ４１、４４１、５４１薄膜５１ｎ^-埋め込み層（ｎ^-プレート電極）５２ｐ^-ウェル５３、４２５蓄積電極（第１のｎ⁺ドープトポリシリ
コン）５４シリコン酸化膜（カラー酸化膜）５５第２のｎ⁺ドープトポリシリコン５６導電体５７、４２６容量絶縁膜５９ｎ⁺拡散層６１ｎ⁺ソース領域６２ｎ⁺ドレイン領域６９ｎ⁺埋め込みコンタクト８１〜８３、８６〜８８ワード線９２ビット線１０１、１０２ｐ型（１００）シリコン基板２０１、２０２結晶欠陥４２７電荷蓄積容量部電極５６３ｐベース領域５６４ｎ⁺エミッタ領域５６５ｎコレクタ領域５６６ｎ⁺埋め込みコレクタ領域５６９ｐ⁺ベースコンタクト領域５９１コレクタ電極５９２エミッタ電極５９３ベース電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−49654（ＪＰ，Ａ) 特開平２−98964（ＪＰ，Ａ) 特開平９−55477（ＪＰ，Ａ) 特開平11−284150（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/768 H01L 21/8242 H01L 29/43

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の第１の半導体領域と、該第１の半導体領域の表面の一部に設けられた第２導電
型の第２の半導体領域と、該第２の半導体領域と接して、前記第１の半導体領域中
に設けられた凹部と、該凹部に埋め込まれた導電体領域
と、該導電体領域と前記第２の半導体領域との界面に設けら
れ、該導電体領域および前記第２の半導体領域とは結晶
構造が異なる、厚さ０．１ｎｍから２ｎｍまでの窒素を
含むシリコン酸化膜である薄膜と、前記導電体領域と前記第１の半導体領域との界面に設け
られた絶縁膜とを少なくとも有することを特徴とする半
導体装置。
【請求項２】第１導電型の第１の半導体領域と、該第１の半導体領域の一部に設けられた第２導電型の第
２の半導体領域と、少なくとも該第２の半導体領域の表面の一部に設けられ
た凹部と、該凹部に全部又は一部が埋め込まれた導電体領域と、少なくとも該導電体領域と前記第２の半導体領域との界
面に設けられ、該導電体領域および前記第２の半導体領
域とは結晶構造が異なる、厚さ０．１ｎｍから２ｎｍま
での窒素を含むシリコン酸化膜である薄膜とを少なくと
も有することを特徴とする半導体装置。
【請求項３】前記第２の半導体領域がメモリセルを構
成するトランジスタの一方の主電極領域として機能し、前記導電体が電荷蓄積容量部の１電極として機能するこ
とを特徴とする請求項１記載の半導体装置。
【請求項４】前記第１および第２の半導体領域は単結
晶シリコンよりなる領域であり、前記導電体領域はアモルファスシリコンおよび多結晶シ
リコンの少なくとも一方からなる領域であることを特徴
とする請求項１から３のいずれか１記載の半導体装置。
【請求項５】前記薄膜の酸素の表面濃度が１×１０
⁺¹⁵ｃｍ^-2以上４×１０⁺¹⁵ｃｍ^-2以下であることを特
徴とする請求項１から４のいずれか１記載の半導体装
置。