JPH1093046A

JPH1093046A - 半導体装置およびその製造方法

Info

Publication number: JPH1093046A
Application number: JP8245363A
Authority: JP
Inventors: Mitsuhiro Noguchi; 充宏野口; Takeshi Hamamoto; 毅司浜本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-17
Filing date: 1996-09-17
Publication date: 1998-04-10

Abstract

(57)【要約】【目的】本発明は、単結晶半導体と多結晶半導体の両方
が露出した半導体表面上でも、良好なゲート電極が形成
される半導体装置とその製造方法を提供する。【構成】半導体基板に形成された第１の単結晶半導体領
域と、第１の単結晶半導体領域に前記基板まで達するよ
うに形成されたトレンチと、トレンチの下部側壁と底面
に形成された第１の絶縁膜と、第１の絶縁膜に接してト
レンチ内に形成された多結晶半導体領域と、トレンチの
上部側壁に沿って第１の絶縁膜と接するように形成さ
れ、その厚さは第１の絶縁膜の厚さよりも厚く、深さは
厚さよりも大きい第２の絶縁膜と、第１の単結晶領域と
上面または側面で隣接し、第２の絶縁膜の上面および側
面に隣接し、多結晶半導体領域の上面に接して形成され
た第２の多結晶半導体領域を有し、多結晶半導体領域と
第２の単結晶半導体領域との界面は、第２の単結晶領域
と第２の絶縁膜との界面よりも低く形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関わり、特に多結晶半導体と単結晶半導体の
両方が表面に露出した半導体上に形成されたＭＩＳＦＥ
Ｔを含む半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、キャパシタ面積を増大させるため
に、基板内にトレンチを形成しその中にキャパシタ絶縁
膜および蓄積電極を形成する基板プレート型トレンチキ
ャパシタ型ＤＲＡＭが用いられている。

【０００３】この基板プレートトレンチキャパシタを用
いたＤＲＡＭでは、メモリセル面積縮小のために、トレ
ンチキャパシタとゲートとの間隔を縮小し、トレンチキ
ャパシタ上にゲート電極が形成される場合がある。この
ような場合において、トレンチ上に形成される絶縁膜が
薄膜化すると次のような問題が生じる。この問題点を図
２１、２２を用いて説明する。

【０００４】図において、１は半導体基板、８はゲート
電極、７はゲート絶縁膜、７’はゲート絶縁膜と同時に
形成された絶縁膜、９はソース電極、９’はドレイン電
極、４はトレンチ、５はキャパシタ絶縁膜、６は蓄積電
極、１４はカラー絶縁膜、１１はビット線コンタクト、
１３はビット線を示す。

【０００５】また、図２１（ａ）、（ｂ）はゲートがト
レンチ近傍まで形成された場合の平面図、および矢視Ａ
−Ａ’の断面図をそれぞれ示す。また、図２２（ａ），
（ｂ）はさらに面積が縮小して、トレンチ４の上にゲー
ト電極８が形成された場合の上面図、および矢視Ａ−
Ａ’の断面図をそれぞれ示す。

【０００６】図２２（ａ）において、蓄積電極６は多結
晶半導体で形成され、従来ゲート絶縁膜７および７’は
半導体領域１および蓄積電極６の酸化または窒化によっ
て形成している。

【０００７】多結晶半導体６の領域には結晶粒の異なる
結晶方位や粒界が存在し、これらは多結晶半導体に含ま
れる不純物の空間的不均一性の影響を受けるため、７’
の厚さおよび膜質は単結晶半導体上に形成したものより
も、厚さや膜質で不均一になってしまう。このため、ゲ
ート電極８と蓄積電極６との間の耐圧およびリーク電流
に不均一が生じ、ＤＲＡＭの特性を劣化させる原因とな
る。

【０００８】また、ゲート電極８の加工の際、エッチン
グストッパとして絶縁膜７または７’を用いると、絶縁
膜の不均一性のために絶縁膜７が薄膜化した場合には、
ゲート電極８と絶縁体７および７’の選択比が減少し、
ゲート形成エッチングの際、蓄積電極６がオーバーエッ
チングされ、形状が悪化する。

【０００９】さらに、基板１および蓄積電極６の半導体
を絶縁膜化してゲート絶縁膜７、７’を得ているため、
基板１および蓄積電極６に含まれる、例えば、鉄や銅な
どの汚染不純物がゲート絶縁膜７、７’形成時に取り込
まれ、ゲート耐圧やリーク電流を悪化させてしまう。さ
らに、基板１および蓄積電極６に含まれる酸素、点欠
陥、および転位がゲート絶縁膜７、７’形成に影響を与
え、ゲート耐圧が悪化する。

【００１０】このような問題は、単結晶半導体と多結晶
半導体の両方が露出した表面に、前記単結晶半導体と多
結晶半導体を酸化または窒化により絶縁膜化して、ゲー
ト絶縁膜を形成する他の半導体装置にも同様に生じる。

【００１１】この問題に対する１つの解決法としては、
トレンチキャパシタ上に単結晶半導体領域を形成し、そ
の上にゲート電極を形成できればよい。従来の公知例と
しては、図２３のようにトレンチキャパシタを形成した
後、トレンチキャパシタ蓄積電極６上に絶縁膜１６を形
成し、その上に半導体領域１からの横方向成長によって
単結晶エピタキャル領域２を形成する方法（N.C.C.Lu,
T.V.Rajeevakumar,G.B.Bronner,B.Ginberg,B.J.Machesn
ey and E.J.Sprogis IEDM Technical Digest, 588(198
8)）が知られている。

【００１２】この方法では、トレンチ４上にゲート電極
８が形成された場合でも、横方向成長によって得た単結
晶領域２上にゲート絶縁膜７が形成されるため、絶縁膜
７を均一性よく形成することができる。

【００１３】ところが本公知例では、トレンチ４上に形
成された単結晶領域２の幅の制御が困難である欠点があ
る。この問題を示すために、図２４、２５を用いて、図
２３のトレンチ上部の製造方法を説明する。

【００１４】この方法では、まずトレンチ４を形成、キ
ャパシタ絶縁膜５および蓄積電極多結晶半導体６を形成
した後、図２４のようにその蓄積電極６表面に絶縁膜１
６を形成する。絶縁膜１６の形成方法は、例えば、シリ
コン窒化膜からなるトレンチマスク材３を用いた選択酸
化または選択窒化法を用いてもよいし、例えばシリコン
酸化膜を全面に堆積してエッチバックする方法を用いて
もよい。

【００１５】次に、トレンチマスク材３および例えばシ
リコン酸化膜からなる絶縁膜１２ｃを取り除いた後で、
シリコンの単結晶膜２をエピタキシャル成長する。この
とき、本公知例では、トレンチ上にもシリコン単結晶膜
２のみを成長し、トレンチ上にトレンチ蓄積電極６から
成長した多結晶半導体膜が形成されるのを防ぐため、図
２５（ａ）のように、前記絶縁膜１６で蓄積電極６の上
部を覆っておく必要がある。

【００１６】さらに、半導体単結晶エピタキシャル層２
に覆われていないトレンチ上部の絶縁膜１６を、例えば
弗化アンモニウムによって開口し、さらに半導体成長を
行う。これによって図２５（ｂ）のように、蓄積電極６
と半導体単結晶エピタキシャル層２との電気的接続が、
蓄積電極から成長した多結晶層１５と単結晶層２’によ
って行われる。本公知例では、図２５（ａ）に示す単結
晶領域の横方向成長量ａのばらつきによって、トレンチ
接続の問題点が生ずる。すなわち、横方向成長量ａが非
常に少ない場合には、図２６（ａ）のようにトレンチ４
上に多結晶領域１５が広がってしまう。

【００１７】ここで、セル微細化のために選択成長膜２
および２’の膜厚を少なくすると、多結晶領域１５が選
択成長膜表面２’と同様に、表面に露出してしまう。こ
の多結晶領域１５の上にゲート電極８が形成されると、
前述のようにゲート均一性が悪化する。

【００１８】一方、横方向成長量ａがトレンチ４の最小
幅の１／２よりも大きい場合には、絶縁膜１６に開口が
形成されないため、図２６（ｂ）のように蓄積電極６と
エピタキシャル層２との電気的接続が為されなくなる。

【００１９】また、本公知例では、半導体単結晶領域を
得るのに、単結晶領域２のエピタキシャル成長を行った
後、絶縁膜１６に開口し、さらに半導体成長をする必要
がある。

【００２０】そこで、絶縁膜１６を開口するプロセスで
汚染、または単結晶領域２上の半導体成長前の表面洗浄
処理が不充分で、例えばシリコン酸化膜等の自然酸化膜
やカーボン不純物やＳｉＣが残る可能性がある。

【００２１】このまま単結晶領域２’の成長を行うと、
単結晶領域２と２’との界面に汚染物質または絶縁膜が
残るため、２’の単結晶成長が阻害されたり、半導体領
域２’上に形成するトランジスタに接合リーク特性が悪
化する。さらに、２回の半導体成長を用いているため工
程が複雑である。

【００２２】

【発明が解決しようとする課題】このように従来、単結
晶半導体と多結晶半導体の両方が露出した表面に、前記
単結晶半導体と多結晶半導体を酸化または窒化などによ
り絶縁膜化して、その上にゲート絶縁膜を形成する半導
体装置において、多結晶半導体上に形成された絶縁膜に
不均一性、不純物汚染、または耐圧劣化が生じてしまう
問題点が生じていた。

【００２３】本発明は、上記の問題を解決すべく為され
たもので、その目的とするところは、単結晶半導体と多
結晶半導体の両方が露出した表面上でも、均一な膜厚お
よび特性を有し、さらに多結晶半導体領域に含まれる結
晶欠陥や不純物の影響の少ないゲート絶縁膜、およびそ
の形成方法を提供することにある。

【００２４】

【課題を解決するための手段】本発明の骨子は、大きく
２つに分けられる。第１は、多結晶半導体領域を単結晶
半導体領域よりも予め低く形成し、その上に半導体の選
択成長を行うことにより、多結晶領域の上にも単結晶領
域を形成することにある。ここで、多結晶領域の表面に
選択成長用のマスク絶縁膜を形成しなくとも、単結晶領
域を多結晶領域上に拡大することが可能なところに本発
明の特徴がある。

【００２５】第２は、ゲート絶縁膜を堆積膜で形成する
ことによって、均一性、基板欠陥および不純物の影響を
受けないことにある。さらに多結晶半導体領域と単結晶
半導体領域の間の絶縁膜がエッチングによって後退して
も、再びゲート絶縁膜が堆積されるためリーク電流を抑
えられる構造となるところに本発明の特徴がある。

【００２６】上記課題を解決するために、第１の発明に
関わる半導体装置（請求項１）は、半導体基板と、前記
半導体基板の主面に形成された第１の単結晶半導体領域
と、前記第１の単結晶半導体領域に前記半導体基板まで
達するように形成されたトレンチと、前記トレンチの下
部側壁および底面に形成された第１の絶縁膜と、前記第
１の絶縁膜に接して前記トレンチ内に形成された多結晶
半導体領域と、前記トレンチの上部側壁に沿って形成さ
れ、前記第１の絶縁膜と接するように形成され、そのト
レンチ側壁に垂直な厚さは前記第１の絶縁膜のトレンチ
側壁に垂直方向の厚さよりも厚く、そのトレンチ側壁に
沿った深さは前記トレンチ側壁に垂直な厚さよりも大き
い第２の絶縁膜と、前記第１の単結晶領域と上面または
側面で隣接し、前記第２の絶縁膜の上面および側面に隣
接し、前記多結晶半導体領域の上面に接して形成された
第２の多結晶半導体領域を有し、前記多結晶半導体領域
と前記第２の単結晶半導体領域との界面は、前記第２の
単結晶領域と前記第２の絶縁膜との界面よりも低く形成
されていることを特徴とする。

【００２７】さらに、本発明の半導体装置（請求項２）
は、前記多結晶半導体領域と前記第２の単結晶半導体領
域との界面は、前記トレンチ内に形成されていることを
特徴とする。

【００２８】さらに、本発明の半導体装置（請求項３）
は、前記第２の単結晶半導体領域において、ｐｎ接合が
前記トレンチ内に形成されていることを特徴とする。

【００２９】さらに、本発明の半導体装置（請求項４）
は、前記第２の単結晶半導体領域に対向して、ゲート絶
縁膜を挟んでゲート電極が形成され、前記ゲート電極が
前記トレンチ上に形成されていることを特徴とする。

【００３０】上記半導体装置の製造方法（請求項５）
は、半導体基板の主面に形成された第１の単結晶半導体
領域をエッチングして前記半導体基板に達するようにト
レンチを形成する工程と、前記トレンチの上部側壁に、
トレンチ側壁に沿った深さがトレンチ側壁に垂直な厚さ
よりも大きい第１の絶縁膜を形成する工程と、前記第１
の絶縁膜に接し、前記第１の絶縁膜の前記上面よりも下
の面まで前記トレンチ内部に第１の多結晶半導体層を埋
め込み、第１の多結晶半導体領域を形成する工程と、前
記第１の多結晶半導体領域の一部および前記第１の単結
晶半導体領域の一部に、トレンチ側壁に沿った深さが前
記第１の絶縁膜よりも浅く、前記第１の多結晶半導体領
域と前記第１の単結晶領域において、同一の深さを有す
る第２の絶縁膜を形成する工程と、前記第１の多結晶半
導体領域領域において、前記第２の絶縁膜が表面に形成
されていない領域と、前記第１の単結晶半導体領域の表
面を露出させる工程と、前記第１の単結晶半導体領域と
前記第１の多結晶半導体領域の前記表面に、それぞれ選
択的に第２の単結晶半導体領域となる単結晶半導体層お
よび第２の多結晶半導体層を形成し、形成したそれぞれ
の前記第２の単結晶半導体領域と前記第２の多結晶半導
体層とを、前記第１の絶縁膜の前記上面よりも下部の前
記トレンチ内で接合させる工程とを具備し、前記第２の
絶縁膜の形成は、前記第２の単結晶半導体領域および第
２の多結晶半導体層の形成よりも前に行われ、前記第２
の絶縁膜の形成は、前記トレンチの形成よりも後に行わ
れることを特徴とする。

【００３１】上記半導体装置（請求項１乃至３）は、前
記第２の単結晶半導体領域上に、ゲート絶縁膜を介して
ゲート電極を形成し、前記ゲート電極の両側の前記第２
の単結晶半導体領域にソース／ドレイン領域を形成し
て、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）を構成するのが望ましい。

【００３２】また、前記トレンチ内部に形成された多結
晶半導体領域は、トレンチ側壁と多結晶半導体層の間に
キャパシタ絶縁膜を具備させることにより、トレンチキ
ャパシタとして応用することができ、前記ゲート電極の
１部は前記トレンチの上部に形成することができる。

【００３３】また、前記多結晶半導体および単結晶半導
体は、シリコンまたはシリコンゲルマニウム混晶からな
り、前記絶縁領域はシリコン酸化膜を含むことが望まし
い。本発明の請求項１乃至４の構成では、第１の単結晶
半導体と多結晶半導体の両方が露出した表面に、第２の
単結晶半導体領域をエピタキシャル成長し、多結晶領域
の上にまで形成している。

【００３４】そこで、その上にゲート絶縁膜を形成する
場合、第２の単結晶半導体領域の成長を制御することに
よって、第１の単結晶半導体と多結晶半導体に含まれる
不純物、または、欠陥の影響を軽減できるため、ゲート
絶縁膜の耐圧やリーク特性を改善することができる。

【００３５】これは、例えば第２の単結晶半導体領域の
成長膜厚が、第１の単結晶半導体および多結晶半導体か
らの不純物や欠陥の拡散距離よりも充分厚くなるよう
に、第２の単結晶半導体領域の成長温度や成長時間、前
処理を制御すればよい。

【００３６】さらに、ゲート絶縁膜を第２の単結晶領域
上に形成することができ、多結晶半導体上に形成された
場合よりも、膜厚、応力や歪などの機械的特性の均一
性、および耐圧やリーク特性という電気的特性の均一性
を改善することができる。

【００３７】また、トランジスタをエピタキシャル成長
層上に形成しているため、本発明の請求項５の製造方法
を用いれば、不純物濃度が急峻に変化するチャネル領域
や、ヘテロエピタキシャル成長層をトランジスタ領域に
用いることができる。よって、例えば不純物濃度を低く
抑えることによって、より高移動度のチャネル領域を形
成することが可能になる。

【００３８】さらに前述の公知例に比較して、次のよう
な効果がある。すなわち、本発明の請求項２あるいは４
の製造方法を用いれば、多結晶領域の表面に選択成長用
のマスク絶縁膜を形成しなくても、単結晶領域を多結晶
領域上に拡大することが可能である。

【００３９】また、第２の単結晶半導体成長膜厚が厚く
なっても、多結晶半導体と第１の単結晶半導体との接続
を保つことができ、前述の公知例図２６（ｂ）のよう
に、多結晶半導体上を単結晶領域が埋めてしまうため多
結晶領域と単結晶領域との接続ができないという不良が
生じることがない。

【００４０】さらに、第２の半導体領域の成長は、２回
行う必要がなく１度でよく、工程が短縮できる。

【００４１】さらに、図２３の公知例では、第２の単結
晶領域２のエピタキシャル成長を行った後絶縁膜１６に
開口しさらに半導体成長をする必要があるが、本実施例
ではその必要がない。その結果絶縁膜１６を開口するプ
ロセスで汚染、または、単結晶領域２上の半導体成長前
の表面洗浄処理が不充分で、例えば、シリコン酸化膜の
自然酸化膜やカーボン不純物やＳｉＣが残る可能性がな
い。

【００４２】よって、公知例で存在した、２回目の半導
体成長領域２’と１回目の単結晶領域２との界面に汚染
物質または絶縁膜が残って、２’の単結晶成長が阻害さ
れたり、半導体領域２’上に形成するトランジスタの接
合リーク特性が悪化することがない。

【００４３】前記課題を解決する為の第２の発明に関わ
る半導体装置（請求項６）は、半導体基板と、前記半導
体基板の主面に形成された第１の単結晶半導体領域と、
前記第１の単結晶半導体領域に前記半導体基板まで達す
るように形成されたトレンチと、前記トレンチの下部側
壁および底面に形成された第１の絶縁膜と、前記第１の
絶縁膜に接して前記トレンチ内に形成された多結晶半導
体領域と、前記トレンチの上部側壁に沿って形成され、
前記第１の絶縁膜と接するように形成され、そのトレン
チ側壁に垂直な厚さは前記第１の絶縁膜のトレンチ側壁
に垂直な厚さよりも厚く、前記トレンチ側壁に沿った深
さは前記トレンチ側壁に垂直な厚さよりも大きい第２の
絶縁膜と、前記第２の絶縁膜の上面は、前記第１の単結
晶半導体領域および前記多結晶半導体領域よりも低く溝
を形成するように位置し、前記第１の単結晶半導体領域
の表面および前記溝部に露出する側壁部と、前記第２の
絶縁膜の上面と、前記多結晶半導体領域の前記溝部に露
出する側壁部および上面の一部との上に形成された第３
の絶縁膜と、前記第３の絶縁膜を挟んで、前記第１の単
結晶半導体領域と前記第２の絶縁膜と前記多結晶半導体
領域のすべてに隣接する導電層を有し、前記導電層の少
なくとも一部は、前記溝部において前記第１の単結晶半
導体領域の表面よりも低く形成され、前記多結晶半導体
領域の表面よりも低く形成されることを特徴とする。

【００４４】また、上記半導体装置の製造方法（請求項
７）は、半導体基板の主面に形成された第１の単結晶半
導体領域をエッチングして前記半導体基板まで達するよ
うにトレンチを形成する工程と、前記トレンチの上部側
壁に、トレンチ側壁に沿った深さがトレンチ側壁に垂直
な厚さよりも大きい第１の絶縁膜を形成する工程と、前
記第１の絶縁膜に接し、前記トレンチ内部に多結晶半導
体層を埋め込み、多結晶半導体領域を形成する工程と、
前記第１の単結晶半導体領域の表面、前記第１の絶縁膜
の上面および前記多結晶半導体領域の表面を露出させる
工程と、前記第１の単結晶半導体領域の表面、前記第１
の絶縁膜の上面および前記多結晶半導体領域の表面に第
２の絶縁膜を堆積する工程と、前記第２の絶縁膜を挟ん
で、前記第１の単結晶半導体領域の表面上、前記第１の
絶縁膜の上面上および前記多結晶半導体領域の表面上に
導電膜を堆積する工程とを具備することを特徴とする。
前記トレンチ内部に形成された多結晶半導体領域は、ト
レンチ側壁と多結晶半導体領域の間にキャパシタ絶縁膜
を具備させることにより、トレンチキャパシタとして応
用することができ、前記ゲート電極の１部は前記トレン
チの上部に形成することができる。

【００４５】請求項６の第３の絶縁膜、請求項７の第２
の絶縁膜が、ＨＴＯ（High Temper-ature Oxide）膜ま
たはＳｉＮ膜を含むことが望ましい。また、請求項６の
第１の絶縁膜は、ＳｉＮ膜を含むことが望ましい。ま
た、前記多結晶半導体および単結晶半導体は、シリコン
またはシリコンゲルマニウム混晶からなり、前記絶縁領
域はシリコン酸化膜を含むことが望ましい。本発明の請
求項６の構成では、第１の単結晶半導体と多結晶半導体
の両方が露出した表面に、堆積膜を含む絶縁膜を形成し
ゲート絶縁膜としている。このため、ゲート絶縁膜とし
て基板欠陥および不純物の影響を受けず、均一性の良い
製膜ができる。

【００４６】さらに、本発明の請求項７の製造方法を用
いれば、多結晶半導体領域と単結晶半導体領域の間の絶
縁膜がエッチングによって後退してもゲート絶縁膜分だ
け埋め戻される。このため、ゲート電極と多結晶半導
体、およびゲート電極と単結晶半導体との間にもゲート
絶縁膜が均一に形成され、ゲート絶縁膜の耐圧向上およ
びリーク電流を少なくできる。

【００４７】さらに、多結晶半導体領域と単結晶半導体
領域の間の絶縁膜上にもゲート絶縁膜分だけ埋め戻され
ているため、ゲートを加工する場合の平坦性が向上し、
ゲートのリソグラフィのフォーカス余裕およびエッチン
グのプロセス余裕を向上できる。

【００４８】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００４９】（第１の実施形態）図１（ａ）は、本発明
の第１の実施形態に係わる半導体記憶装置の平面図であ
り、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿った断
面図である。

【００５０】本実施形態に係わる半導体記憶装置のメモ
リセル領域は、高濃度のｎ型単結晶半導体層１ａとこの
上に形成されたｐ型単結晶半導体層１ｂの２層からなる
半導体基板１に形成されている。

【００５１】前記半導体基板１に形成されたトレンチ４
には、ＭＯＳキャパシタが形成されている。すなわち、
ｎ型半導体層１ａはＭＯＳキャパシタのプレート電極と
なり、トレンチ４の内面に形成されたキャパシタ絶縁膜
５と、このキャパシタ絶縁膜５を介してトレンチ４を埋
め込むように形成されたキャパシタ蓄積電極６とによ
り、ＭＯＳキャパシタが形成されている。蓄積電極６は
多結晶半導体から構成されている。

【００５２】また、トレンチ４の上部側面には、トレン
チ４を囲むように、半導体基板１とトレンチ４の内部構
造とを分離するカラー素子分離絶縁膜１４が形成されて
いる。このカラー絶縁膜１４はトレンチ４に自己整合的
に形成される。

【００５３】単結晶半導体領域（半導体基板）１及び多
結晶半導体領域（蓄積電極）６の上には、第２の単結晶
半導体領域２および第２の多結晶半導体領域６’がそれ
ぞれ形成されている。本発明の特徴的な構造として、単
結晶領域２が多結晶領域６の上まで形成され、単結晶領
域２と多結晶領域６’との界面がカラー素子分離絶縁膜
１４の上面よりも下に形成されていることが挙げられ
る。

【００５４】さらに、第２の単結晶半導体領域２の上部
には、ゲート絶縁膜７を介してゲート電極８が形成され
ている。このゲート電極８は、例えばビット線１３に対
して直交してパターニングされてワード線になってい
る。

【００５５】ゲート電極８の両側の第２の単結晶半導体
領域２には、ｎ型拡散層９および９’が形成されてい
る。このｎ型拡散層９および９’は、平面型ＭＯＳトラ
ンジスタのソースおよびドレイン電極であり、一方の拡
散層９は多結晶半導体領域６’を介して直下のトレンチ
キャパシタ電極６に接続されている。すなわち、トレン
チキャパシタの１部は、ｎ型拡散層９の下部に形成され
るように構成されている。

【００５６】このような構造を有する単結晶半導体領域
２の上では、ゲート電極８を囲むように絶縁膜１２ｂが
形成され、さらに全面を覆うように層間絶縁膜１２ａが
形成されている。さらに、この層間絶縁膜１２ａを貫く
ように、ビット線コンタクト１１が形成され、ｎ型拡散
層９’の１部はビット線コンタクト１１を介してビット
線１３に接続されている。

【００５７】上記のように、本発明の半導体記憶装置
は、トレンチキャパシタの１部がＭＯＳトランジスタの
下部に形成され、半導体装置の実装密度を向上させてい
る。

【００５８】次に、図２から図８を用いて、この実施形
態に係わる半導体記憶装置の製造方法を説明する。な
お、図２ないし図４の（ａ），（ｂ）は、それぞれ図１
の（ａ），（ｂ）に対応する製造工程図である。

【００５９】まず、図２に示すように、例えばリン濃度
１０¹⁹ｃｍ^-3のｎ⁺型Ｓｉ基板に、例えばボロン濃度１
０¹⁵ｃｍ^-3のｐ型層がエピタキシャル成長された基板１
を準備する。エピタキシャル層の厚みは、例えば０．３
〜２μｍとする。

【００６０】次いで、セルアレイ領域にボロンをイオン
注入してウェル拡散し、セルアレイ領域のｐ型層の濃度
を最適化する。例えば、この濃度は１０¹⁵ｃｍ^-3〜１０
¹⁸ｃｍ^-3とする。

【００６１】次いで、エピタキシャル層の表面を酸化
し、例えば０．０１〜０．０５μｍの厚さのＳｉ酸化膜
１２ｃを作成する。さらに、シリコン窒化膜１２ｄを例
えば０．０３〜０．５μｍ、シリコン酸化膜１２ｅを例
えば０．１〜２μｍその上に堆積する。

【００６２】次いで、リソグラフィと反応性イオンエッ
チング技術により、トレンチ４を形成することにより、
図２の構造が得られる。トレンチ４の深さは、例えば１
μｍから２０μｍの間とする。さらに、トレンチ４内の
基板プレート電極の容量を大きくするために、リンやヒ
素などの不純物を、例えば１×１０¹³ｃｍ^-2〜１×１０
¹⁶ｃｍ^-2の濃度で、トレンチ４にイオン注入してもよ
い。

【００６３】次に、トレンチ４の内壁にキャパシタ絶縁
膜を形成した後、蓄積電極６となる第１層多結晶シリコ
ン膜を全面堆積する。キャパシタ絶縁膜５は、例えばシ
リコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層
膜（実効膜厚３〜１０ｎｍ）とする。第１層多結晶シリ
コン膜には、例えばＡｓをイオン注入して低抵抗化す
る。

【００６４】続いて、ケミカルドライエッチング技術に
より第１層多結晶シリコン膜を絶縁膜１２ｄで表面が止
まるようにエッチバックし、絶縁膜１２ｅを例えば弗化
アンモニウムによって取り除く。さらに、蓄積電極６を
エッチバックして、図３に示すように蓄積電極６をトレ
ンチ４に残置する。その後、シリコン基板１および絶縁
膜１２ｄ、１２ｃ上に露出したキャパシタ絶縁膜５をケ
ミカルドライエッチングにより除去する（図３）。

【００６５】さらに、図４のように、トレンチ４の上部
露出部の内面を酸化し、カラー素子分離酸化膜１４を形
成する。酸化膜厚は、例えば２０〜３００ｎｍの間とす
る。また、この絶縁膜１４作成の後工程として、絶縁膜
厚さ確保と厚い酸化による熱応力による劣化を防ぐた
め、例えばシリコン酸化膜を堆積し、続いてこの酸化膜
を異方性エッチングすることにより、素子分離絶縁膜１
４の側壁にさらなる絶縁膜を堆積する方法を挿入しても
よい。

【００６６】本発明では、蓄積電極６の表面が半導体基
板１の表面よりも低くなることが必要であるが、低くな
りすぎると後に述べる蓄積電極６とｎ型拡散層９との接
続が困難になる。そこで、図５のように、蓄積電極６の
上にさらに多結晶シリコンを堆積し、これをエッチバッ
クして蓄積電極６の高さを高くしてもよい。この後、多
結晶シリコン膜には、例えばＡｓをイオン注入して低抵
抗化してもよい。最終的な蓄積電極６の高さは、カラー
絶縁膜１４またはシリコン基板１の上面よりも低くなる
ようにする。

【００６７】次に、図６に示すように、基板表面にマス
ク材２０（例えば窒化シリコン）を選択的に形成して、
素子分離領域形成のためのトレンチ２１を形成する。ト
レンチ２１の深さは、例えば０．１〜２μｍの間とす
る。

【００６８】素子分離のためのトレンチ２１を形成後、
例えばシリコン酸化膜からなる絶縁膜を全面に０．１〜
４μｍ堆積し、図７に示すように、基板１の表面に対し
±０．３μｍの範囲に入るようにエッチバックする。

【００６９】次いで、マスク材２０、絶縁膜１２ｄおよ
び１２ｃを、例えば反応性エッチングによって順次取り
除き、さらに図８のように、シリコンを例えば０．０２
〜０．５０μｍ成長させる。

【００７０】この時、シリコン単結晶基板１より延びた
単結晶領域２と、多結晶蓄積電極６から延びた多結晶領
域６’が接続するようにする。この時、トレンチ４内の
蓄積電極６の高さが基板１の上面より低いため、単結晶
領域２がトレンチ４上に広がって形成され、単結晶領域
２の面積を広げることができる。

【００７１】これ以降、図１の完成形に到るまでの途中
段階は図示しないが、単結晶領域層２の表面を、例えば
４〜２０ｎｍ酸化または窒化してゲート絶縁膜７を形成
し、ゲート電極８となる第２層多結晶シリコン膜を全面
に堆積し、ＰＯＣｌ₃拡散を行ってこれを低抵抗化す
る。

【００７２】さらに、絶縁膜１２ｂとなるシリコン窒化
膜を全面堆積した後、リソグラフィと反応性イオンエッ
チングにより加工して、ゲート電極８を形成する。さら
に、全面に例えばＡｓをイオン注入してｎ型拡散層９、
９’を形成する。

【００７３】次いでシリコン窒化膜をさらに全面堆積
し、異方性エッチングによって切り立ったゲート電極８
の側壁に絶縁膜１２ｂ’を残すことにより、ゲート側壁
絶縁膜を形成する。この側壁膜と、リソグラフィの直前
に堆積したシリコン窒化膜１２ｂがゲート電極８を取り
囲むようになり、ビット線１３と電気的絶縁を保つこと
が容易になる。

【００７４】この後、ビット線１３とｎ型拡散層９との
接続抵抗を下げるため、例えばＡｓなどを拡散層９にイ
オン注入してもよい。

【００７５】さらに、層間絶縁膜１２ａを全面堆積した
後、リソグラフィと反応性イオンエッチングによりビッ
ト線コンタクト１１を作成する。その後、ビット線材、
例えば多結晶シリコンを全面堆積し、ビット線１３を加
工し、さらに上層の配線層（不図示）を加工して完成す
る。

【００７６】実施例１で必要な条件は、単結晶領域２お
よび多結晶蓄積電極６’を成長する前に、多結晶蓄積電
極領域６を絶縁膜１４および半導体単結晶基板１よりも
低く形成することにある。図９（ａ）に示すように、多
結晶蓄積電極領域６の高さが基板１および絶縁膜１４よ
りも高いと、図９（ｂ）に示すように、成長後表面で単
結晶成長領域よりも多結晶成長領域が拡大してしまう。
この結果、トレンチ４上にゲートが形成されると、ゲー
ト絶縁膜が多結晶領域上に形成されるため電気的特性が
劣化する。

【００７７】本実施例では、素子分離３を形成してから
後に単結晶成長領域２を形成している。そのため、素子
分離３を形成ときの熱工程によって、基板不純物または
欠陥が表面に拡散しても、その影響を受けずに急峻なプ
ロファイルのセルトランジスタ領域２を形成することが
できる。

【００７８】さらに、選択成長によって、トレンチ蓄積
電極６とセルトランジスタ領域２が接続され、他のセル
トランジスタ間の分離は保たれる為、蓄積電極６と単結
晶領域２との接続に、従来必要であった接続電極の不要
な部分を取り除くリソグラフィやエッチング工程が必要
なく、工程短縮ができる。

【００７９】さらに、接続電極とトレンチ６、または接
続電極とトランジスタ領域２との合わせ余裕分セルを縮
小することができる。また、接続電極用コンタクトをゲ
ート形成後に形成する必要が無いため、トレンチ上のゲ
ート側壁絶縁膜１２ｂの厚さおよび隣接するゲート８の
間隔を縮小することができる。

【００８０】また、本実施形態の変形例としては、素子
分離３を形成する前に半導体選択成長によってトレンチ
の蓄積電極６と単結晶半導体領域２を形成する方法があ
る。この方法でも、ゲート絶縁膜形成以降の工程は実施
例１と同じであり、最終的な半導体装置の構成は図２と
同じなので説明は省略する。

【００８１】本変形例では、素子分離３と単結晶領域２
との界面が単結晶領域２を形成するときに存在しないた
め、界面部分での選択成長の乱れやファセット形成、お
よび積層欠陥形成がなく、これらに起因した、例えばｎ
型層９とｐ型層２との接合リーク電流やセルトランジス
タチャネル部の成長層２と半導体基板１との間のリーク
電流を低減できる。

【００８２】また、本変形例でも、蓄積電極６と単結晶
領域２との接続に、従来必要であった接続電極の不要な
部分を取り除くリソグラフィやエッチング工程が必要な
く工程が短縮できる。よってリソグラフィに必要な、接
続電極とトレンチ６、または接続電極とトランジスタ領
域２との合わせ余裕分セルを縮小することができる。ま
た、接続電極用コンタクトをゲート形成後に形成する必
要がないため、トレンチ上のゲート側壁１２ｂの厚さお
よびゲート間間隔を縮小することができる。（第２の実
施形態）図１０（ａ）は本発明の第２の実施形態に係わ
る半導体装置を示す平面図であり、図１０（ｂ）は図１
０（ａ）のＡ−Ａ’線に沿った断面である。なお、図１
と同一部分には、同一符号を付けて重複する説明は省略
する。

【００８３】本実施形態は、第１の実施形態と基本的に
は同一であるが、単結晶成長層２の形成方法、およびそ
の形状が第１の実施形態と異なっている。本実施形態で
は、単結晶成長層２は、トレンチ４の上部およびその開
口にそって形成されたカラー素子分離膜１４の上部に形
成され、トレンチ４の内部に向かって露出される半導体
基板１の側面に接している。

【００８４】本実施形態の形成方法は、トレンチ４内に
蓄積電極６をエッチバックして残置するまでは、第１の
実施形態の図４と同じである。その後、図１１に示すよ
うに、トレンチ４にさらに、例えば多結晶シリコンを堆
積しエッチバックすることにより、多結晶シリコン層
６’でトレンチ４を埋め戻す。

【００８５】このとき、多結晶シリコン層６’の上面は
半導体基板１の上面よりも低くする必要があり、例えば
０．０２〜０．７μｍ半導体基板１の上面よりも低く形
成することとする。この後、多結晶シリコン膜には、例
えばＡｓをイオン注入して低抵抗化してもよい。

【００８６】ついで、例えば図１２のように弗化アンモ
ニウム溶液によって、カラー絶縁膜１４の上部露出部を
取り除き、半導体基板１がトレンチ側面に露出するよう
にする。このとき、カラー絶縁膜１４の下部は多結晶シ
リコン膜６’で覆われているため、エッチバックされず
に残る。

【００８７】この工程で多結晶シリコン膜６’をトレン
チ４内に埋め込みエッチバックする替わりに、例えばレ
ジストを塗布した後に、レジストをエッチバックする
か、またはレジストの上部だけ露光し現像することによ
って、多結晶シリコン層６’の替わりにレジストを残置
させてもよい。その場合、カラー絶縁膜１４をエッチン
グした後にトレンチ４内に残置したレジストを取り除
く。

【００８８】ついで、例えば図１３のように、アモルフ
ァスシリコンからなる導電層１８を全面堆積する。この
層１８は、相転移によって単結晶基板１と固相エピタキ
シャル成長する物質であればよく、例えばアモルファス
シリコンゲルマニウム混合物でもよい。この後、多結晶
シリコン膜には例えばＡｓをイオン注入して低抵抗化し
てもよい。堆積する厚さは、層１８によって半導体基板
１とトレンチ蓄積電極６’が接続される厚さ以上とす
る。

【００８９】さらに、図１４のように、導電層１８をエ
ッチバックすることによりトレンチ内部に残置されるよ
うにする。エッチバック後の層１８の高さは、半導体基
板１とトレンチ蓄積電極６’が接続され、絶縁膜１２ｄ
の上面よりも低くなるようにする。

【００９０】ついで、絶縁膜１２ｄおよび１２ｃを取り
除いた後、図１５のように、例えば５５０〜９００℃の
間に加熱することによって、アモルファス導電層１８を
固相エピタキシャル成長させる。このとき種結晶となる
部分は、トレンチ４側面に形成された半導体単結晶基板
１と多結晶シリコン領域６’とになり、これら双方から
それぞれ単結晶成長領域２および多結晶成長領域１５が
生ずる。

【００９１】ここで、第１の実施形態と同様に、多結晶
領域６’の高さを単結晶基板１およびカラー絶縁膜１４
の上面よりも下げておくことによって、トレンチ表面に
近い単結晶領域２がトレンチ４の表面を覆い、トレンチ
４上に単結晶領域２が優先的に形成される。

【００９２】このとき、この固相成長と絶縁膜１２ｄお
よび１２ｃを取り除く順番は逆でもよい。この後、素子
分離３を形成し、ゲート絶縁膜形成以降を形成する。こ
れらは第１の実施形態の変形例と同じなので説明を省略
する。

【００９３】本実施形態では、アモルファス導電層１８
をエッチバックして平坦にトレンチ４内に埋め込むこと
ができ、かつ半導体基板１の上には成長領域を形成させ
ないことが可能である。このため、ゲート形成のために
平坦な半導体基板表面１とこれに続く平坦な単結晶成長
領域２を得ることができ、ゲート形成におけるリソグラ
フィやエッチングのフォーカス余裕、およびエッチング
量に対する余裕を向上できる。

【００９４】さらに、アモルファス導電層１８の形成に
は、絶縁膜および半導体に対して選択性を必要としない
全面堆積を使用することができる。また、セルトランジ
スタが形成される半導体基板１上に単結晶成長領域２が
形成されないため、それら界面の不純物および欠陥がセ
ルトランジスタのチャネルリークを増加させない。

【００９５】さらに、第１の実施形態と同様に、蓄積電
極６と単結晶領域２との接続に、従来必要であった接続
電極の不要部分を取り除くリソグラフィやエッチング工
程が必要なく工程が短縮できる。よって、接続電極とト
レンチ６、または接続電極トランジスタ領域２との合わ
せ余裕分セルを縮小することができる。

【００９６】また、接続電極用コンタクトをゲート形成
後に形成する必要がないため、トレンチ上のゲート側壁
１２ｂの厚さおよび隣接するゲート８間の間隔を縮小す
ることができる。

【００９７】さらに、第１および第２の実施形態の構造
を用いたＤＲＡＭセルでは、セルの蓄積電極側ソースド
レイン９とチャネルとのｐｎ接合がカラー酸化膜で覆わ
れたトレンチ内に形成することができる。このため、α
線等の粒子線が前記接合に入射して電子−正孔対が生じ
ても、トレンチ内で再結合し基板１へ流れ出す確率を低
くできるため、ソフトエラー耐性を向上できる。

【００９８】（第３の実施形態）上記２つの実施形態
は、多結晶半導体層６の上部に単結晶層を成長させて、
トランジスタを単結晶基板を含めた単結晶半導体領域に
形成するものであった。一方、単結晶半導体基板１と多
結晶半導体６の両方が露出した表面に、前記単結晶半導
体１と多結晶半導体６とを酸化または窒化などにより絶
縁膜化して、その上にゲート絶縁膜７を形成する半導体
装置が知られている。

【００９９】この種の半導体装置においては、単結晶半
導体と多結晶半導体との間にあるカラー絶縁膜がゲート
前処理などによりエッチングされると別の問題が生ずる
可能性がある。これを図１６を用いて説明する。

【０１００】図１６（ａ）は、上記半導体装置の平面
図、図１６（ｂ）は図１６（ａ）のＡ−Ａ’線に沿った
断面図である。同図において、多結晶半導体領域はトレ
ンチ蓄積電極６で、単結晶半導体領域は１で示される基
板領域、単結晶半導体と多結晶半導体領域の間にある絶
縁膜がカラー酸化膜１４である。

【０１０１】この半導体装置では、例えばゲート絶縁膜
７を形成する前に、半導体１の表面を露出するためのエ
ッチングが行われる。このとき、カラー絶縁膜１４のエ
ッチング後の上面が、キャパシタ絶縁膜５の上端よりも
低くなり、キャパシタ絶縁膜５が、例えばシリコン窒化
膜のように酸化または窒化しにくい膜であるとすると、
ゲート絶縁膜７および７’を形成する酸化または窒化の
時に、キャパシタ絶縁膜５の表面に酸化または窒化膜が
殆ど形成されない。

【０１０２】そこで、ゲート電極８を引き続き形成した
場合には、ゲート電極８と蓄積電極６との間に、図１６
（ｂ）のＢ部のようにキャパシタ絶縁膜５のみ存在する
導電体−絶縁体−導電体構造が形成される。

【０１０３】ここで、１／２Ｖｃｃプレート電位を用い
るＤＲＡＭでは、通常キャパシタ絶縁膜は加わる電圧が
±１／２Ｖｃｃとなるが、ゲート電極に加わる電圧はセ
ルに充分な電荷を書き込む為Ｖｃｃよりも高い電圧を印
加する。そこで、前記導電体−絶縁体−導電体構造で
は、蓄積電極電位が０Ｖのとき、キャパシタ絶縁膜５に
Ｖｃｃ／２よりも高い電圧が印加されるため、キャパシ
タ絶縁膜５が劣化しリーク電流を悪化させる原因となる
可能性がある。

【０１０４】本実施形態は、このような不具合を回避す
ることができる半導体記憶装置の構成を提供するもので
ある。図１７（ａ）は本発明の第３の実施形態に係わる
半導体装置を示す平面図であり、図１７（ｂ）は図１７
（ａ）のＡ−Ａ’線に沿った断面図である。なお、図１
と同一部分には、同一符号をつけて重複する説明は省略
する。

【０１０５】本実施形態は、ゲート絶縁膜の形成方法に
特徴があり、ゲート絶縁膜とした堆積膜を用いている。
これにより、トレンチ蓄積電極６の多結晶半導体上でも
均一性の良い絶縁膜７を形成すると共に、カラー絶縁膜
１４がエッチバックされて形成された半導体基板１と多
結晶半導体領域６との間の間隙にも堆積されて、図１６
（ｂ）のＢ部のような危険な状態を回避することができ
る。

【０１０６】本実施形態の構成は、カラー絶縁膜１４の
エッチバックに起因する半導体基板１と多結晶半導体領
域６との間の間隙が生じないような場合においても、有
益な効果をもたらす。図１８（ａ），（ｂ）はこのよう
な構成を示した、本実施形態の他の例に係わる平面図及
び断面図である。

【０１０７】本実施形態の製造方法は、トレンチ４内に
多結晶半導体領域６を残置するまでは第１の実施形態の
図３と同じである。さらに、第２の実施形態の図１１の
ように、例えば多結晶シリコンからなる導電層６’を堆
積、エッチバックして残置してもよい。ただし、導電層
６’の高さは、カラー絶縁膜１４が露出するまで下げる
必要はなく、基板１表面よりも高くてよい。

【０１０８】さらに、単結晶基板１、トレンチ蓄積電極
６およびそれら間の絶縁膜１４の上にＨＴＯ（High Tem
perature Oxide）膜で形成したゲート絶縁膜７を、例え
ば図１９のように、４〜２０ｎｍ堆積する。絶縁膜とし
てはシリコン酸化膜でも良いし、シリコン窒化膜でもよ
い。また、堆積前後に、例えば６００〜１０００℃のア
ニール処理や１〜１０ｎｍの酸化を追加してもよい。

【０１０９】ついで、ゲート電極８となる第２層多結晶
シリコン膜を全面に堆積し、ＰＯＣｌ₃拡散を行ってこ
れを低抵抗化する。さらに、絶縁膜１２ｂとなるシリコ
ン窒化膜を全面堆積した後、リソグラフィと反応性イオ
ンエッチングにより加工してゲート電極８を形成する。

【０１１０】さらに、全面に例えばＡｓをイオン注入し
てｎ型拡散層９、９’を作成する。ついで、絶縁膜１２
ｂ’となるシリコン窒化膜をさらに全面堆積し、異方性
エッチングにより切り立ったゲート電極８の側壁に絶縁
膜１２ｂ’を残すことにより、ゲートの側壁絶縁膜を形
成する。

【０１１１】この側壁膜とリソグラフィの直前に堆積し
たシリコン窒化膜がゲート電極８を取り囲む形になり、
ビット線１３と電気的絶縁を保つことが容易になる。ビ
ット線１３と、ｎ型拡散層９との接続抵抗を下げるた
め、例えばＡｓなどを拡散層にイオン注入してもよい。

【０１１２】次いで、層間絶縁膜１２ａを全面堆積した
後に、ソース電極９とトレンチ蓄積電極６とを接続する
ストラップ電極１９を、例えば多結晶シリコン膜を全面
堆積した後にリソグラフィと反応性イオンエッチングに
より形成する。

【０１１３】さらに、リソグラフィと反応性イオンエッ
チングにより、ビット線コンタクト１１を作成する。そ
の後、ビット線材、例えば多結晶シリコン膜を全面に堆
積し、ビット線１３を加工し、さらに上層の配線層を加
工して半導体装置が完成する。

【０１１４】本実施形態では、単結晶半導体と多結晶半
導体の両方が露出した表面に、堆積膜を含む絶縁膜を形
成し、ゲート絶縁膜としている。このため、ゲート絶縁
膜として基板欠陥および不純物の影響を受けず、均一性
の良い製膜ができる。

【０１１５】さらに、本実施例の製造方法を用いれば、
多結晶半導体領域と単結晶半導体領域の間の絶縁膜がエ
ッチングによって後退しても、ゲート絶縁膜分だけ埋め
戻される（図１７（ｂ））。このため、絶縁膜が後退し
た側面でゲート電極と多結晶半導体との間、およびゲー
ト電極と基板半導体との間にもゲート絶縁膜が均一に形
成され、ゲート絶縁膜の耐圧が向上でき、リーク電流を
少なくできる。

【０１１６】さらに、多結晶半導体領域と単結晶半導体
領域の間の絶縁膜上にもゲート絶縁膜分だけ埋め戻され
ているため、ゲートを加工する場合の平坦性が向上し、
ゲートのリソグラフィおよびエッチングのプロセス余裕
を向上できる。

【０１１７】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、素子分離３とし
て、トレンチ分離による方法を示したが、いわゆるＬＯ
ＣＯＳ法で形成しても良い。勿論、トレンチ分離とＬＯ
ＣＯＳ法を組み合わせてもよい。

【０１１８】素子分離絶縁膜１４、１２ａ、１２ｃの作
成法として、例えば３０ｋｅＶ程度の低加速エネルギー
で酸素または窒素を注入し絶縁膜を形成しても良いし、
絶縁膜を堆積する方法で形成しても良いし、これらを組
み合わせてもよい。

【０１１９】また、素子分離膜や絶縁膜形成法自身は、
シリコンをシリコン酸化膜やシリコン窒化膜に変換する
これら以外の方法、例えば酸素イオンや窒素イオン堆積
したシリコンに注入方法や、堆積したシリコンを酸化す
る方法を用いてもかまわない。シリコン酸化膜として
は、ＰＳＧ，ＢＰＳＧなどのシリケイトガラス、また
は、いわゆるＴＥＯＳなどの堆積酸化膜を用いることも
できる。

【０１２０】また、勿論この絶縁膜にシリコン窒化膜、
または例えば、チタン酸バリウム、チタン酸鉛、チタン
酸ストロンチウムバリウムなどの強誘電体膜や、チタン
酸バリウムやタンタル酸化膜などの常誘電体膜、ＧａＡ
ｓ基板に対するＡｌＧａＡｓ混晶の単層膜またはこれら
の複合膜を用いることもできる。

【０１２１】上記の実施形態では、単結晶半導体基板１
としてｎ型基板上にｐ型領域を形成した単結晶シリコン
基板を想定したが、ｐ型またはｎ型単結晶基板でもよい
し、ＳｉＧｅ混晶、ＳｉＣ混晶、ＧａＡｓ、ＩｎＰを用
いてもよいし、いわゆるＳＯＩ基板を用いてもよい。勿
論ｎ型半導体を用いてもよく、ｎ型ＭＩＳＦＥＴの代わ
りにｐ型ＭＩＳＦＥＴを形成してもよい。

【０１２２】ソースドレイン電極９としては、ＰやＡｓ
によるｎ型領域形成を示したが、ドーパントとしてＳｂ
を用いてもよいし、イオン注入ではなく、例えばＢＰＳ
Ｇ，ＰＳＧなどを用いた固相拡散や気相拡散によって形
成してもよい。また、ボロンをイオン注入または拡散す
ることによってｐ型領域をｎ型基板形成してもよい。さ
らに、半導体領域１としてＧａＡｓを用いる場合には、
ソースドレインのドーパントとして、ｎ型領域形成に
は、Ｇｅ，Ｓｉ，Ｓｎ，ｐ型領域形成にはＺｎ，Ｂｅを
固相拡散やイオン打ち込みによって形成してもよい。

【０１２３】ゲート電極８の材料や蓄積電極６の材料と
しては、ＰＯＣｌ₃を拡散した多結晶シリコンかＡｓを
添加した多結晶シリコンを示したが、Ａｓをイオン注入
したシリコン膜を用いても良いし、ＰやＡｓをＰＳＧ，
ＡｓＳＧにより固相拡散してもよいし、膜形成時に同時
にＰまたはＡｓまたはＢをドープした、いわゆるドープ
トシリコン膜を用いてもよい。

【０１２４】また、多結晶シリコン以外に、例えば単結
晶シリコン、ポーラスシリコン、アモルファスシリコ
ン、ＳｉＧｅ混晶、Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐ
ｔ，Ｐｄ，Ａｌ，Ｃｕなどの金属あるいはそのシリサイ
ドを用いることもできる。また、これらの積層構造にし
てもよい。

【０１２５】なお、以上のすべての実施形態では、説明
を分かりやすくするために、ＤＲＡＭのトレンチセル構
造に適用した例を示したが、本発明はＤＲＡＭに限られ
るものではない。すなわち、ＤＲＡＭのセルトランジス
タの単結晶半導体領域、及びトレンチキャパシタの蓄積
電極の多結晶半導体領域は、図２０のようにそれぞれＳ
ＲＡＭのロードトランジスタＱ₁，Ｑ₂やフリップフロ
ップを形成するトランジスタＱ₃，Ｑ₄や、ｎｏｄｅ
Ａ、Ｂに接続されるキャパシタＣ₁，Ｃ₂の蓄積電極に
置き換えてもよい。

【０１２６】また、多結晶半導体領域は、Thin Film Tr
ansistor で形成されたロードトランジスタのソース／
ドレイン領域でも構わない。さらに、トレンチキャパシ
タの蓄積電極は、トレンチ素子分離の中に熱膨張係数お
よび歪を低減するために埋め込まれた多結晶半導体で置
き換え、セルトランジスタは一般のＭＯＳトランジスタ
で置き換えた構造でも構わない。

【０１２７】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。

【０１２８】

【発明の効果】以上詳述したように、本発明（実施形態
１および２）によれば、第１の単結晶半導体と多結晶半
導体の両方が露出した表面に、第２の単結晶領域をエピ
タキャル成長し、多結晶領域の上にまで形成している。

【０１２９】そこで、その上にゲート絶縁膜を形成する
場合、第２の単結晶半導体領域の成長を制御することに
よって、第１の単結晶半導体と多結晶半導体に含まれる
不純物または欠陥の影響を低減できるため、ゲート絶縁
膜の耐圧やリーク特性を改善することができる。

【０１３０】これは例えば第２の単結晶半導体領域の成
長膜厚が、第１の単結晶半導体および多結晶半導体から
の不純物や欠陥の拡散距離よりも充分厚くなるように、
第２の単結晶半導体領域の成長温度や成長時間、前処理
を制御すればよい。

【０１３１】さらに、ゲート絶縁膜を第２の単結晶領域
上に形成することができ、多結晶半導体上に形成された
場合よりも、膜厚、応力や歪などの機械的特性の均一
性、および耐圧やリーク特性という電気的特性の均一性
を改善することができる。

【０１３２】また、トランジスタをエピタキシャル成長
層上に形成しているため、不純物濃度が急峻に変化する
チャネル領域や、ヘテロエピタキシャル成長層を、トラ
ンジスタ領域に用いることができる。よって、例えば不
純物濃度を低く抑えることによって、より高移動度のチ
ャネル領域を形成することが可能になる。

【０１３３】さらに、本発明をトレンチキャパシタセル
形成に用いると、蓄積電極と単結晶領域との接続に、従
来必要であった接続電極の不要な部分を取り除くリソグ
ラフィやエッチング工程が必要なく工程短縮できる。よ
って、接続電極とトレンチ６、または接続電極とトラン
ジスタ領域との合わせ余裕分セルを縮小することができ
る。

【０１３４】また、接続電極用コンタクトをゲート形成
後に形成する必要がないため、トレンチ上のゲート側壁
の厚さおよびゲートの間隔を縮小することができる。

【０１３５】また、本発明の実施形態１および２の製造
方法を用いれば、第２の単結晶半導体成長膜厚が厚くな
っても、多結晶半導体と第１の単結晶半導体との接続を
保つことが出来、多結晶半導体上を単結晶との接続が出
来ないという不良が生じることがない。さらに、第２の
半導体領域の成長は、２回行う必要がなく、１度でよ
く、工程が短縮できる。

【０１３６】また、図１７の公知例では、トレンチ上に
単結晶領域を成長するため、第２の単結晶領域２のエピ
タキシャル成長を行った後、トレンチ内の多結晶領域か
らの成長を防ぐために絶縁膜に開口しさらに半導体エピ
タキシャル成長をし、トレンチ内蓄積電極６と単結晶半
導体領域との接続をする必要があるが、本実施形態１、
２ではその必要がない。

【０１３７】その結果、前述の絶縁膜を開口するプロセ
スで汚染、または単結晶領域上の半導体成長前の表面洗
浄処理が不十分で、例えばシリコン酸化膜の自然酸化膜
やカーボン不純物やＳｉＣが残る可能性がない。

【０１３８】よって、公知例で存在した、２回目の半導
体成長領域と１回目の単結晶領域との界面に汚染物質ま
たは絶縁物が残って、２回目の半導体成長領域の単結晶
成長が阻害されたり、２回目の半導体成長領域上に形成
するトランジスタの接合リーク特性が悪化することがな
い。

【０１３９】さらに、第１および第２の実施形態の構造
を用いたＤＲＡＭセルでは、セルの蓄積電極側ソースド
レイン９とチャネルとのｐｎ接合がカラー酸化膜で覆わ
れたトレンチ内に形成することができる。このため、α
線等の粒子線が前記接合に入射して電子−正孔対が生じ
ても、トレンチ内で再結合し基板１へ流れ出す確率を低
くできるため、ソフトエラー耐性を向上できる。

【０１４０】第３の実施形態の構成では、第１の単結晶
半導体と多結晶半導体との両方が露出した表面に堆積膜
を含む絶縁膜を形成し、ゲート絶縁膜としている。この
ため、ゲート絶縁膜として基板欠陥および不純物の影響
を受けず、均一性の良い製膜ができる。

【０１４１】さらに、第３の実施形態の製造方法を用い
れば、多結晶半導体領域と単結晶半導体領域の間の絶縁
膜がエッチングによって後退してもゲート絶縁膜分だけ
埋め戻される。

【０１４２】このため、絶縁膜が後退した側面で、ゲー
ト電極と多結晶半導体との間にもゲート絶縁膜が均一に
形成され、ゲート絶縁膜の耐圧が向上でき、リーク電流
を少なくできる。

【０１４３】さらに、多結晶半導体領域と単結晶半導体
領域の間の絶縁膜上にもゲート絶縁膜分だけ埋め戻され
ているため、ゲートを加工する場合の平坦性が向上し、
ゲートのリソグラフィおよびエッチングのプロセス余裕
を向上できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わる半導体装置の
構成を示す図で、（ａ）は平面図、（ｂ）はＡ−Ａ’線
に沿った断面図。

【図２】本発明の第１の実施形態に係わる半導体装置の
製造方法を示す図で、（ａ）は平面図、（ｂ）はＡ−
Ａ’線に沿った断面図。

【図３】本発明の第１の実施形態に係わる半導体装置の
製造方法を示す図で、図２の次の段階を示す平面図およ
び断面図。

【図４】本発明の第１の実施形態に係わる半導体装置の
製造方法を示す図で、図３の次の段階を示す平面図およ
び断面図。

【図５】本発明の第１の実施形態に係わる半導体装置の
製造方法を示す図で、図４（ｂ）の変形例を示す断面
図。

【図６】本発明の第１の実施形態に係わる半導体装置の
製造方法を示す図で、図４（ｂ）の次の段階を示す断面
図。

【図７】本発明の第１の実施形態に係わる半導体装置の
製造方法を示す図で、図６の次の段階を示す断面図。

【図８】本発明の第１の実施形態に係わる半導体装置の
製造方法を示す図で、図７の次の段階を示す断面図。

【図９】本発明の第１の実施形態に係わる半導体装置の
製造方法において、多結晶半導体領域が突出した場合の
不具合を説明するための図で、（ａ）は結晶成長前、
（ｂ）は結晶成長後の状態をそれぞれ示す断面図。

【図１０】本発明の第２の実施形態に係わる半導体装置
の構成を示す図で、（ａ）は平面図、（ｂ）はＡ−Ａ’
線に沿った断面図。

【図１１】本発明の第２の実施形態に係わる半導体装置
の製造方法を示す図で、（ａ）は平面図、（ｂ）はＡ−
Ａ’線に沿った断面図。

【図１２】本発明の第２の実施形態に係わる半導体装置
の製造方法を示す図で、図１１の次の段階を示す平面図
および断面図。

【図１３】本発明の第２の実施形態に係わる半導体装置
の製造方法を示す図で、図１２（ｂ）の次の段階を示す
断面図。

【図１４】本発明の第２の実施形態に係わる半導体装置
の製造方法を示す図で、図１３の次の段階を示す平面図
および断面図。

【図１５】本発明の第２の実施形態に係わる半導体装置
の製造方法を示す図で、図１４の次の段階を示す平面図
および断面図。

【図１６】本発明に類似な構成で起こり得る不具合を説
明するための図で、（ａ）は平面図、（ｂ）はＡ−Ａ’
線に沿った断面図。

【図１７】本発明の第３の実施形態に係わる半導体装置
の構成を示す図で、（ａ）は平面図、（ｂ）はＡ−Ａ’
線に沿った断面図。

【図１８】本発明の第３の実施形態に係わる半導体装置
の変形例を示す図で、（ａ）は平面図、（ｂ）はＡ−
Ａ’線に沿った断面図。

【図１９】本発明の第３の実施形態に係わる半導体装置
の製造方法を説明するための断面図。

【図２０】本発明の応用例を説明するための回路図。

【図２１】従来のＤＲＡＭの構成を説明するための図
で、（ａ）は平面図、（ｂ）はＡ−Ａ’線に沿った断面
図。

【図２２】従来のＤＲＡＭの他の構成を説明するための
図で、（ａ）は平面図、（ｂ）はＡ−Ａ’線に沿った断
面図。

【図２３】従来のＤＲＡＭのさらに他の構成を説明する
ための断面図。

【図２４】図２３のトレンチキャパシタの接続箇所の製
造方法を説明するための断面図。

【図２５】図２４の次の２段階を（ａ），（ｂ）で示し
た断面図。

【図２６】図２３のトレンチキャパシタの接続方法で生
じる不具合を説明するための図で、（ａ）は多結晶半導
体が過剰成長した場合、（ｂ）は単結晶半導体が過剰成
長した場合をそれぞれ示す断面図。

【符号の説明】

１ … 単結晶半導体基板１ａ … ｎ型単結晶領域１ｂ … ｐ型単結晶領域２ … 単結晶半導体成長領域３ … 素子分離領域４ … トレンチ５ … キャパシタ絶縁膜６ … 多結晶半導体領域６’… 多結晶半導体成長領域７ … ゲート絶縁膜８ … ゲート電極９、９’ …ｎ型拡散層（ソース／ドレイン領域）１１ … ビット線コンタクト１２ａ … 層間絶縁膜１２ｂ … ゲート電極保護絶縁膜１２ｂ’… ゲート電極側壁絶縁膜１２ｃ，１２ｄ，１２ｅ … 絶縁膜１３ … ビット線１４ … カラー絶縁膜２０ … 絶縁膜２１ … 開口部

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の主面に形成された第１の単結晶半導体
領域と、前記第１の単結晶半導体領域に前記半導体基板まで達す
るように形成されたトレンチと、前記トレンチの下部側壁および底面に形成された第１の
絶縁膜と、前記第１の絶縁膜に接して前記トレンチ内に形成された
多結晶半導体領域と、前記トレンチの上部側壁に沿って形成され、前記第１の
絶縁膜と接するように形成され、そのトレンチ側壁に垂
直な厚さは前記第１の絶縁膜のトレンチ側壁に垂直方向
の厚さよりも厚く、そのトレンチ側壁に沿った深さは前
記トレンチ側壁に垂直な厚さよりも大きい第２の絶縁膜
と、前記第１の単結晶領域と上面または側面で隣接し、前記
第２の絶縁膜の上面および側面に隣接し、前記多結晶半
導体領域の上面に接して形成された第２の多結晶半導体
領域を有し、前記多結晶半導体領域と前記第２の単結晶半導体領域と
の界面は、前記第２の単結晶領域と前記第２の絶縁膜と
の界面よりも低く形成されていることを特徴とする半導
体装置。
【請求項２】前記多結晶半導体領域と前記第２の単結
晶半導体領域との界面は、前記トレンチ内に形成されて
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記第２の単結晶半導体領域において、
ｐｎ接合が前記トレンチ内に形成されていることを特徴
とする請求項１および２のいずれかに記載の半導体装
置。
【請求項４】前記第２の単結晶半導体領域に対向し
て、ゲート絶縁膜を挟んでゲート電極が形成され、前記
ゲート電極が前記トレンチ上に形成されていることを特
徴とする請求項１乃至３のいずれかに記載の半導体装
置。
【請求項５】半導体基板の主面に形成された第１の単
結晶半導体領域をエッチングして前記半導体基板に達す
るようにトレンチを形成する工程と、前記トレンチの上部側壁に、トレンチ側壁に沿った深さ
がトレンチ側壁に垂直な厚さよりも大きい第１の絶縁膜
を形成する工程と、前記第１の絶縁膜に接し、前記第１の絶縁膜の前記上面
よりも下の面まで前記トレンチ内部に第１の多結晶半導
体層を埋め込み、第１の多結晶半導体領域を形成する工
程と、前記第１の多結晶半導体領域の一部および前記第１の単
結晶半導体領域の一部に、トレンチ側壁に沿った深さが
前記第１の絶縁膜よりも浅く、前記第１の多結晶半導体
領域と前記第１の単結晶領域において、同一の深さを有
する第２の絶縁膜を形成する工程と、前記第１の多結晶半導体領域領域において、前記第２の
絶縁膜が表面に形成されていない領域と、前記第１の単
結晶半導体領域の表面を露出させる工程と、前記第１の単結晶半導体領域と前記第１の多結晶半導体
領域の前記表面に、それぞれ選択的に第２の単結晶半導
体領域となる単結晶半導体層および第２の多結晶半導体
層を形成し、形成したそれぞれの前記第２の単結晶半導
体領域と前記第２の多結晶半導体層とを、前記第１の絶
縁膜の前記上面よりも下部の前記トレンチ内で接合させ
る工程とを具備し、前記第２の絶縁膜の形成は、前記第２の単結晶半導体領
域および第２の多結晶半導体層の形成よりも前に行わ
れ、前記第２の絶縁膜の形成は、前記トレンチの形成よ
りも後に行われることを特徴とする半導体装置の製造方
法。
【請求項６】半導体基板と、前記半導体基板の主面に形成された第１の単結晶半導体
領域と、前記第１の単結晶半導体領域に前記半導体基板まで達す
るように形成されたトレンチと、前記トレンチの下部側壁および底面に形成された第１の
絶縁膜と、前記第１の絶縁膜に接して前記トレンチ内に
形成された多結晶半導体領域と、前記トレンチの上部側壁に沿って形成され、前記第１の
絶縁膜と接するように形成され、そのトレンチ側壁に垂
直な厚さは前記第１の絶縁膜のトレンチ側壁に垂直な厚
さよりも厚く、前記トレンチ側壁に沿った深さは前記ト
レンチ側壁に垂直な厚さよりも大きい第２の絶縁膜と、前記第２の絶縁膜の上面は、前記第１の単結晶半導体領
域および前記多結晶半導体領域よりも低く溝を形成する
ように位置し、前記第１の単結晶半導体領域の表面およ
び前記溝部に露出する側壁部と、前記第２の絶縁膜の上
面と、前記多結晶半導体領域の前記溝部に露出する側壁
部および上面の一部との上に形成された第３の絶縁膜
と、前記第３の絶縁膜を挟んで、前記第１の単結晶半導体領
域と前記第２の絶縁膜と前記多結晶半導体領域のすべて
に隣接する導電層を有し、前記導電層の少なくとも一部は、前記溝部において前記
第１の単結晶半導体領域の表面よりも低く形成され、前
記多結晶半導体領域の表面よりも低く形成されることを
特徴とする半導体装置。
【請求項７】半導体基板の主面に形成された第１の単
結晶半導体領域をエッチングして前記半導体基板まで達
するようにトレンチを形成する工程と、前記トレンチの上部側壁に、トレンチ側壁に沿った深さ
がトレンチ側壁に垂直な厚さよりも大きい第１の絶縁膜
を形成する工程と、前記第１の絶縁膜に接し、前記トレンチ内部に多結晶半
導体層を埋め込み、多結晶半導体領域を形成する工程
と、前記第１の単結晶半導体領域の表面、前記第１の絶縁膜
の上面および前記多結晶半導体領域の表面を露出させる
工程と、前記第１の単結晶半導体領域の表面、前記第１の絶縁膜
の上面および前記多結晶半導体領域の表面に第２の絶縁
膜を堆積する工程と、前記第２の絶縁膜を挟んで、前記第１の単結晶半導体領
域の表面上、前記第１の絶縁膜の上面上および前記多結
晶半導体領域の表面上に導電膜を堆積する工程と、を具備することを特徴とする半導体装置の製造方法。