JP2001525998A - 集積回路とその素子と製造方法 - Google Patents

集積回路とその素子と製造方法

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Abstract

(57)【要約】 本発明は高速通信用の集積回路におけるコレクタピンおよびトレンチに関し、更にこれら部品のための製造方法に関する。半導体構造体（１４４）内に含まれる上方シリコン表面から周辺のフィールド酸化膜（１２０）の深さよりも浅い深さまで下方にイオン打ち込みを行うことによりイオン打ち込みによって損傷を受けた、すなわちアモルファス状とされ、少なくとも一部がドープされた領域（１３９）を形成することによりコレクタピンを形成し、次に半導体構造体（１４４）を熱処理する。上方シリコン表面（１０９ａ）の所定領域のカバーを除き、所定領域内の半導体構造体（１４４）を所定深さまでエッチングし、特にトレンチ内で半導体構造体上に、好ましくはＬＰＣＶＤ−ＴＥＯＳタイプの第１酸化膜（１２９）を均一にデポジットし、第１酸化膜（１２９）の上に好ましくは窒化シリコンから成るバリア層（１３０）を均一にデポジットし、後にエッチバックするシリコン層（１３４、１３５）を特にトレンチ（１２６）内で、窒化膜（１３０）の上にシリコン層（１３４、１３５）をデポジットすることによりトレンチ（１２６）を充填し、このトレンチ充填層（１３４）上にキャップ酸化膜（１３６）を熱成長させることによって、トレンチ（１２６）を形成する。

Description

【発明の詳細な説明】 集積回路とその素子と製造方法 技術分野 本発明はバイポーラ・プロセスでの集積回路の製造において、コレクタピンと 、集積回路内の半導体素子を絶縁する溝を製作する方法と、コレクタピンと溝と 集積回路に関する。コレクタピンと溝と集積回路は、主として、高い性能特性の 素子を必要とする無線やその他の高速通信に用いられるものである。 従来の技術 従来、集積回路の製造において集積回路の素子の絶縁には、いわゆるＬＯＣＯ Ｓ（シリコンのローカル酸化）絶縁と接合部絶縁を用いている。例えば、J．A． Apples他の「シリコンのローカル酸化と半導体技術におけるその応用(Local Oxi dation of Silicon and its application in Semiconductor Technology)」、Ph ilips Res．Rep．vol．25，1970，pp．118-132、を参照していただきたい。 しかしＲＦ−ＩＣ（無線周波数・集積回路）用のバイポーラ素子の製造におい ては、シリコン基板内の個々の素子はエッチされた溝で相互に絶縁するのが普通 である。例えば、米国特許第４，１３９，４４２号、米国特許第４，７８９，８ ８５号、P.C．Hunt他の「プロセスＨＥ：アナログおよびディジタル用の最新の 溝絶縁バイポーラ技術(Process HE:A Highly Advanced Trench Isolated Bipola r Technology for Analogue and Digital Applicaitons）」、Proc．IEEE 1988 Custom & Integr．Circuits Conf．Rochester N.Y.，May 16-19，1988、およびA ．Hayasaka他の「高速バイポーラＶＬＳＩ用のＵ溝絶縁法(U-Groove Isolation Technique for High Speed Bipolar VLSI's)」、Proc．IEDM，1982，p.62、を参 照していただきたい。 溝絶縁法は、小規模ではあるがＣＭＯＳ素子の絶縁にも用いられている。例え ば、R.D．Rung他の「深溝絶縁のＣＭＯＳデバイス(Deep trench isolated CMOS Devices)」、IEDM，Techn．Dig．Paper 9.6，1982、を参照していただきたい。 シリコン内に深くエッチされた、例えばバイポーラ・トランジスタなどの半導 体素子を囲む溝により、底部拡散層と基板の間の静電容量は大幅に減少する。同 時に、隣接の素子との間の絶縁が良くなる。すなわち、漏話が減少し、同時にト ランジスタ・セルの寸法を小さくすることができる。 溝絶縁の別の利点は、溝の深さを約５−１０μｍにすると、基板の全エピ層（ すなわち、活動的な表面層）を、低抵抗の強くドープされたシリコン基板まで貫 通できることである。したがって絶縁特性が得られ、ラッチアップの危険が減少 する。例えば、V dela Torre他の「ＭＯＳＡＩＣ Ｖ−Ａ 超高性能バイポーラ 技術(MOSAIC V-A Very High Performance Bipolar Technology)」、Proc．BCTM ，1991，p.21、を参照していただきたい。 以下に図１−３を参照して、ｎｐｎ型のバイポーラ・トランジスタを製造する ときに一般に用いられている、溝を作る方法を説明する。 原材料として、図１に示す（１００）配向を持つ弱くドープされたｐ型の単結 晶のシリコン基板１を用いる。ｎ型の強くドープされた底部拡散層すなわち埋込 みコレクタ層２（例えば、砒素またはアンチモニーのイオン注入層で良い）を作 り、次に厚さ約１−２μｍのｎ型のエピタキシャル・シリコン層３を形成する。 いわゆる溝モジュールを工程の流れに組み込むには、文献によると少なくとも ２つの方法がある。第１の方法は例えばP.C．Hunt他と米国特許第４，９８３， ２２６号に述べられており、フィールド領域を規定する（ＬＯＣＯＳ法により） 前に溝の処理を行う。第２の方法は文献ＥＰ ０，７２４，２９１ Ａ２などに 開示されており、フィールド領域を規定した後に溝を作る。どちらの方法でも同 じ最終結果が得られるが、以下に第１の方法だけを述べる。 次に厚さ約１μｍのＬＰＣＶＤ（低圧化学的気相成長）酸化物の層４（ハード マスクとして用いる）を平板の上に堆積させる。次にリソグラフィ技術により溝 の開口５ａを規定した後、酸化層４をエッチして除き、下部のシリコン表面を露 出させる。次にこの構造からホトレジストを全て除去した後、非等方性ドライ・ エッチングによりエピタキシャル層３と底部拡散層２とシリコン基板１をエッチ して、約５−１０μｍの所定の深さの溝５を作る（図１参照）。 基板は弱くドープされたｐ型材料なので、チャンネル停止６を作るために、弱 くドープした低エネルギーのホウ素を溝５の底に注入する（図２参照）。チャン ネル停止６は生成される寄生トランジスタ（ｎ＋底部拡散層／ｐ基板／ｎ＋底部 拡散層）の電流増幅（対応する寄生ＭＯＳトランジスタのしきい値電圧を増加さ せる）を抑える。しかしｐ−／ｐ＋型のエピ材料を原材料として用いると、この ような注入は必要ない。 溝のエッチングとイオンの注入の後でハードマスク４を除去し、その後で半導 体構造を熱酸化させて、約１００ｎｍの酸化珪素７を得る。次に半導体構造の上 に、特に溝５内に、薄い窒化珪素層８を堆積させ、次に溝に多結晶シリコン９を 充填する。または絶縁材または半絶縁材（例えば酸化珪素）を用いて良い。これ については、米国特許第４，１３９，４４２号、または上記のR.D．Rung他に述 べられている。充填材料（Huntの論文では多結晶シリコン）をドライ・エッチン グでエッチして、溝開口５ａの外側の窒化珪素層を除去する。 充填材料９をエッチした後、窒化珪素層８をマスクしてエッチし、次にシリコ ンを従来のＬＯＣＯＳ法により酸化して、図３に示すように、厚いフィールド酸 化物領域１０と溝開口を覆う蓋酸化物１１を形成する。溝に最初から酸化物が充 填されている場合は、もちろん蓋酸化物を追加する必要はない。 底部拡散層２とシリコン表面を接続するコレクタピン１２を得た後、窒化珪素 層８と酸化珪素層７の残りの領域を除去する。図３は得られた構造を示す。別の 方法として、米国特許第４，９５８，２１３号に述べられているように、溝処理 の前にコレクタピン１２に注入しても良い。 上に述べた方法は欠点が多いので、溝絶縁を用いると歩留まりが非常に低下す る。例えば、F．Yang他の「自己調整された二重多結晶バイポーラ接合トランジ スタのコレクタ・エミッタ漏れ特性(Characterization of collector-emitter l eakage in self-aligned double-poly bipolar junction transistros)」、J．E lectrochem．Soc.，vol．140，no．10，1993，p.3033、を参照していただきたい 。 溝絶縁を用いると歩留まりが低下することについて従来一般に行われてきた説 明は、溝処理（溝のエッチング、側壁の酸化、充填、再エッチング、蓋酸化）の ためにシリコン基板に欠陥が生じる、ということである。溝絶縁の問題について の比較的詳細な説明とこれを避ける方法の勧告が、多くの特許の主題であった。 例えば、米国特許第４，９８３，２２６号や、ＥＰ ０，２７８，１５９ Ａ２ や、上に述べた米国特許第４，９５８，２１３号などを参照していただきたい。 またこれらの説明は一貫していない。例えば、米国特許第４，９５８，２１３ 号は、溝の側壁酸化物の厚さが約１００ｎｍのとき満足できる機能を果たすと述 べているが、米国特許第４，８９３，２２６号では酸化物層の厚さの上限は４５ ｎｍを推奨している。米国特許第４，９８３，２２６号によると、そうでない場 合は不必要な機械的応力を、したがって転位を生じる。 ＥＰ ０，２７８，１５９ Ａ２は、溝の内部に多結晶シリコンの薄い層を堆 積させると、後で溝の内部で熱酸化により酸化物に変換すると述べている。この ようにすれば、不必要に強い酸化を避けて、機械的な張力すなわち応力を減らす ことができる。 米国特許第４，９５８，２１３号によると、蓋の酸化工程で問題が生じる。し たがって、最終工程で溝の開口の上部を堆積酸化物で再充填して、蓋酸化のとき いわゆるバーズピークを生成することにより生じる機械的張力を減らすよう勧告 されている。これらの勧告はいずれも独立に２度の充填工程とその後の平面化が 必要なので、工程技術が複雑になり製造コストが高くなる。 例えば米国特許第４，９８３，２２６号では、より簡単な蓋酸化物の使用を述 べている。垂直なバーズピークができるのを防ぐために、溝内の側壁酸化物の頂 部に窒化珪素の薄い層を用いて、機械的応力を最小にするよう提案されている。 同様な方法が、上に述べたP.C．Hunt他に述べられている。 上に述べた全ての場合において、溝内の充填材料として多結晶シリコンまたは 酸化珪素が提案されている。こうすると充填物の中に空隙ができる。これについ ては、R.D．Rungの論文の図７、ページ５７７を参照していただきたい。 発明の概要 本発明の目的は、信頼性があり、かつ良好なパフォーマンス特性を有し、少な くとも１つのアイソレーション・トレンチを有する集積回路、特に、無線アプリ ケーション又は他の高速通信向けの集積回路を提供することにある。 本発明の他の目的は、従来技術により発生する恐れのある１以上の問題を回避 するトレンチ・アイソレーション型の集積回路を提供することにある。 本発明の更に他の目的は、転位のないトレンチを有する集積回路を提供するこ とにある。 本発明の更なる他の目的は、信頼性があり、かつ簡単な、前述の特性を有する 集積回路用の製造方法を提供することにある。特に、高い歩留まりを与える製造 方法が追求されている。 本発明の目的は、以下の説明から明らかとなる。 未だ注目されていない問題は、集積回路に設けられるコレクタ・ピンを転位な しに作成できない限り、完全に転位のないトレンチを有するコレクタであっても 、信頼性のないものとなり得るということである。従来技術によるコレクタ・ピ ンのイオン注入時には、トレンチにより取り囲まれた領域に閉じ込められる恐れ がある欠陥又は転位、特にらせん転位が導入される。従って、これらの欠陥は、 活性なｐ−ｎ接合を貫通する恐れがあり、そのときは漏洩電流が発生する。最悪 の場合、このような集積回路は無用のものとなる。 この問題を認識することにより、転位がなく、信頼性のある集積回路は、従来 技術による転位のないトレンチと、転位のないコレクタ・ピン用の製造方法との 組み合わせることにより、製造することが可能とされる。 本発明によれば、半導体構造によるシリコンの上面にフィールド酸化物により 取り囲まれた所定の領域をエッチングにより露出させたコレクタ開口を設け、注 入損傷した、又はアモルファスが形成され、かつ少なくとも部分的にドーピング されて、上面のシリコン表面から下って前記フィールド酸化物の深さより低い深 さへ延びる領域を設け、所定の投与量及び前記上部シリコン面を介するエネルギ のイオンを注入し、次いで前記半導体構造を熱処理することによった工程を含む 。 好ましくは、前記領域は、２工程により達成され、その第１の工程は、領域ア モルファスの表面領域を、特に、例えばヒ素又アンチモンのイオンのような重い イオンを注入することにより作成することを含む。第２の工程は、その表面領域 がら下へ、リン・イオンのような軽いイオンを落とすにより、前記領域をドーピ ングすることを含む。 更に、前記熱処理は、好ましくは、２工程により実行される。その第１の工程 は、熱処理により底部から、好ましくは、約５５０〜６００℃で約０．５〜１時 間、再結晶化される。次いで、ドーピングされるイオン、特にリン・イオンは、 好ましくは、約９５０℃で約１時間、アニールすることにより前記半導体構造に 含まれているドーピングされた底部拡散層に向かって拡散するようにされる。 更に、本発明は、前記トレンチ用の改善された製造方法を備えている。前記半 導体構造上、特に前記トレンチには、好ましくは、ＰＥＣＶＤ（プラズマ・エン ハンスド化学気相成長）ＴＥＯＳ型の酸化物層が均一に堆積される。 更に詳細には、本発明の方法は、ハード・マスク、特にＰＥＣＶＤ（プラズマ ・エンハンスド化学気相成長）型の酸化物相を堆積すること、上部シリコン面を 備えた半導体構造上にＴＥＯＳを堆積すること、エッチングにより前記上シリコ ン面の所定の領域を露出することによりトレンチ開口を作成すること、前記所定 の領域内の前記半導体構造を所定の深さにエッチングすることによりトレンチを 作成すること、エッチングにより前記ハード・マスク及び前記第１のシリコン層 を除去すること、前記半導体構造上に、特に前記トレンチに、好ましくはＰＥＣ ＶＤ−ＴＥＯＳ型の第１の酸化物層を均一に堆積すること、好ましくは、前記第 １の酸化物層上に均一にシリコン窒化物の障壁層を堆積すること、前記シリコン 窒化物層上に、特に前記トレンチにシリコン層を堆積して前記トレンチを満たす こと、かつ下層の窒化物層が前記トレンチ開口の外側に露出されるまで前記シリ コン層をエッチングすること、及び前記トレンチ開口上にキャップ酸化物を成長 させることを含む。 好ましくは、前記上部シリコン面は、前記ハード・マスクが堆積される前、好 ましくはポリシリコンの第１のシリコン層が前記酸化物上に堆積される前に、酸 化物により覆われる。 更に、本発明による方法は、丸みのある底部を有するテーパ付きトレンチを作 成すること、前記第１の酸化物層が堆積される前にウエット・エッチングし、か つ薄い熱酸化物を成長させること、前記第１の酸化物層を高密度化すること、前 記窒化物層上に第２の酸化物層を堆積させること、及び微結晶シリコンにより前 記トレンチを満たすことを備えてもよい。 本発明により、必要条件を満足させるトレンチを有した、信頼性のある集積回 路が得られる。 本発明の効果は、ほぼ転位のない比較的に簡単なトレンチを本発明によるコレ クタ・ピンと組み合わせて用いることができることである。 他の効果は、前記トレンチに酸化物を堆積した場合に、酸化物が熱的に成長す れば、発生する張力がより軽減される。従って、より厚い、例えば厚さ約１００ 〜２００ｎｍの層として酸化物を堆積することができ、これはより良好なアイソ レーションを与える。酸化物を高密度化すれば、アイソレーション特性は、更に 改善される。 本発明の更に他の効果は、トレンチにまるみのある底部を有するテーパ付き形 状を与えれば、機械的な張力及び充填時のボイドの発生の危険性は低減される。 この危険性は、前記充填に微結晶シリコンを使用すれば、更に低減される。 図面の簡単な説明 以下、添付図面を参照し、本発明についてより詳細に説明する。すなわち図４ 〜８は、本発明を説明するために示したにすぎず、従って発明を限定するもので はない。 図１〜３は、従来技術による集積回路を製造する際のトレンチおよびコレクタ ピンを製造するための方法を示す。 図４〜７は本発明により集積回路を製造する際のトレンチを製造するための方 法を横断面図で示す。 図８は、本発明にがかわる集積回路を製造する際のコレクタピンを製造するた めの方法を横断面図で示す。 好ましい実施例 図４は、いわゆるｅｐｉタイプのシリコン構造体１００の横断面図を示す。こ のシリコン構造体１００はｐタイプの高濃度にドープされた基板１０１（１０ｍ Ω＊ｃｍ）上にｐタイプの低濃度にドープされたｅｐｉ層１０３（約２０Ω＊ｃ ｍ）を成長させたことを特徴とする。この成長ｅｐｉ層１０３は一般に５〜１０ μｍ厚である。 ｐ−／ｐ＋タイプのいわゆるｅｐｉ材料からスタートすることにより、シリコ ンに損傷を与え得るようなチャンネルストップインプラントが不要となる（従来 技術の説明参照）。ホウ素もシリコンの格子構造に適合せず、すなわち格子のマ ッチングが不良である。 例えば熱酸化により、当技術で一般的な方法で構造体に酸化シリコンの保護層 をデポジットする。フォトレジストによって保護されていない領域において酸化 物を除く前に、酸化膜をリソグラフィ技術によってマスクする。イオン打ち込み 方法により、シリコン内にｎ＋タイプのいわゆる埋め込みコレクタ層である底部 拡散層１０５を導入する。その後、熱処理によりｎタイプのドーパントを所望す る深さまで移動させ、その後、全ての酸化物を除き、ｐタイプのドープされた領 域１０７が形成されるように構造体全体に低濃度のホウ素を打ち込む。このプロ セスにより底部拡散層の上方表面１０５ａと他の構造体の表面との間で高低差、 すなわちステップ１０６が得られる。この層の表面１０９ａもステップ１０８を 含むように、構造全体にわたって約１μｍ厚のエピタキシャル層１０９を成長さ せる。 次に、周知の、いわゆるツインウェル方法によってエピタキシャル表面層１０ ９を選択的にドープし、ｎタイプおよびｐタイプの領域、いわゆるｎウェル層１ １１およびｐウェル層１１３をそれぞれ得る（図５参照）。この方法は米国特許 第4,958,213号またはＬ.Ｐ.パリロ外著「ツインタブＣＭＯＳ−ＶＬＳＩ回路の ための技術」、ＩＥＤＭテクノロジーダイジェスト、１９８０年、７５２ページ に記載されている方法と同様な方法で実行できる。このように表面１０９ａにお けるステップ１０８を強化する。 底部拡散層１０５の頂部上に直接位置するｎ領域１１１にアクティーブ半導体 部品を載せせる。次に周知のＬＯＣＯＳ技術により構造体上にフィールド酸化膜 領域１２０を構成し、その後、構造体上にクーイ（Ｋｏｏｉ）酸化膜１２１を熱 成長する。このクーイ酸化膜１２１は一般に３０〜４０ｎｍ厚である。図５には トレンチモジュールをスタートする前であって、上記処理の後に得られる構造体 １１８が示されている。ここでｎウェル１１１とｐウェル１１３との間の接合部 の上にフィールド酸化膜の表面１２０ａ内にステップ１１５があることに留意さ れたい。 クーイ酸化の後に構造体上に好ましくはＬＰＣＶＤ技術により一般に約５０ ｎｍ厚の、ポリシリコンの薄膜１２２をデポジットすることにより、トレンチモ ジュールをスタートする（図６参照）。前記ポリシリコン層１２２の頂部にハー ドマスクをデポジットする。このハードマスクは約３００ｎｍ厚の酸化膜１２８ から成ることが好ましく、この酸化膜はＰＥＣＶＤ−ＴＥＯＳ膜であることが好 ましい。 次に、リソグラフィ方法によりトレンチ開日部１２５を構成し、その後、下方 のシリコン表面を露出するようにドライエッチングにより酸化膜１２４、ポリシ リコン層１２２およびフィールド酸化膜１２０をエッチバックする。この工程は 、マルチチャンバータイプのプラズマエッチングシステム内で適当に順次に行う ことができる。酸化膜のエッチングには従来のＣＨＦ3／ＣＦ4／Ａｒの化学作用 を利用し、ポリシリコンのエッチングにはＣｌ2／ＨＢｒの化学作用を利用する 。露出した開口部１２５ではトレンチ１２６が形成される。 次にフォトレジストを除く。この結果、トレンチ１２６が所望する深さ、好ま しくは約５〜１０μｍとなるまで異方性ドライエッチングにより、好ましくはＮ Ｆ3／ＨＢｒ／Ｈｅ／Ｏ2の化学作用により領域１１１、１１３、底部拡散層１０ ５、層１０３および基板１０１をエッチバックする。トレンチをテーパ形状、と くに最終マイクロメータとし、丸い底部１２６ａとなるように、本発明の利点が 得られるように、種々の工程のドライエッチングプロセスを実行する（図６参照 ）。このようなテーパ形状によりトレンチをその後充填することが容易となり、 丸くされたトレンチ底部１２６ａによって機械的張力の効果が低下する。 トレンチのエッチングが終了すると、酸化膜１２４を除去する際にエッチスト ップとして働いていた下方のポリシリコン層１２２を除く。図６にこの結果得ら れる構造体１２７が示されている。 トレンチ１２６はｐ＋基板１０１を下方に延びるので、本ケースではトレンチ １２６内のホウ素のチャンネルストッパーインプラントは不要となることに留意 されたい。従って、トレンチの底部１２６ａに沿って反転が生じる恐れはなくな る。上記ホウ素の打ち込みはシリコンの転移を生じさせることがあるので、これ は回避すべきである。 トレンチエッチングの後に、本発明によれば、好ましくはＳＣ−１内で、すな わち周知の態様で約８０℃まで加熱されたＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ内でウェッ トエッチング／クリーニングにより底部１２６ａおよびトレンチの側壁１２６ｂ から少量のシリコン（約２０ｎｍ）を除去する。この方法については、例えばＷ .カーン外著「半導体技術で使用するための過酸化水素をベースとするクリーニ ング溶液」、ＲＣＡレビュー、１９７０年６月、１８７ページを参照されたい。 このようにトレンチエッチングで生じたシリコン内の汚染物、例えば金属および 表面損傷が除かれる。これらはシリコン内で転移を生じさせることがあり、よっ て歩留まりを低下させることがある。次にウェットエッチングによりクーイ酸化 膜１２１を除く。 先に参照した特許のいくつかから、トレンチ壁１２６ｂを酸化すると、例えば 機械的張力が生じて転移が生じることがある。このような恐れを解消するため、 本発明によれば、構造体全面にわたってＬＰＣＶＤ技術によって均一な酸化薄膜 １２９を、好ましくは５０〜２００ｎｍの厚みのＴＥＯＳ層をデポジットする。 ＬＰＣＶＤ−ＴＥＯＳ層１２９は良好なステップカバー率を有するので、トレン チの側壁１２６ａおよび底部１２６ａに沿った層１２９が得られる。これとは異 なり、別のデポジット技術、例えばＰＥＣＶＤまたはＣＡＣＶＤ（準大気圧化学 的気相法）技術を使って別のタイプの酸化膜をデポジットしてもよい。重要なこ とはトレンチ１２６内に均一にデポジットされた酸化膜を設けることである。 次に酸素環境内で、特に約９００℃で、前記酸化膜１２９の密度を高めなけれ ばならない。これによって酸化膜のアイソレーション特性が改善される。更にこ の酸化膜は従来技術の説明で述べたように、約４５ｎｍの最大酸化膜の厚みに限 定されているわけではない。その代わりに機械的張力を過度に増すことなく、１ ００〜２００ｎｍの大きさの、実質的により厚い厚みにＴＥＯＳ層をデポジット できる。このようにトレンチ１２６のアイソレーション特性はかなり改善される 。これとは異なり、ＬＰＣＶＤ−ＴＥＯＳ層をデポジットする（図示せず）前に 、トレンチの側壁１２６ｂおよび底部１２６ａに沿って、より薄く、５０ｎｍよ り厚くない、好ましくは１０ｎｍの厚みの熱酸化膜を成長してもよい。 ＴＥＯＳ層１２９の密度を高めた後に、構造体全体に、かつトレンチ１２６内 に下方に、好ましくは窒化シリコンがらなる薄い、約５０ｎｍ厚のバリア層１３ ０をデポジットする。バリア層１３０の頂部にＬＰＣＶＤ技術によって、好まし くは薄い、約２０ｎｍ厚のＴＥＯＳ層１３２をデポジットする。このＴＥＯＳ層 １３２は後でトレンチの充填物をエッチバックする際のエッチストップとして働 く。 従って、トレンチ１２６には高密度化されたＴＥＯＳ層／窒化シリコン層、Ｔ ＥＯＳ層１２９、１３０、１３２から成るラミネートが生じるか、または熱酸化 膜、高密度化されたＴＥＯＳ層／窒化シリコン層／ＴＥＯＳ層１２９、１３０、 １３２の４層ラミネートが生じる。 次に、トレンチ１２６がシリコンによって完全に満たされるよう、ＬＰＣＶＤ 技術を使って構造体全面に約１μｍの厚みのシリコン層１３４、１３５をデポジ ットすることによりトレンチ１２６を充填する。充填が不完全となる恐れ、すな わち空隙が生じる恐れが少なくなるので、本発明によれば、ポリシリコンの代わ りに単結晶シリコンを使用することが好ましい。 充填後、プラズマエッチングにより表面から過剰なマイクロシリコン１３５を 除く。トレンチ開口部１２５の外部にＴＥＯＳ層１３２が露出した時にエッチン グを停止する。図７に、こうして得られた構造体１３２が示されている。シリコ ン充填材の上方表面１３４ａはステップを含むので、少なくとも一部が傾斜して いる。 その後、トレンチ開口部１２５の上に約３００ｎｍ厚のキャップ酸化膜１３６ を熱成長させる。この熱成長は約９５０℃の湿った雰囲気内で行うことが好まし い。キャップ酸化を終了した後に、例えばドライエッチングによりＴＥＯＳ層１ ３２および下方の窒化膜１３０を除く。このケースではＴＥＯＳ層の表面はエッ チストップとして働く。 次にフォトレジスト１３７を使って構造体をマスクすることができ、必要な場 合にはフィールド酸化膜１２０によって囲むべきコレクタ開口部１３８の精細度 を得るようにエッチングしてもよい。このエッチングは上方シリコン表面１０９ 上で停止してもよいが、コレクタ開口部１３８内にＴＥＯＳ酸化膜１２９が残る こともある。 次にフィールド酸化膜１２０の深さよりも低い深さまで上方シリコン表面１０ ９ａから下方にイオン打ち込み方法で損傷を受けた、すなわちアモルファスの少 なくとも部分的にドープされた領域１３９が得られる。このことは上方シリコン 表面１０９ａを通して打ち込まれる所定の打ち込み量およびエネルギーのイオン によって生じる。次にフォトレジスト１３７を除去した後に、図８に示されてい る、こうして得られた構造体１４４を熱処理し、一部領域１３９を回復／再結晶 化し、一部のドーパントを底部拡散層１０５に向けて下方に拡散し、この底部拡 散層と電気的に接触させる。 通常、フィールド酸化膜１２０は少なくとも５０ｎｍの厚みに成長される。従 って、所望する安全の余裕を得るために、約２００ｎｍの最大深さまでの損傷領 域１３９を得る。 熱処理で転移または欠陥が生じる問題を解消するため、例えば再結晶化を防止 するため、イオン打ち込みは２工程で実行することが好ましい。 特に重イオン、例えばヒ素、アンチモニまたはアルゴンのイオンを打ち込むこ とにより、シリコン表面１０９を含む領域の表面区域および領域１３９の上方区 域をアモルファスとする。好ましくはヒ素イオンは１×１０15イオン／ｃｍ2の 大きさの照射量で８０ｋｅＶのエネルギーでヒ素イオンを使用することが好まし い。 第２工程では軽いイオン、例えばリンのイオンを打ち込むことにより、表面領 域から下方の領域１３９をドープする。適当なパラメータとしては、３×１０15 イオン／ｃｍ2の大きさの照射量、および５０ｋｅＶの大きさのエネルギーが挙 げられる。既にアモルファスとなっている表面領域内にイオン打ち込みによる損 傷の主要部分が留まるように、これらパラメータは適合されている。 また、熱処理の２つの工程、すなわち再結晶化工程および拡散工程で実行する ことが好ましい。 好ましくは約１／２〜１時間の間で、約５５０〜６００℃にて、熱処理により 底部から上の領域１３９を再結晶化する。この再結晶化では元の結晶配列を維持 しながら、底部から上の損傷を受けた領域を回復させる。従って、結晶欠陥、ツ インまたはねじれ転移の発生が防止される。後者のねじれ転移はこれらがトレン チによって囲まれた領域内にロックアップされる傾向があるので、トレンチのア イソレーション部で特にトラブルを生じやすい。これら欠陥はバイポーラトラン ジスタのアクティーブなＰ−Ｎ接合部に進入し、リーク電流を増すことがある。 イオン打ち込みエネルギーを過度に高く選択した場合に、表面層はアモルファ スとならず、むしろ表面層と結晶の内側部分との間でアモルファス（損傷を受け た）領域が得られる。その後の熱処理でこれら領域（表面層および結晶の内側部 分）はいずれもグリッドを成長させるための基板として働く。前方部が合流する 場合、結晶欠陥が生じる。例えば米国特許第4,958,213号から後者のケースが生 じ、その結果、転移の問題が生じるよう、イオン打ち込みエネルギーおよびリン の照射量の双方が選択されていることが明らかである。 最後に、好ましくは約１時間の間、約９５０℃にてアニーリングを行うことに より、ドープされた底部拡散層、すなわち埋め込まれたコレクタ層１０５に向け て下方にドープされたイオン、特にリンイオンを拡散させる。これによって前記 底部拡散層１０５への電気的な接続部が形成される。 連続する処理、すなわちアクティーブ部品を製造する方法、金属化などは、当 業者に周知の方法で行われるので、本明細書ではこれ以上詳細には説明しない。 本発明により、上記好ましい方法によって製造される集積回路は信頼性があり 、性能上の特性が良好である。 転移を生じることなくコレクタピンを得ることにより、所定のケースのこれま で無視されて来た問題、すなわち歩留まりが低いことが解決された。このコレク タピンは周知の技術により実質的に転移を生じることなくトレンチと組み合わせ ることができるが、本発明と共にトレンチと組み合わせて使用することが好まし い。 ここに開示したトレンチは、これを充填する前にトレンチ内に酸化膜、好まし くはＬＰＣＶＤ−ＴＥＯＳ酸化膜および特に窒化シリコンから成るバリア層をデ ポジットすることにより、以前よりもより効果的に製造できる。 これにより、集積回路に損傷を与え得る、ある程度の張力および／または欠陥 、例えば転移を生じることなく、少なくとも２００ｎｍまでの酸化膜の厚みが可 能となる。バリア層には更に酸化膜をデポジットしてもよい。 本発明にかかわるコレクタピンおよび／または本発明のトレンチを備えた集積 回路は、無線周波数およびその他の高周波で使用するのに特に適している。 当然ながら本発明は、これまで説明し、図面に示した実施例のみに限定される ものでなく、添付した請求の範囲内で変更が可能である。本発明は材料、大きさ 、例えば膜厚または幾何学的形状について限定されていないことは明らかである 。 更に本発明では、特にフィールド酸化膜領域を成長させ、トレンチを形成する だけでなく、従来の方法で製造されたトレンチと組み合わせて、本発明のコレク タを形成する前に、コレクタピンを形成する前にプロセスの初期にトレンチを形 成することも可能である。
【手続補正書】 【提出日】平成１１年１２月２８日（１９９９．１２．２８） 【補正内容】 請求の範囲 1. 集積回路内の半導体部品をアイソレートするための無転移トレンチによっ て囲まれた、半導体部品内の埋め込みコレクタに接続された無転移コレクタピン を備えた集積回路、特に無線用またはその他高速通信用集積回路を製造するため の方法であって、 −半導体構造体（１１８）内の上方シリコン表面（１０９ａ）を通過するイオ ンの打ち込みにより、半導体構造体（１１８）内に埋め込みコレクタ層として作 動する底部拡散層（１０５）を形成する工程と、 −シリコン構造体（１１８）の上に第１シリコン層（１２２）をデポジットす る工程と、 −前記第１シリコン層（１２２）上にハードマスク（１２４）、特にＰＥＣＶ Ｄ−ＴＥＯＳタイプの酸化膜をデボジットする工程と、 −上方シリコン表面（１０９ａ）の所定領域をエッチングすることによってカ バーを除き、トレンチ開口部（１２５）を形成する工程と、 −こうして所定領域内で得られる半導体構造体を所定深さまでエッチングする ことにより、トレンチ（１２６）を形成する工程と、 −エッチングによりハードマスク（１２４）および第１シリコン層（１２２） を除去する工程と、 −半導体構造体（１２７）上に、特にトレンチ（１２６）内で、好ましくはＬ ＰＣＶＤ−ＤＥＯＳタイプの第１酸化膜（１２９）を均一にデポジットする工程 と、 −第１酸化膜（１２９）の上に、好ましくは窒化シリコンのバリア層（１３０ ）を均一にデポジットする工程と、 −バリア層の上にシリコン層（１３４、１３５）をデポジットすることにより 、トレンチ（１２６）を充填し、シリコン層（１３４、１３５）をエッチバック する工程と、 −トレンチ開口部（３４）の上にキャップ酸化膜（１３６）を熱成長させる工 程と、 −半導体構造体（１４４）内に含まれるフィールド酸化膜（１２０）または酸 化膜表面（１２９ａ）によって囲まれた上方シリコン表面（１０９ａ）の所定領 域をエッチングすることにより、コレクタ開口部（１３８）を形成する工程と、 −前記上方シリコン表面（１０９ａ）を通して重イオン、例えばヒ素またはア ンチモニーイオンのイオン打ち込みによって上方シリコン表面（１０９ａ）から フィールド酸化膜の深さよりも浅い深さまで下方に、コレクタ開口部（１３８） 内にイオンで損傷を受けた、すなわちアモルファス状の少なくとも部分的にドー プされた領域（１３９）を形成する工程と、 −軽イオン、例えばリンイオンの打ち込みにより、表面領域から下方に前記イ オン打ち込みによって損傷を受けた、すなわちアモルファス状の領域（１３９） をドーピングする工程と、 −熱処理により底部から上に前記イオン打ち込みによって損傷を受けた、すな わちアモルファス領域（１３９）を再結晶化する工程と、 −アニールにより前記イオン打ち込みにより損傷を受けた、すなわちアモルフ ァス状領域（１３９）内の軽イオンを底部拡散層（１０５）へ向かって下方に拡 散させる工程とを特徴とする、集積回路を製造するための方法。 2. 上方シリコン表面（１０９ａ）を酸化膜（１２１、１２０）によってカバ ーし、ハードマスク（１２４）のデポジット前に酸化膜（１２１、１２０）の上 に、好ましくはポリシリコンからなる第１シリコン層（１２２）をデポジットす ることを特徴とする、請求項１記載の方法。 3. 酸化膜カバー（１２１、１２０）の少なくとも一部がフィールド酸化膜（ １２０）を含むように選択されたことを特徴とする、請求項１または２記載の方 法。 4. 第１酸化膜（１２９）のデポジット前に湿式エッチングによりトレンチ（ １２６）をクリーンにすることを特徴とする、請求項１〜３の−いずれかに記載 の方法。 5. 加熱されたＳＣ−１により湿式エッチングを行うことを特徴とする、請求 項４記載の方法。 6. 第１酸化膜（１２９）のデポジット前にトレンチ内で熱酸化薄膜を成長さ せることを特徴とする、請求項１〜５のいずれか記載の方法。 7. トレンチ（１２６）をテーパ付き形状とし、このマイクは約５〜８μｍの 深さとすることを特徴とする、請求項１〜６のいずれかに記載の方法。 8. トレンチの底部（１２６ａ）に丸みを付けたことを特徴とする、請求項１ 〜７のいずれかに記載の方法。 9. 好ましくは酸素雰囲気内で約９００℃で第１酸化膜（１２９）を高密度化 したことを特徴とする、請求項１〜８のいずれかに記載の方法。 10．約５０〜２００ｎｍの厚さに第１酸化膜（１２９）をデポジットすること を特徴とする、請求項１〜９のいずれかに記載の方法。 11．トレンチ（１２６）の充填前にバリア層（１３０）の上に、特にトレンチ （１２６）内にて、好ましくはＬＰＣＶＤ−ＴＥＯＳの第２酸化膜（１３２）を 均一にデポジットすることを特徴とする、請求項１〜１０のいずれかに記載の方 法。 12．シリコン層（１３４、１３５）が微結晶シリコンから構成されていること を特徴とする、請求項１〜１１のいずれかに記載の方法。 13．個々に選択された深さまでキャップ酸化膜（１３６）を成長したことを特 徴とする、請求項１〜１２のいずれかに記載の方法。 14．酸化膜でカバーする前に、シリコン表面（１０９ａ）内でステップ（１０ ８）を形成するようドープされた底部拡散領域（１０５）を形成することを特徴 とする、請求項３〜１３のいずれかに記載の方法。 15．ツインウェル方法において、半導体構造体（１１０）に含まれるエピタキ シャル層（１０９）をドーピングすることにより、ｎ型ウェル（１１１）および ｐ型ウェル（１１３）を得て、更に強化したステップ（１０８）がｎ型ウェル（ １１１）とｐ型ウェル（１１３）との間に位置するように選択したことを特徴と する、請求項１４記載の方法。 16．フィールド酸化膜の層の表面（１２０ａ）内にステップ（１１５）が得ら れるよう、第１シリコン層（１２２）のデポジット前にｎ型ウェル（１１１）と ｐ型ウェル（１１３）との間の境界領域上に、特にＬＯＣＯＳ技術に従ってフィ ールド酸化膜（１２０）を得ることを特徴とする、請求項15記載の方法。 17．トレンチ開口部（１２５）を形成するのにカバーされていない、半導体構 造体の上方シリコン表面（１０９ａ）の所定領域がｎ型ウェル（１１１）とｐ型 ウェル（１１３）との間で得られるステップ（１０８）を含むように選択された ことを特徴とする、請求項１６記載の方法。 18．酸化膜のカバーの少なくとも一部がＫｏｏｉ（クーイ）酸化膜（１２１） を含むように選択されており、前記Ｋｏｏｉ酸化膜（１２１）を好ましくは第１ 酸化膜（１２９）のデポジット前に除去することを特徴とする、請求項１６記載 の方法。 19．ヒ素またはアンチモニーイオンを打ち込むことにより、コレクタ開口部内 の領域のうちの表面領域をアモルファス状とすることを特徴とする、請求項１記 載の方法。 20．１×１０15イオン／ｃｍ2の大きさの照射量および８０ｋｅＶの大きさの エネルギーを有するヒ素イオンを打ち込むことを特徴とする、請求項１９記載の 方法。 21．リンイオンを打ち込むことにより、領域（１３９）の表面領域から下方に ドープすることを特徴とする、請求項１９または２０記載の方法。 22．１×１０15イオン／ｃｍ2の大きさの照射量および８０ｋｅＶの大きさの エネルギーを有するリンイオンを打ち込むことを特徴とする、請求項２１記載の 方法。 23．集積回路内の半導体部品をアイソレートするための無転移トレンチによっ て囲まれた、半導体部品内の埋め込みコレクタに接続された無転移コレクタピン を備えた集積回路、特に無線用またはその他高速通信用集積回路であって、 −半導体構造体（１１８）内で埋め込みコレクタ層として働く底部拡散層（１ ０５）と、 −半導体構造体（１１８）内の上方シリコン表面（１０９ａ）のうちの所定領 域内でエッチングされた所定形状および深さのエッチングされたトレンチ（１２ ６）と、 −トレンチ（１２６）内で均一にデポジットされた、好ましくはＬＰＣＶＤ− ＴＥＯＳタイプの第１酸化膜（１２９）と、 −前記第１酸化膜（１２９）の上に均一にデポジットされた、好ましくは窒化 シリコンから成るバリア層（１３０）と、 −トレンチ（１２６）内で前記バリア層（１３０）上にデポジットされたシリ コン充填層（１３４）と、前記シリコン充填層（１３０）の上に熱成長されたキ ャップ酸化膜（１３６）と、 −フィールド酸化膜（１２０）によって囲まれた上方シリコン表面（１０９ａ ）の所定領域をエッチングによりカバーを除くことにより形成されたコレクタ開 口部（１３８）と、 −フィールド酸化膜（１２０）の深さよりも浅い深さまで上方シリコン表面（ １０９ａ）から重イオンを打ち込み、次に軽イオンを打ち込み、処理により底部 から上を再結晶化し、前記底部拡散領域（１０５）まで下方に径イオンを拡散す るようにアニールすることによって形成された、半導体構造体に含まれる、上方 シリコン表面（１０９ａ）から底部拡散領域（１０５）まで下方に延びる、コレ クタ開口部内の無転移の少なくとも一部がドープされた領域（１３９）とを特徴 とする集積回路。 24．トレンチ（１２６）がテーパ付きの幅および丸みを付けられた底部（１２ ６ａ）を有することを特徴とする、請求項２３記載の集積回路。 25．トレンチ（１２６）が約５〜８μｍの深さを有することを特徴とする、請 求項２３または２４記載の集積回路。 26．第１酸化膜（１２９）が高密度化され、約５０〜２００ｍｍの厚みとなっ ていることを特徴とする、請求項２３〜２５のいずれかに記載の集積回路。 27．トレンチ（１２６）内のバリア層（１３０）上に均一にデボジットされた 、好ましくはＬＰＣＶＤ−ＴＥＯＳタイプの第２酸化膜８１３２）を特徴とする 、請求項２３〜２６のいずれかに記載の集積回路。 28．シリコン充填層（１３４）が微結晶シリコンから構成されていることを特 徴とする、請求項２３〜２７のいずれかに記載の集積回路。 29．トレンチの上方部分を囲むフィールド酸化膜の領域（１２０）を特徴とす る、請求項２３〜２８のいずれかに記載の集積回路。 30．シリコン充填層（１３４ａ）の上方表面がステップを含むことを特徴とする 、請求項２３〜２９のいずれかに記載の集積回路。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ (72)発明者 リンドグレン、ボ、アンデルス スウェーデン国 ソレンツナ、セルシング ス ベーグ 79 (72)発明者 ラルソン、トルブヨルン スウェーデン国 ウプサラ、バデルクバル ンスガタン 54 エイ 【要約の続き】 し、このトレンチ充填層（１３４）上にキャップ酸化膜 （１３６）を熱成長させることによって、トレンチ（１ ２６）を形成する。

Claims (1)

  1. 【特許請求の範囲】 １． 集積回路、特に実質的に無転移の（ｄｉｓｌｏｃａｔｉｏｎ−ｆｒｅｅ ）分離トレンチを備えた無線用あるいは高速通信用の集積回路を製造するために バイポーラプロセスでコレクタピンを製作する方法であって、 半導体構造（１４４）に含まれる上部シリコン表面（１０９ａ）または酸化表 面（１２９ａ）上でフィールド酸化膜（１２０）に覆われた所定領域をエッチン グによって剥離することによってコレクタ開口（１３８）を設けるステップと、 上部シリコン表面（１０９ａ）を通して所定のドーズおよびエネルギのイオン を注入することによって上部シリコン表面からフィールド酸化膜より浅い位置ま での間で少なくとも部分的にドーピング（１３９）され、イオン注入によって粗 化またはアモルファス化された領域を形成するステップと、 上記に続いて半導体構造（１４４）に対して熱処理を施すステップとを含むこ とを特徴とする前記方法。 ２． 集積回路、特に無線用あるいは高速通信用の集積回路を製造するために 集積回路に含まれる半導体要素間を分離する方法であって、 上部シリコン表面（１０９ａ）を含む半導体構造（１１８）の上に硬質マスク （１２４）、特にＰＥＣＶＤ−ＴＥＯＳ等の酸化層を蒸着するステップと、 上部シリコン表面（１０９ａ）の所定領域をエッチングで剥離することによっ てトレンチ開口（１２５）を形成するステップと、 前記所定領域に形成された半導体構造を所定の深さまでエッチングすることに よってトレンチ（１２６）を形成するステップと、 硬質マスク（１２４）および第１シリコン層（１２２）をエッチングによって 除去するステップと、 半導体構造（１２７）の上から、好ましくはトレンチ（１２６）内に第１の酸 化物層（１２９）、好ましくはＬＰＣＶＤ−ＴＥＯＳを均一に蒸着するステップ と、 第１の酸化物層（１２９）の上にバリヤ層（１３０）、好ましくは窒化シリコ ンのバリヤ層を均一に蒸着するステップと、 バリヤ層の上、特にトレンチ（１２５）内のバリヤ層（１３０）上にシリコン 層（１３４、１３５）を蒸着し、シリコン層（１３４、１３５）をエッチングバ ックすることによってトレンチ（１２５）を埋めるステップと、 トレンチ開口（１３４）上でキャップ酸化膜（１３６）を熱成長させるステッ プとを含むことを特徴とする前記方法。
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