JPH04239766A - トレンチキャパシタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体記
憶素子に用いるキャパシタに関し、特にトレンチキャパ
シタに関するものである。

【０００２】

【従来の技術】半導体記憶素子の高集積化にともない、
半導体記憶素子のキャパシタは半導体基板面に対する形
成面積の縮小と記憶容量の増大が求められている。この
ような要求を満たすものとして、トレンチキャパシタが
提案されている。このトレンチキャパシタを図１１の概
略構成断面図により説明する。図に示す如く、ＬＯＣＯ
Ｓ法によって、ｐ形の単結晶シリコン基板５１の上層の
一部に酸化シリコンよりなるアイソレーション領域５２
が形成されている。単結晶シリコン基板５１には、アイ
ソレーション領域５２に隣接する状態にトレンチ５３が
形成されている。トレンチ５３の周囲の単結晶シリコン
基板５１にはｎ形拡散層よりなる蓄積ノード５４が形成
されている。またトレンチ５３の内壁には窒化シリコン
のキャパシタ誘電膜５５が形成されている。さらにキャ
パシタ誘電膜５５の表面とアイソレーション領域５２上
とにはｎ形ｐｏｌｙ−Ｓｉのセルプレート５６が形成さ
れている。

【０００３】上記構造のトレンチキャパシタ６０は、単
結晶シリコン基板５１の深さ方向に形成されているので
、単結晶シリコン基板５１面に対して小さい形成面積で
メモリ容量が十分に確保される。このため、高密度にキ
ャパシタが形成される、例えば４ＭＤＲＡＭ等の半導体
記憶素子に用いられる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
トレンチキャパシタ６０では、トレンチ５３の底部外周
側の単結晶シリコン基板５１中に、エッチングによる格
子ひずみ，転位等の格子欠陥が発生する。この格子欠陥
には降伏電圧より低い逆方向電圧でわずかに電流が流れ
る。いわゆる、リーク電流が生じる。このため、トレン
チキャパシタ６０の接合の耐圧は大きく低下する。また
図１２に示すように、エッチングマスク５７を単結晶シ
リコン基板５１上に形成し、単結晶シリコン基板５１を
反応性イオンエッチングしてトレンチ５３を形成する場
合には、単結晶シリコン基板５１の特定の結晶方位がラ
ジカルの影響を受けることによって、形成されるトレン
チ５３は中太りした形状になる。このため、トレンチ５
３を一定の表面積を有するものに形成することが困難に
なる。このようなトレンチ５３にトレンチキャパシタ（
図示せず）を形成した場合には、トレンチキャパシタの
電荷蓄積容量が一定にならない。このため、ＤＲＡＭ等
のキャパシタとして用いた場合には、キャパシタ間で電
荷蓄積容量にばらつきが生じる。この結果、上記形状の
トレンチ５３は形状不良として処理されることになり、
歩留りを低下させる。さらに図１３に示す如く、トレン
チ５３とトレンチ５８とを単結晶シリコン基板５１中に
近づけた状態に形成し、各トレンチ５３，５８のそれぞ
れにトレンチキャパシタ６０，６１を形成した場合には
、トレンチ５３，５８間の深い部分における単結晶シリ
コン基板５１の基板濃度が薄いので、トレンチキャパシ
タ６０，６１間でパンチスルーが起きる。このため、ト
レンチ５３とトレンチ５８とは、トレンチキャパシタ６
０，６１間でパンチスルーが起きない距離に形成しなけ
ればならない。この結果、トレンチキャパシタ６０，６
１を高密度に形成することができないので、半導体記憶
素子の高集積化が困難になる。

【０００５】本発明は、電気的特性と歩留りと高集積化
とに優れているトレンチキャパシタを提供することを目
的とする。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、絶縁体層
と当該絶縁体層上に形成した単結晶シリコン膜とにより
なるＳＯＩ基板の単結晶シリコン膜を貫通する状態で絶
縁体層にトレンチが形成されている。このトレンチの内
壁には蓄積ノードが形成されている。また蓄積ノードの
表面にはキャパシタ誘電膜が形成されている。さらにキ
ャパシタ誘電膜の表面にはセルプレートが形成されてい
る。

【０００７】

【作用】上記トレンチキャパシタでは、ＳＯＩ基板の単
結晶シリコン膜を貫通した状態で絶縁体層にトレンチを
形成し、このトレンチにトレンチキャパシタを形成した
。このため、ＳＯＩ基板に接近させた状態で複数のトレ
ンチを形成して各トレンチにトレンチキャパシタを形成
した場合には、ＳＯＩ基板の深い部分における各トレン
チキャパシタの外周側は絶縁体層に囲まれているために
、空乏層が発生しない。この結果、トレンチキャパシタ
間でパンチスルーは起きない。

【０００８】

【実施例】本発明の実施例を図１に示す概略構成断面図
により説明する。図ではトレンチキャパシタ１とスイッ
チングトランジスタ３０とよりなるＤＲＡＭを示す。図
に示す如く、ＳＯＩ基板１１は絶縁体層１２とこの絶縁
体層１２の上面に形成したｐ形の単結晶シリコン膜１３
とより成る。絶縁体層１２は、例えば厚さが３０μｍの
酸化シリコン（ＳｉＯ２　）で形成されている。単結晶
シリコン膜１３は、スイッチングトランジスタ３０のチ
ャネルが形成できる厚さ（例えば５０ｎｍないし１μｍ
の厚さ）に形成されている。単結晶シリコン膜１３の上
層の一部にはＳｉＯ２　のアイソレーション領域１４が
形成されている。また単結晶シリコン膜１３を貫通する
状態で絶縁体層１２には、アイソレーション領域１４の
少なくとも一方側に隣接する状態でトレンチ１５（例え
ば深さがおよそ５μｍ）が形成されている。

【０００９】トレンチ１５には、蓄積ノード１６とキャ
パシタ誘電膜１７とセルプレート１８とよりなるトレン
チキャパシタ１が形成されている。すなわち、トレンチ
１５の側壁には蓄積ノード１６が形成されている。この
場合では後述する製造上の理由により蓄積ノード１６は
トレンチ１５の側壁にのみ形成されているが、トレンチ
１５の内壁全体に形成してもよい。この蓄積ノード１６
は例えばｎ形不純物を含むポリシリコン（ｐｏｌｙ−Ｓ
ｉ）で形成されている。また蓄積ノード１６の側壁とト
レンチ１５の底部とにはキャパシタ誘電膜１７が形成さ
れている。キャパシタ誘電膜１７は、例えば厚さが８ｎ
ｍの窒化シリコン（Ｓｉ３　Ｎ４　）膜とこのＳｉ３　
Ｎ４　膜の表面に形成した厚さが３ｎｍのＳｉＯ２　膜
とによりなる。さらにキャパシタ誘電膜１７の表面とア
イソレーション領域１４の上面とにはセルプレート１８
が形成されている。セルプレート１８は、例えばｎ形不
純物を含むｐｏｌｙ−Ｓｉで形成されている。またアイ
ソレーション領域１４上に形成されたセルプレート１８
でグランドまたはＶｃｃとのコンタクトをとる。上記ト
レンチキャパシタ１では蓄積ノード１６とセルプレート
１８とにｎ形のｐｏｌｙ−Ｓｉ膜を用いたが、ｐ形のｐ
ｏｌｙ−Ｓｉ膜を用いることもできる。この場合には、
単結晶シリコン膜１３はｎ形のものを用いる。

【００１０】一方トレンチキャパシタ１に隣接する単結
晶シリコン膜１３にはスイッチングトランジスタ３０が
形成されている。スイッチングトランジスタ３０は、単
結晶シリコン膜１３の上面にゲート絶縁膜３１を介して
形成したワード線３２とワード線３２の両側で単結晶シ
リコン膜１３の上層に形成した不純物拡散層３３，３４
とよりなる。各不純物拡散層３３，３４のうち、不純物
拡散層３４は単結晶シリコン膜１２側の蓄積ノード１６
の周囲に形成された不純物拡散層３８に接続されている
。さらにＳＯＩ基板１１上にはトレンチキャパシタ１と
スイッチングトランジスタ３０とを覆う状態に層間絶縁
膜３５が形成されている。前記不純物拡散層３３上の層
間絶縁膜３５にはビットコンタクトホール３６が設けら
れている。このビットコンタクトホール３６を含む層間
絶縁膜３５上にはビット線３７が形成されている。

【００１１】上記実施例ではＤＲＡＭにトレンチキャパ
シタ１を用いた場合について説明したが、トレンチキャ
パシタ１はＤＲＡＭ以外の半導体記憶素子にも用いるこ
とができる。また上記トレンチキャパシタ１では、トレ
ンチ１５をＳｉＯ２　の絶縁体層１２に形成したので、
トレンチ１５の底部側の絶縁体層１２には格子欠陥が発
生しない。よって、ＳｉＯ２　の絶縁体層１２にはリー
ク電流が発生しないので、トレンチキャパシタ１には安
定した状態で電荷が蓄積できる。さらにトレンチを形成
し易いＳｉＯ２　の絶縁体層１２にトレンチ１５を形成
したことにより、トレンチ１５の形状精度を高くするこ
とができる。このため、トレンチ１５の形状不良はなく
なる。 よって歩留りの向上が図れる。

【００１２】上記トレンチキャパシタ１は、通常図２に
示す如く、別のトレンチキャパシタ２に近づけた状態で
形成される。トレンチキャパシタ２は、前記トレンチキ
ャパシタ１と同様にトレンチ２５の側壁に形成した蓄積
ノード２６とトレンチ２５の底部と蓄積ノード２６の側
壁とに形成したキャパシタ誘電膜２７とキャパシタ誘電
膜２７の表面に形成したセルプレート２８（１８）とに
よりなる。セルプレート２８は前記セルプレート１８と
共用されている。

【００１３】上記構成のトレンチキャパシタ１，２は、
各トレンチ１５，２５のほとんどの部分がＳｉＯ２　の
絶縁体層１２に形成されているので、各トレンチ１５，
２５の形状精度がよくなる。また絶縁体層１２には、空
乏層が発生しないために、各トレンチ１５，２５に形成
した各トレンチキャパシタ１，２間にはパンチスルーが
起きない。このため、トレンチ１５とトレンチ２５とを
接近させた状態で形成することが可能になる。また単結
晶シリコン膜１３の上層に形成したアイソレーション領
域１４を絶縁体層１２に接続する状態に形成した場合に
は、例えば０．１μｍないし０．３μｍ離間してトレン
チ１５，２５を形成することができる。

【００１４】次に上記トレンチキャパシタ１の製造方法
を図３ないし図１０により説明する。図３に示すように
、ＳｉＯ２　よりなる絶縁体層１２の上面にｐ形の単結
晶シリコン膜１３が形成されているＳＯＩ基板１１を用
いる。このＳＯＩ基板１１には、例えば単結晶シリコン
基板中に飛翔距離がおよそ３００ｎｍでイオン注入密度
が１０１８個／ｃｍ２　に酸素をイオン注入した後にア
ニール処理をしてＳｉＯ２　の絶縁体層１２を形成した
ものが用いられる。または、絶縁体層１２の上面に単結
晶シリコン膜１３を張り合わせたもの、絶縁体層１２の
上面にアモルファスシリコンを成長させてアモルファス
シリコン膜を形成しレーザアニール処理によってアモル
ファスシリコン膜を単結晶シリコン膜１３化したもの等
が用いられる。まず、単結晶シリコン膜１３の上層に、
例えばＬＯＣＯＳ法によってアイソレーション領域１４
とゲート絶縁膜３１とを形成する。アイソレーション領
域１４は絶縁体層１２に達する状態に形成してもよい。

【００１５】次いで図４に示す如く、アイソレーション
領域１４とゲート絶縁膜３１との上面にレジストを塗布
してレジスト膜を形成し、レジスト膜を感光，現像処理
してエッチングマスク４０を形成する。このエッチング
マスク４０には、アイソレーション領域１４とゲート絶
縁膜３１との境界上に開口パターン４１が設けられてい
る。続いて反応性イオンエッチングにより単結晶シリコ
ン膜１３をエッチングし、さらに絶縁体層１２をエッチ
ングして、深さがおよそ５μｍのトレンチ１５を形成す
る。このエッチングでは、ＳｉＯ２　の絶縁体層１２が
等方性エッチングの作用を有するラジカルの影響を受け
にくいために、トレンチ１５はＳＯＩ基板１１面に対し
て垂直方向に形成され、中太りした形状にならない。

【００１６】その後、アッシャー処理等によりエッチン
グマスク４０を除去する。続いて図５に示すように、例
えば化学的気相成長法によって、トレンチ１５の内壁を
含むゲート絶縁膜３１側の全面にｎ形不純物を含むｐｏ
ｌｙ−Ｓｉ膜４２を形成する。そしてｐｏｌｙ−Ｓｉ膜
４２を異方性エッチングして、ゲート絶縁膜３１上のｐ
ｏｌｙ−Ｓｉ膜４２とアイソレーション領域１４上のｐ
ｏｌｙ−Ｓｉ膜４２（２点鎖線部分）とを除去する。そ
して残ったｐｏｌｙ−Ｓｉ膜４２が蓄積ノード１６を形
成する。このエッチングでは、トレンチ１５の底部のｐ
ｏｌｙ−Ｓｉ膜４２ａ（４２）も除去されるので、蓄積
ノード１６はトレンチ１５の側壁にのみ形成されること
になる。

【００１７】次いで図６に示す如く、トレンチ１５の内
部を含むアイソレーション領域１４側の全面にキャパシ
タ誘電膜１７を形成する。このキャパシタ誘電膜１７を
形成するには、例えば化学的気相成長法によって、まず
窒化シリコン（Ｓｉ３　Ｎ４　）膜（例えば厚さが８ｎ
ｍ）を形成し、その後当該Ｓｉ３　Ｎ４　膜の表面にＳ
ｉＯ２　膜（例えば厚さが３ｎｍ）を形成する。続いて
化学的気相成長法により、トレンチ１５を埋める状態で
キャパシタ誘電膜１７上にｎ形不純物を含んだｐｏｌｙ
−Ｓｉ膜４３を形成する。

【００１８】その後、図７に示すように、ｐｏｌｙ−Ｓ
ｉ膜４３の上面にレジストを塗布してレジスト膜を形成
し、このレジスト膜を感光，現像処理してエッチングマ
スク４４を形成する。次いでエッチングを行って、ゲー
ト絶縁膜３１上のｐｏｌｙ−Ｓｉ膜４３（２点鎖線部分
）とキャパシタ誘電膜１７（１点鎖線部分）とを除去す
る。

【００１９】そして、アッシャー処理等により、エッチ
ングマスク４４を除去する。続いて、図８に示す如く、
例えば化学的気相成長法により、ゲート絶縁膜３１側の
全面にＳｉＯ２　よりなる薄い酸化膜３９を形成する。 続いて薄い酸化膜３９の上面にｐｏｌｙ−Ｓｉ膜４５を
形成し、さらにｐｏｌｙ−Ｓｉ膜４５の上面に前記図７
で説明したと同様の方法によってレジスト膜のエッチン
グマスク４６を形成する。その後エッチングを行って、
ｐｏｌｙ−Ｓｉ膜４５（２点鎖線部分）を除去する。こ
のとき、ｐｏｌｙ−Ｓｉ膜４５の除去により露出した薄
い酸化膜３９（１点鎖線部分）とゲート絶縁膜３１（破
線部分）とを除去する。そして残ったｐｏｌｙ−Ｓｉ膜
４５がワード線３２になる。

【００２０】次いで、アッシャー処理等により、エッチ
ングマスク４６を除去する。続いて図９に示すように、
ワード線３２とセルプレート１８とをイオン注入マスク
にして、ワード線の両側で単結晶シリコン膜１３の上層
にｎ形不純物をイオン注入する。引き続いてアニール処
理を行って、ワード線３２の両側で単結晶シリコン膜１
３の上層に注入したｎ形不純物を拡散して、ｎ形の不純
物拡散層３３，３４を形成する。このアニール処理のと
きに、蓄積ノード１６に含まれているｎ形不純物も蓄積
ノード１６の周囲の単結晶シリコン膜１３に拡散して、
ｎ形の不純物拡散層３８を形成する。この不純物拡散層
３８と不純物拡散層３４とは接続した状態に形成される
。

【００２１】その後図１０に示す如く、化学的気相成長
法により、ワード線３２側の全面にｐｏｌｙ−Ｓｉ膜よ
りなる層間絶縁膜３５を形成する。さらにエッチングマ
スク（図示せず）を形成してエッチングを行い、不純物
拡散層３３上の層間絶縁膜３５にビットコンタクトホー
ル３６を形成する。そしてビットコンタクトホール３６
の内部を含む層間絶縁膜３５上に例えばアルミニウム合
金層を形成し、その後ホトリソグラフィー技術とエッチ
ングとによりアルミニウム合金層でビット線３７を形成
する。

【００２２】

【発明の効果】以上、説明したように本発明によれば、
ＳＯＩ基板の単結晶シリコン膜を貫通した状態で絶縁体
層にトレンチを形成し、このトレンチにトレンチキャパ
シタを形成した。このため、トレンチキャパシタを接近
させた状態に形成した場合には、ＳＯＩ基板の深い部分
におけるトレンチキャパシタの外周側は絶縁体層で形成
されているので空乏層が発生しない。よって、トレンチ
キャパシタ間にパンチスルーは起きないので、トレンチ
キャパシタ間の距離を短くすることが可能になる。よっ
て、ＳＯＩ基板面に占めるキャパシタ面積が小さくなる
ので、高集積化を図ることができる。

【図面の簡単な説明】

【図１】実施例の概略構成断面図である。

【図２】セルプレートを共有するトレンチキャパシタの
断面図である。

【図３】実施例の製造工程図である。

【図４】実施例の製造工程図である。

【図５】実施例の製造工程図である。

【図６】実施例の製造工程図である。

【図７】実施例の製造工程図である。

【図８】実施例の製造工程図である。

【図９】実施例の製造工程図である。

【図１０】実施例の製造工程図である。

【図１１】従来例の概略構成断面図である。

【図１２】課題を説明する断面図である。

【図１３】課題を説明する断面図である。

【符号の説明】

１　　トレンチキャパシタ １１　　ＳＯＩ基板 １２　　絶縁体層 １３　　単結晶シリコン層 １４　　アイソレーション領域 １５　　トレンチ １６　　蓄積ノード １７　　キャパシタ誘電膜 １８　　セルプレート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　絶縁体層と前記絶縁体層の上面に形成
   した単結晶シリコン膜とより成るＳＯＩ基板と、前記単
   結晶シリコン膜を貫通する状態で前記絶縁体層に形成し
   たトレンチと、前記トレンチの内壁に形成した蓄積ノー
   ドと、前記蓄積ノードの表面に形成したキャパシタ誘電
   膜と、前記キャパシタ誘電膜の表面に形成したセルプレ
   ートとによりなることを特徴とするトレンチキャパシタ
   。