JPH06120449A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06120449A JPH06120449A JP4286745A JP28674592A JPH06120449A JP H06120449 A JPH06120449 A JP H06120449A JP 4286745 A JP4286745 A JP 4286745A JP 28674592 A JP28674592 A JP 28674592A JP H06120449 A JPH06120449 A JP H06120449A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭにおいて、蓄積ノードを構成するソ
ース・ドレイン領域から基板へもれる電流を減少させ、
電荷の保持特性の向上を図る。 【構成】 フィールド酸化膜６下に形成するチャネルス
トッパ用の拡散層を、蓄積ノードとなるｎ型拡散層９と
接する領域はｐ- 拡散層５ａにより、またｎ型拡散層９
と直接接触しない領域は、反転層を生じさせないように
十分に高い濃度のｐ+ 拡散層５ｂにより構成する。
ース・ドレイン領域から基板へもれる電流を減少させ、
電荷の保持特性の向上を図る。 【構成】 フィールド酸化膜６下に形成するチャネルス
トッパ用の拡散層を、蓄積ノードとなるｎ型拡散層９と
接する領域はｐ- 拡散層５ａにより、またｎ型拡散層９
と直接接触しない領域は、反転層を生じさせないように
十分に高い濃度のｐ+ 拡散層５ｂにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にフィールド酸化膜およびその下に
設けられたチャネルストッパ拡散層によって素子分離が
なされた半導体装置に関する。本発明は、スタックトキ
ャパシタ型メモリセルを備えたダイナミック・ランダム
・アクセス・メモリ（以下、ＤＲＡＭと記す）に特に有
利に適用される。
製造方法に関し、特にフィールド酸化膜およびその下に
設けられたチャネルストッパ拡散層によって素子分離が
なされた半導体装置に関する。本発明は、スタックトキ
ャパシタ型メモリセルを備えたダイナミック・ランダム
・アクセス・メモリ（以下、ＤＲＡＭと記す）に特に有
利に適用される。
【０００２】
【従来の技術】図５の（ｂ）は、従来のスタックトキャ
パシタ型ＤＲＡＭにおけるトランスファトランジスタの
蓄積ノード側の断面図であり、図５の（ａ）は、その製
造工程を説明するための断面図である。この従来の半導
体装置は以下のように作製される。ｐ型シリコン基板１
上にシリコン酸化膜２とシリコン窒化膜３とを形成し、
シリコン窒化膜３（またはシリコン窒化膜３およびシリ
コン酸化膜２）をフォトレジスト４をマスクにパターニ
ングする。このフォトレジストを残したままボロンを、
加速エネルギー：１００ｋｅＶ、ドーズ量：１×１０13
／cm2 の条件でイオン注入してチャネルストッパとなる
ｐ+ 拡散層５を形成する［図５の（ａ）］。
パシタ型ＤＲＡＭにおけるトランスファトランジスタの
蓄積ノード側の断面図であり、図５の（ａ）は、その製
造工程を説明するための断面図である。この従来の半導
体装置は以下のように作製される。ｐ型シリコン基板１
上にシリコン酸化膜２とシリコン窒化膜３とを形成し、
シリコン窒化膜３（またはシリコン窒化膜３およびシリ
コン酸化膜２）をフォトレジスト４をマスクにパターニ
ングする。このフォトレジストを残したままボロンを、
加速エネルギー：１００ｋｅＶ、ドーズ量：１×１０13
／cm2 の条件でイオン注入してチャネルストッパとなる
ｐ+ 拡散層５を形成する［図５の（ａ）］。
【０００３】次に、ウェット熱酸化により素子分離用の
フィールド酸化膜６を形成する。シリコン窒化膜３、シ
リコン酸化膜２をエッチング除去した後、熱酸化により
フィールド酸化膜６の形成されていない領域にゲート酸
化膜７を形成する。次に、リンドープされた多結晶シリ
コン膜を形成し、これをフォトエッチング法によりパタ
ーニングしてワード線を兼ねるゲート電極８を形成す
る。
フィールド酸化膜６を形成する。シリコン窒化膜３、シ
リコン酸化膜２をエッチング除去した後、熱酸化により
フィールド酸化膜６の形成されていない領域にゲート酸
化膜７を形成する。次に、リンドープされた多結晶シリ
コン膜を形成し、これをフォトエッチング法によりパタ
ーニングしてワード線を兼ねるゲート電極８を形成す
る。
【０００４】次に、フィールド酸化膜６、ゲート電極８
をマスクとして、ｎ型不純物イオンを注入してｎ型拡散
層９を形成する。このｎ型拡散層の形成方式としては、
高レベルドーズ量のイオン注入によりｎ+ 拡散層を形
成する、側壁酸化膜を利用していわゆるＬＤＤ（Ligh
tly Doped Drain ）構造の拡散層を形成する、低レベ
ルドーズ量のイオン注入によりｎ- 拡散層を形成する
（この場合には、後に、層間絶縁膜に形成されたコンタ
クトホールを介してコンタクトのための高濃度拡散層が
形成される）、等が知られている。
をマスクとして、ｎ型不純物イオンを注入してｎ型拡散
層９を形成する。このｎ型拡散層の形成方式としては、
高レベルドーズ量のイオン注入によりｎ+ 拡散層を形
成する、側壁酸化膜を利用していわゆるＬＤＤ（Ligh
tly Doped Drain ）構造の拡散層を形成する、低レベ
ルドーズ量のイオン注入によりｎ- 拡散層を形成する
（この場合には、後に、層間絶縁膜に形成されたコンタ
クトホールを介してコンタクトのための高濃度拡散層が
形成される）、等が知られている。
【０００５】次に、層間絶縁膜１０を堆積しフォトエッ
チング法によりコンタクトホールを開孔してｎ型拡散層
９の表面を露出させる。続いて、下層多結晶シリコン膜
の堆積とそのパターニング、熱酸化またはＣＶＤ法によ
る酸化膜の形成、および上層多結晶シリコン膜の堆積と
そのパターニングにより、下層電極１１、誘電体膜１２
および上層電極１３からなるキャパシタを形成する［図
５の（ｂ）］。
チング法によりコンタクトホールを開孔してｎ型拡散層
９の表面を露出させる。続いて、下層多結晶シリコン膜
の堆積とそのパターニング、熱酸化またはＣＶＤ法によ
る酸化膜の形成、および上層多結晶シリコン膜の堆積と
そのパターニングにより、下層電極１１、誘電体膜１２
および上層電極１３からなるキャパシタを形成する［図
５の（ｂ）］。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
装置では、チャネルストッパ拡散層が、多量の不純物イ
オン注入によって形成されたものであるため、欠陥を多
く含んだものとなり、そしてこのチャネルストッパ拡散
層が直接ソース・ドレイン拡散層と接触していることに
より、このｐｎ接合に大きなリーク電流が流れる。従っ
て、ソース・ドレイン領域に情報記憶用のキャパシタが
接続されたＤＲＡＭセルにおいては、蓄積された電荷の
減少が著しくなり、正常な回路動作に必要な電荷の確保
が困難になるという問題が起こる。この欠点を解消すべ
くチャネルストッパの不純物濃度を下げるとｐｎ接合の
リーク電流は低下する。しかし、その場合にはチャネル
ストッパが十分には機能しなくなり、寄生ＭＯＳトラン
ジスタを介してのリーク電流が増大する。よって、本発
明の目的とするところは、チャネルストッパの機能を低
下させることなくｐｎ接合のリーク電流を減少させ、半
導体装置の動作信頼性を向上させることである。そし
て、ＤＲＡＭセルにあっては、蓄積電荷の減少を抑制し
てデータの反転事故の発生を防止することである。
装置では、チャネルストッパ拡散層が、多量の不純物イ
オン注入によって形成されたものであるため、欠陥を多
く含んだものとなり、そしてこのチャネルストッパ拡散
層が直接ソース・ドレイン拡散層と接触していることに
より、このｐｎ接合に大きなリーク電流が流れる。従っ
て、ソース・ドレイン領域に情報記憶用のキャパシタが
接続されたＤＲＡＭセルにおいては、蓄積された電荷の
減少が著しくなり、正常な回路動作に必要な電荷の確保
が困難になるという問題が起こる。この欠点を解消すべ
くチャネルストッパの不純物濃度を下げるとｐｎ接合の
リーク電流は低下する。しかし、その場合にはチャネル
ストッパが十分には機能しなくなり、寄生ＭＯＳトラン
ジスタを介してのリーク電流が増大する。よって、本発
明の目的とするところは、チャネルストッパの機能を低
下させることなくｐｎ接合のリーク電流を減少させ、半
導体装置の動作信頼性を向上させることである。そし
て、ＤＲＡＭセルにあっては、蓄積電荷の減少を抑制し
てデータの反転事故の発生を防止することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置では、フィールド酸化膜下のチ
ャネルストッパ拡散層の少なくとも一部を、素子分離
のために必要な十分に高い不純物濃度を有する高不純物
濃度領域と、この高不純物濃度領域を囲繞する低不純
物濃度領域と、によって構成し、このことにより、半導
体素子を構成する拡散層が、直接チャネルストッパの高
不純物濃度領域と接触することのないようにする。
に、本発明の半導体装置では、フィールド酸化膜下のチ
ャネルストッパ拡散層の少なくとも一部を、素子分離
のために必要な十分に高い不純物濃度を有する高不純物
濃度領域と、この高不純物濃度領域を囲繞する低不純
物濃度領域と、によって構成し、このことにより、半導
体素子を構成する拡散層が、直接チャネルストッパの高
不純物濃度領域と接触することのないようにする。
【０００８】特に、半導体素子が、一方のソース・ドレ
イン拡散層がスタックトキャパシタの一方の電極に接続
されたＭＯＳトランジスタである場合には、少なくとも
スタックトキャパシタと接続されたソース・ドレイン拡
散層は、チャネルストッパの高不純物濃度領域とは直接
接触することのないようになされる。
イン拡散層がスタックトキャパシタの一方の電極に接続
されたＭＯＳトランジスタである場合には、少なくとも
スタックトキャパシタと接続されたソース・ドレイン拡
散層は、チャネルストッパの高不純物濃度領域とは直接
接触することのないようになされる。
【０００９】この発明の半導体装置の製造方法では、半
導体基板上のフィールド酸化膜を形成すべき領域全体に
基板（またはウェル）と同一導電型の不純物を低濃度に
導入し、次いで、この低濃度不純物導入領域の内側に、
同一導電型の不純物を高濃度に導入してチャネルストッ
パ拡散層を形成し、その後フィールド酸化膜を形成す
る。上記チャネルストッパ拡散層の形成工程において
は、サイドウォール技法が有利に適用される。
導体基板上のフィールド酸化膜を形成すべき領域全体に
基板（またはウェル）と同一導電型の不純物を低濃度に
導入し、次いで、この低濃度不純物導入領域の内側に、
同一導電型の不純物を高濃度に導入してチャネルストッ
パ拡散層を形成し、その後フィールド酸化膜を形成す
る。上記チャネルストッパ拡散層の形成工程において
は、サイドウォール技法が有利に適用される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すＤＲ
ＡＭの断面図である。但し、同図には、トランスファト
ランジスタの蓄積ノード側のソース・ドレイン領域のみ
が示され、ビット線側のソース・ドレイン領域の図示は
省略されている。同図において、図５の（ｂ）の部分と
共通の部分には同一の参照番号が付されているので、重
複した説明は省略する。
て説明する。図１は、本発明の第１の実施例を示すＤＲ
ＡＭの断面図である。但し、同図には、トランスファト
ランジスタの蓄積ノード側のソース・ドレイン領域のみ
が示され、ビット線側のソース・ドレイン領域の図示は
省略されている。同図において、図５の（ｂ）の部分と
共通の部分には同一の参照番号が付されているので、重
複した説明は省略する。
【００１１】本実施例の図５に示した従来例と相違する
点は、従来例で単一のｐ+ 拡散層５により構成されてい
たチャネルストッパが、中心部分を占めるｐ+ 拡散層５
ｂとそれを囲むｐ- 拡散層５ａとにより構成されている
点である。
点は、従来例で単一のｐ+ 拡散層５により構成されてい
たチャネルストッパが、中心部分を占めるｐ+ 拡散層５
ｂとそれを囲むｐ- 拡散層５ａとにより構成されている
点である。
【００１２】次に、図２の（ａ）乃至（ｃ）を参照して
本実施例の製造方法について説明する。まず、熱酸化に
よりｐ型シリコン基板１の表面に膜厚４００Åのシリコ
ン酸化膜２を形成し、その上にプラズマＣＶＤ法により
膜厚１０００Åのシリコン窒化膜３を成長させる。次
に、フォトリソグラフィ法によりフォトレジスト膜４を
パターン化し、これをマスクに分離領域上のシリコン窒
化膜３をエッチング除去する。この状態で、ボロンを、
加速エネルギー：１００ｋｅＶ、ドーズ量：４×１０12
／cm2 の条件でイオン注入してチャネルストッパとなる
ｐ- 拡散層５ａを形成する［図２の（ａ）］。
本実施例の製造方法について説明する。まず、熱酸化に
よりｐ型シリコン基板１の表面に膜厚４００Åのシリコ
ン酸化膜２を形成し、その上にプラズマＣＶＤ法により
膜厚１０００Åのシリコン窒化膜３を成長させる。次
に、フォトリソグラフィ法によりフォトレジスト膜４を
パターン化し、これをマスクに分離領域上のシリコン窒
化膜３をエッチング除去する。この状態で、ボロンを、
加速エネルギー：１００ｋｅＶ、ドーズ量：４×１０12
／cm2 の条件でイオン注入してチャネルストッパとなる
ｐ- 拡散層５ａを形成する［図２の（ａ）］。
【００１３】次に、フォトレジスト膜４ａを設け、これ
を分離領域の中心部分を開孔するようにパターニングす
る。このフォトレジスト膜４ａをマスクにボロンを、加
速エネルギー：１００ｋｅＶ、ドーズ量：１×１０13／
cm2 の条件でイオン注入してチャネルストッパとなるｐ
+ 拡散層５ｂを形成する［図２の（ｂ）］。
を分離領域の中心部分を開孔するようにパターニングす
る。このフォトレジスト膜４ａをマスクにボロンを、加
速エネルギー：１００ｋｅＶ、ドーズ量：１×１０13／
cm2 の条件でイオン注入してチャネルストッパとなるｐ
+ 拡散層５ｂを形成する［図２の（ｂ）］。
【００１４】次に、ウェット熱酸化により、ｐ- 拡散層
５ａ、ｐ+ 拡散層５ｂ上に膜厚６０００Åのフィールド
酸化膜６を形成する。シリコン窒化膜３およびその下の
シリコン酸化膜２をエッチング除去した後、新たに熱酸
化により膜厚２５０Åのゲート酸化膜７を形成する。続
いて、ＣＶＤ法により膜厚３０００Åに多結晶シリコン
膜を堆積しリンをドーピングして低抵抗化した後、パタ
ーニングしてゲート電極８を形成する。次に、フィール
ド酸化膜６およびゲート電極８をマスクとしてヒ素を、
加速エネルギー：５０ｋｅＶ、ドーズ量：１×１０15／
cm2 の条件でイオン注入して、ソース・ドレイン領域と
なるｎ型拡散層９を形成する［図２の（ｃ）］。
５ａ、ｐ+ 拡散層５ｂ上に膜厚６０００Åのフィールド
酸化膜６を形成する。シリコン窒化膜３およびその下の
シリコン酸化膜２をエッチング除去した後、新たに熱酸
化により膜厚２５０Åのゲート酸化膜７を形成する。続
いて、ＣＶＤ法により膜厚３０００Åに多結晶シリコン
膜を堆積しリンをドーピングして低抵抗化した後、パタ
ーニングしてゲート電極８を形成する。次に、フィール
ド酸化膜６およびゲート電極８をマスクとしてヒ素を、
加速エネルギー：５０ｋｅＶ、ドーズ量：１×１０15／
cm2 の条件でイオン注入して、ソース・ドレイン領域と
なるｎ型拡散層９を形成する［図２の（ｃ）］。
【００１５】次に、ＣＶＤ法により膜厚４０００Åのシ
リコン酸化膜を成長させて層間絶縁膜１０を形成し、フ
ォトリソグラフィ法によりｎ型拡散層９の表面を露出さ
せるコンタクト孔を開孔する。次に、ＣＶＤ法により膜
厚５０００Åのリンドープ多結晶シリコン膜を成長させ
これをパターニングしてキャパシタの一方の電極となる
下層電極１１を形成し、ＣＶＤ法により膜厚１００Åの
シリコン酸化膜を堆積してこれをキャパシタの誘電体膜
１２とし、さらに膜厚２０００Åのリンドープ多結晶シ
リコン膜を成長させこれをパターニングしてキャパシタ
の他方の電極である上層電極１３を形成すれば、図１に
示す本実施例の半導体装置が得られる。
リコン酸化膜を成長させて層間絶縁膜１０を形成し、フ
ォトリソグラフィ法によりｎ型拡散層９の表面を露出さ
せるコンタクト孔を開孔する。次に、ＣＶＤ法により膜
厚５０００Åのリンドープ多結晶シリコン膜を成長させ
これをパターニングしてキャパシタの一方の電極となる
下層電極１１を形成し、ＣＶＤ法により膜厚１００Åの
シリコン酸化膜を堆積してこれをキャパシタの誘電体膜
１２とし、さらに膜厚２０００Åのリンドープ多結晶シ
リコン膜を成長させこれをパターニングしてキャパシタ
の他方の電極である上層電極１３を形成すれば、図１に
示す本実施例の半導体装置が得られる。
【００１６】このようにして作製された半導体装置で
は、蓄積ノードを構成するｎ型拡散層９が高不純物濃度
のチャネルストッパ拡散層であるｐ+ 拡散層５ｂと直接
接触することがないので、直接接触していた従来例と比
較してリーク電流が低く抑えることができる。また、チ
ャネルストッパの中心部分は十分に不純物濃度の高い拡
散層によって構成されているので、本実施例においても
従来例と同程度のチャネルストッパ機能が維持されてい
る。図３は、本実施例と従来例との電荷保持特性を示す
グラフである。同図において横軸は電荷保持時間を、ま
た縦軸ははじめに蓄積した電荷を１００％とした電荷保
持の割合を示している。従来例の場合では、６秒後には
保持電荷が５６％まで低下したのに対し、本実施例の場
合には電荷は６秒後にも９８％まで保持されている。
は、蓄積ノードを構成するｎ型拡散層９が高不純物濃度
のチャネルストッパ拡散層であるｐ+ 拡散層５ｂと直接
接触することがないので、直接接触していた従来例と比
較してリーク電流が低く抑えることができる。また、チ
ャネルストッパの中心部分は十分に不純物濃度の高い拡
散層によって構成されているので、本実施例においても
従来例と同程度のチャネルストッパ機能が維持されてい
る。図３は、本実施例と従来例との電荷保持特性を示す
グラフである。同図において横軸は電荷保持時間を、ま
た縦軸ははじめに蓄積した電荷を１００％とした電荷保
持の割合を示している。従来例の場合では、６秒後には
保持電荷が５６％まで低下したのに対し、本実施例の場
合には電荷は６秒後にも９８％まで保持されている。
【００１７】図４の（ａ）〜（ｃ）は、本発明の第２の
実施例を説明するための工程順に示した半導体チップの
断面図である。ｐ型シリコン基板１上に膜厚４００Åの
シリコン酸化膜２を形成した後、シリコン窒化膜３ａを
３０００Åの厚さに成長させ、分離領域上のシリコン窒
化膜をフォトレジスト膜４を用いてエッチング除去す
る。次に、フォトレジスト膜４をマスクとしてボロン
を、加速エネルギー：１００ｋｅＶ、ドーズ量：２×１
０12／cm2 の条件でイオン注入して、チャネルストッパ
となるｐ- 拡散層５ａを形成する［図４の（ａ）］。
実施例を説明するための工程順に示した半導体チップの
断面図である。ｐ型シリコン基板１上に膜厚４００Åの
シリコン酸化膜２を形成した後、シリコン窒化膜３ａを
３０００Åの厚さに成長させ、分離領域上のシリコン窒
化膜をフォトレジスト膜４を用いてエッチング除去す
る。次に、フォトレジスト膜４をマスクとしてボロン
を、加速エネルギー：１００ｋｅＶ、ドーズ量：２×１
０12／cm2 の条件でイオン注入して、チャネルストッパ
となるｐ- 拡散層５ａを形成する［図４の（ａ）］。
【００１８】次に、フォトレジスト４を除去し、ＣＶＤ
法により膜厚５０００Åのシリコン酸化膜１４を成長さ
せ［図４の（ｂ）］、これをエッチバックしてシリコン
窒化膜３の側面に側壁酸化膜１４ａを形成する。次に、
シリコン窒化膜３および側壁酸化膜１４ａをマスクとし
て、ボロンを、加速エネルギー：１００ｋｅＶ、ドーズ
量：１×１０13／cm2 の条件でイオン注入して、チャネ
ルストッパとなるｐ+拡散層５ｂを形成する［図４の
（ｃ）］。
法により膜厚５０００Åのシリコン酸化膜１４を成長さ
せ［図４の（ｂ）］、これをエッチバックしてシリコン
窒化膜３の側面に側壁酸化膜１４ａを形成する。次に、
シリコン窒化膜３および側壁酸化膜１４ａをマスクとし
て、ボロンを、加速エネルギー：１００ｋｅＶ、ドーズ
量：１×１０13／cm2 の条件でイオン注入して、チャネ
ルストッパとなるｐ+拡散層５ｂを形成する［図４の
（ｃ）］。
【００１９】ウェットエッチング法により側壁酸化膜１
４ａを除去した後、先の実施例の場合と同様に、フィー
ルド酸化膜、ＭＯＳトランジスタおよびスタックトキャ
パシタを作製して本実施例の半導体装置を完成する。本
実施例では、シリコン窒化膜３ａがボロンの２回目のイ
オン注入時のマスクとして用いられるため、膜厚を３０
００Åと先の実施例の場合（１０００Å）より厚くしな
ければならないが、フォトリソグラフィ工程を１回少な
くできる利点がある。
４ａを除去した後、先の実施例の場合と同様に、フィー
ルド酸化膜、ＭＯＳトランジスタおよびスタックトキャ
パシタを作製して本実施例の半導体装置を完成する。本
実施例では、シリコン窒化膜３ａがボロンの２回目のイ
オン注入時のマスクとして用いられるため、膜厚を３０
００Åと先の実施例の場合（１０００Å）より厚くしな
ければならないが、フォトリソグラフィ工程を１回少な
くできる利点がある。
【００２０】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、各種改
変が可能である。例えば、ゲート電極の材料としては多
結晶シリコンに代えポリサイド膜あるいはシリサイド膜
を用いることができる。またキャパシタの誘電体膜はＣ
ＶＤ酸化膜に代え熱酸化膜を用いることができ、またシ
リコン窒化膜等を含む複合膜によって構成することもで
きる。さらに、チャネルストッパ拡散層の形成方法とし
て高不純物濃度拡散層の方を先に、低不純物濃度拡散層
の方を後から形成するようにすることができる。また、
ソース・ドレイン領域となるｎ型拡散層は、ＬＤＤ構
造、ＤＤ（Double Diffused Drain ）構造であっても、
さらに低不純物濃度拡散層により構成されていてもよ
い。
本発明は上記実施例に限定されるものではなく、各種改
変が可能である。例えば、ゲート電極の材料としては多
結晶シリコンに代えポリサイド膜あるいはシリサイド膜
を用いることができる。またキャパシタの誘電体膜はＣ
ＶＤ酸化膜に代え熱酸化膜を用いることができ、またシ
リコン窒化膜等を含む複合膜によって構成することもで
きる。さらに、チャネルストッパ拡散層の形成方法とし
て高不純物濃度拡散層の方を先に、低不純物濃度拡散層
の方を後から形成するようにすることができる。また、
ソース・ドレイン領域となるｎ型拡散層は、ＬＤＤ構
造、ＤＤ（Double Diffused Drain ）構造であっても、
さらに低不純物濃度拡散層により構成されていてもよ
い。
【００２１】なお、トランスファトランジスタのビット
線側のソース・ドレイン領域と接する部分のチャネルス
トッパ拡散層については従来通りの単一のｐ+ 型拡散層
により構成してもよい。周辺回路のソース・ドレイン領
域が接するチャネルストッパ拡散層についても同様であ
る。
線側のソース・ドレイン領域と接する部分のチャネルス
トッパ拡散層については従来通りの単一のｐ+ 型拡散層
により構成してもよい。周辺回路のソース・ドレイン領
域が接するチャネルストッパ拡散層についても同様であ
る。
【００２２】
【発明の効果】以上説明したように、本発明は、フィー
ルド酸化膜下のチャネルストッパ拡散層を、中心部分を
占める高不純物濃度拡散層と、この拡散層を囲む低不純
物濃度拡散層とによって構成したものであるので、本発
明によれば、半導体素子の拡散層をチャネルストッパの
高不純物濃度拡散層と直接接触させないようにすること
ができ、半導体素子のリーク電流を格段に減少させるこ
とができる。従って、例えば、半導体素子がＤＲＡＭの
トランスファゲートである場合には、蓄積電荷の保持特
性を改善しデバイスの動作特性を安定化させることがで
きる。
ルド酸化膜下のチャネルストッパ拡散層を、中心部分を
占める高不純物濃度拡散層と、この拡散層を囲む低不純
物濃度拡散層とによって構成したものであるので、本発
明によれば、半導体素子の拡散層をチャネルストッパの
高不純物濃度拡散層と直接接触させないようにすること
ができ、半導体素子のリーク電流を格段に減少させるこ
とができる。従って、例えば、半導体素子がＤＲＡＭの
トランスファゲートである場合には、蓄積電荷の保持特
性を改善しデバイスの動作特性を安定化させることがで
きる。
【図１】 本発明の第１の実施例の断面図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図３】 本発明の第１の実施例と従来例の電荷保持特
性を示すグラフ。
性を示すグラフ。
【図４】 本発明の第２の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図５】 従来例の断面図とその製造方法を説明するた
めの工程断面図。
めの工程断面図。
１…ｐ型シリコン基板、 ２…シリコン酸化膜、
３…シリコン窒化膜、４、４ａ…フォトレジスト膜、
５、５ｂ…ｐ+ 拡散層、 ５ａ…ｐ- 拡散層、
６…フィールド酸化膜、 ７…ゲート酸化膜、 ８
…ゲート電極、９…ｎ型拡散層、 １０…層間絶縁
膜、 １１…下層電極、 １２…誘電体膜、 １
３…上層電極、 １４…シリコン酸化膜、 １４ａ
…側壁酸化膜。
３…シリコン窒化膜、４、４ａ…フォトレジスト膜、
５、５ｂ…ｐ+ 拡散層、 ５ａ…ｐ- 拡散層、
６…フィールド酸化膜、 ７…ゲート酸化膜、 ８
…ゲート電極、９…ｎ型拡散層、 １０…層間絶縁
膜、 １１…下層電極、 １２…誘電体膜、 １
３…上層電極、 １４…シリコン酸化膜、 １４ａ
…側壁酸化膜。
Claims (3)
- 【請求項１】 半導体基板上の所定の領域にフィールド
酸化膜が形成され、フィールド酸化膜下にチャネルスト
ッパ拡散層が形成され、フィールド酸化膜により区画さ
れた領域内に半導体素子が形成されている半導体装置に
おいて、 前記チャネルストッパ拡散層は、高不純物濃度領域と前
記高不純物濃度領域を囲繞する低不純物濃度領域とから
構成されていることを特徴とする半導体装置。 - 【請求項２】 フィールド酸化膜下にチャネルストッパ
拡散層が形成され、フィールド酸化膜により区画された
領域内に、ゲート電極およびソース・ドレイン拡散層を
有するＭＯＳトランジスタが形成され、ソース・ドレイ
ン拡散層の一方に、下層電極、誘電体膜および上層電極
から構成されるキャパシタの下層電極が接続されている
半導体装置において、 前記チャネルストッパ拡散層は、少なくとも前記キャパ
シタに接続された側のソース・ドレイン拡散層と接する
部分の不純物濃度が他の部分のそれより低くなされたも
のであることを特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板または第１導電
型のウェルの表面に所定のパターンに第１導電型不純物
を導入して低濃度チャネルストッパ領域を形成する工程
と、 前記低濃度チャネルストッパ領域のパターン内に第１導
電型の不純物を導入して高濃度チャネルストッパ領域を
形成する工程と、 前記高濃度チャネルストッパ領域上および前記低濃度チ
ャネルストッパ領域上にフィールド酸化膜を形成する工
程と、 フィールド酸化膜により区画された領域内にゲート電極
およびソース・ドレイン拡散層を有するＭＯＳトランジ
スタを形成する工程と、 下層電極、前記下層電極の表面を覆う誘電体膜および前
記誘電体膜を介して前記下層電極を覆う上層電極を有
し、前記下層電極が前記ソース・ドレイン拡散層の一方
と接続されたキャパシタを形成する工程と、 を含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4286745A JP2908146B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置およびその製造方法 |
| US08/128,210 US5373177A (en) | 1992-10-01 | 1993-09-29 | Semiconductor device with improved electric charge storage characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4286745A JP2908146B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120449A true JPH06120449A (ja) | 1994-04-28 |
| JP2908146B2 JP2908146B2 (ja) | 1999-06-21 |
Family
ID=17708485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4286745A Expired - Fee Related JP2908146B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5373177A (ja) |
| JP (1) | JP2908146B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328706B1 (ko) * | 1999-06-22 | 2002-03-20 | 박종섭 | 반도체장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127242A (en) * | 1994-02-10 | 2000-10-03 | Micron Technology, Inc. | Method for semiconductor device isolation using oxygen and nitrogen ion implantations to reduce lateral encroachment |
| JPH0888335A (ja) * | 1994-09-20 | 1996-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100225411B1 (ko) * | 1997-03-24 | 1999-10-15 | 김덕중 | LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법 |
| JP3421230B2 (ja) * | 1997-11-04 | 2003-06-30 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522856A (en) * | 1978-08-07 | 1980-02-18 | Toshiba Corp | Semiconductor device and its manufacturing method |
| JPS6315438A (ja) * | 1986-07-07 | 1988-01-22 | Seiko Instr & Electronics Ltd | 半導体素子の分離構造 |
| JPH01241142A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | 半導体装置の製造方法 |
| JP2673385B2 (ja) * | 1989-10-26 | 1997-11-05 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-10-01 JP JP4286745A patent/JP2908146B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-29 US US08/128,210 patent/US5373177A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328706B1 (ko) * | 1999-06-22 | 2002-03-20 | 박종섭 | 반도체장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908146B2 (ja) | 1999-06-21 |
| US5373177A (en) | 1994-12-13 |
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