JP2673385B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特に１トランジスタ１
キャパシタ型メモリセルを有する半導体装置の記憶保持
特性の信頼性を向上し得る構造およびその製造方法に関
するものである。

［従来の技術］ 第13図に示したプロック図を用いて、一般的なダイナ
ミック型半導体メモリ（Dynamic Random Access Memor
y）の回路構成を説明する。DRAMは、単位記憶情報を蓄
積するメモリセルを複数個行列状に配列して構成したメ
モリセルアレイ１を備えている。さらに、周辺回路とし
てメモリセルを選択するためのアドレス信号（A₀〜A₉;1
Mbitの場合）を外部から受け取るローアンドカラムアド
レスバッファ２と、そのアドレス信号をデコードするこ
とによりメモリセルを指定するためのロウデコーダ３お
よびカラムデコーダ４と、指定されたメモリセルにスト
アされた信号を増幅して読出すセンスリフレッシュアン
プ５と、データ入出力のためデータインバッファ６およ
びデータアウトバッファ７と、クロック信号φ１および
φ_２を発生するクロックジェネレータ８とを含んでい
る。クロックジェネレータ８は外部からロウアドレスス
トローブ信号▲▼と、カラムアドレスストローブ
信号▲▼とを受けるように構成されている。

第14図は、メモリセルアレイ１を構成するメモリセル
の等価回路図である。メモリセル９は１個のトランスフ
ァゲートトランジスタ10と１個のキャパシタ11とから構
成される。トランスファゲートトランジスタ10のゲート
電極は、ワード線12に接続され、ソース・ドレイン領域
の一方はビット線13に、また他方はキャパシタ11の一方
の電極に接続されている。

DRAMはメモリセルのキャパシタ内の信号電荷の有無によ
ってデータを記憶している。そして、各ワード線を指定
してメモリセルを選択し、選択されたメモリセルのキャ
パシタの信号電荷の有無に応じた微小信号をビット線か
ら読出しセンスアンプで増幅してデータの有無を判定す
るものである。メモリセルキャパシタに蓄積される信号
電荷の或る程度の時間が経つとリーク電流などの攪乱に
よって消失する。したがって、データほ記憶し続けるた
めには、定期的に各メモリセルの記憶情報を更新する必
要がある。このために行われる回路動作がリフレッシュ
動作と呼ばれるものである。すなわち、第13図および第
14図を参照して、具体的な動作は、ワード線を選択して
そのワード線に接続されているメモリセルを活性化した
後、各ビット線対応に設けられているセンスアンプでメ
モリセルからの微小信号を増幅し、これを再びメモリセ
ルへ戻すことによってリフレッシュ動作が行われる。こ
のようなリフレッシュ動作を、行アドレスを順次変更し
ながらすべてのワード線について実行すると、メモリセ
ルアレイ内のすべての情報が更新される。リフレッシュ
動作はメモリセル内に信号電荷が保持されている時間よ
りも短い周期で繰返し行う必要がある。したがって、信
号電荷の保持時間が短いほどリフレッシュ動作回数、い
わゆるリフレッシュ分割数が大きくなる。

次に、第14図に示されたメモリセル９の断面構造図を
第15図に示す。第15図を参照して、半導体基板14を表面
には素子分離用の厚いフィールド酸化膜15が形成されて
いる。さらに、フィールド酸化膜によって囲まれた半導
体基板14表面上にはトランスファゲートトランジスタ10
およびキャパシタ11が形成されている。

トランスファゲートトランジスタ10は半導体基板14表
面上にゲート酸化膜16を介して形成されたゲート電極
（ワード線）12を備えている。ゲート電極12の周囲は絶
縁用のシリコン酸化膜17で覆われている。特に、ゲート
電極12の側壁に形成されたシリコン酸化膜17はいわゆる
サイドウォール構造を構成している。また、半導体基板
14中にはゲート電極12に自己整合する位置関係で低濃度
のn^-不純物領域18a、19aが形成されている。さらに、シ
リコン酸化膜17のサイドウォールに自己整合する位置関
係で高濃度のn⁺不純物領域18b、19bが形成されている。
このn^-不純物領域18a、19aとn⁺不純物領域18b、19bとに
よっていわゆるLDD（Lightly Doped Drain）構造が形成
されている。そして、このLDD構造の不純物領域がソー
ス・ドレイン領域18、19となる。

キャパシタ11は不純物をドーピングした下部電極20と
シリコン窒化膜またはシリコン酸化膜、あるいはシリコ
ン酸化膜とシリコン酸化膜の多層膜などからなる誘電体
膜21と、不純物をドーピングしたポリシリコンからなる
上部電極22の積層構造を有している。このキャパシタ11
は、下部電極20がトランスファゲートトランジスタ10の
ゲート電極12の上部に形成されている。さらに、下部電
極20の一部はトランスファゲートトランジスタ10の一方
のn⁺ソース・ドレイン領域19bに接続されている。この
ように、キャパシタ11の一部がトランスファゲートトラ
ンジスタ10の上部に形成された構造を有するものをスタ
ックトキャパシタと称し、さらにこのようなキャパシタ
を含むDRAMをスタックトタイプのDRAMと称す。

なお、図示は省略するが、周辺回路においても上記し
たLDD構造を有するMOS（Metal Oxide Semiconducto
r）トランジスタが用いられている。

ここで、MOSトランジスタのLDD構造の効果について説
明する。このLDD構造の採用の背景としてDRAMの高集積
化の進展がある。すなわち、DRAMの高集積化に伴なって
MOSトランジスタの構造が微細化されるに至り、いわゆ
るショートチャネル効果が生じ、種々の問題を引き起こ
した。すなわち、ショートチャネルによりチャネル領域
での電界強度が増加し、ドレイン近傍でホットキャリア
の生成を生じ、これがゲート酸化膜中にトラップされた
り表面準位を生成したりする。その結果、しきい値電圧
の変動あるいは相互コンダクタンスの低下といった特性
劣化を引き起こした。このようなホットキャリアによる
特性変動を防止するために、低濃度のn^-不純物領域と高
濃度のn⁺不純物領域とがオフセットされて形成されたLD
D構造が考案された。LDD構造の低濃度のn^-不純物領域
は、pn接合の接合傾斜を緩やかにすることにより電界強
度を緩和してホットキャリアの生成を抑制するものであ
る。そして、この低濃度のｎ−不純物領域は、その拡散
幅および不純物濃度を厳密に制御することが要求され
る。

次に、第16A図ないし第16I図を用いてDRAMの製造工程
について説明する。このようなDRAMの製造工程は、たと
えば特開昭63−4756号公報などに示されている。なお、
説明の便宜上、本図ではメモリセル９と周辺回路の一部
を構成するCMOSトランジスタ（Complementary MOS:以下
CMOSと称す）を取上げて例示している。

まず、第16A図に示すように、半導体基板14の表面にL
OCOS（Local Oxidation of Silicon）法を用いてフィー
ルド酸化膜15を形成する。なお、半導体基板14の周辺回
路領域にはCMOSを構成するｎチャネルMOS（以下nMOSと
略す）とｐチャネルMOS（以下pMOSと略す）形成用のｐ
ウェル領域23およびｎウェル領域24が予め形成されてい
る。

次に、第16B図に示すように、半導体基板14表面に薄
いシリコン酸化膜、ポリシリコン層を順次形成する。さ
らにポリシリコン層の表面に酸化膜17、27を形成する。
その後、リソグラフィおよびエッチング法を用いて所定
の形状にパターニングする。これによってメモリセルを
構成するnMOSのゲート酸化膜16、ゲート電極12および周
辺回路を構成するnMOSおよびPMOSのゲート酸化膜25a、2
5b、ゲート電極26a、26bが形成される。

さらに、第16C図に示すように、周辺回路のpMOS領域
上をレジスト29aで覆った後、基板表面に低濃度のリン
（Ｐ）イオンまたは砒素（As）イオン30aをイオン注入
する。このイオン注入工程によってメモリセルのトラン
スファゲートトランジスタ10のn^-不純物領域18a、19aと
周辺回路のnMOSトランジスタのn^-不純物領域31とが形成
される。

その後、第16D図に示すように、基板全面に酸化膜を
堆積した後、この酸化膜を異方性エッチングする。これ
によってトランスファゲートトランジスタ10のゲート電
極12および周辺回路nMOSトランジスタのゲート電極26a
の側壁に酸化膜のサイドウォール17a、27aを形成する。

そして、この酸化膜のサイドウォール17a、27aを利用
して、基板表面に高濃度の砒素（As）やリン（Ｐ）など
のｎ不純物イオン30bをイオン注入する。そして、この
イオン注入によってトランスファゲートトランジスタ10
のn⁺不純物領域18b、19と周辺回路のnMOSトランジスタ
のn⁺不純物領域33とを形成する。

以上の工程によってメモリセルのトランスファゲート
トランジスタ10のLDD構造および周辺回路のnMOSトラン
ジスタのLDD構造が構成される。

さらに、第16E図に示すように、メモリセルの周辺回
路のnMOSトランジスタ領域の表面をレジスト29bで覆っ
た後、ゲート電極26bの側壁サイドウォール27aを介して
基板表面にボロン（Ｂ、BF₂）などのｐ型不純物イオン3
2を高濃度にイオン注入する。このイオン注入工程によ
ってpMOSトランジスタのp⁺不純物領域35、35が形成され
る。そして、以上の工程によって周辺回路のpMOSトラン
ジスタが形成される。

次に、以下では引き続いてメモリセルのキャパシタ11
の製造工程に進む。だい16F図に示すように、トランジ
スタのゲート電極なとが形成された基板表面にCVD（Che
mical Vapor Deposition）法を用いて層間膜41を堆積し
た後、リソグラフィおよびエッチング法を用いて層間膜
41をパターニングし、キャパシタの下部電極20と基板と
の接続するコンタクト領域を形成する。

次に第16G図に示すように、CVD法を用いてポリシリコ
ンを堆積する。このポリシリコンは、電気的導電性を持
たせるためにｎ型の不純物をドーピングする必要があ
る。これは、CVD工程の際、フォスフィン（PH₃）などの
ガスを用いてドーピングするか、ポリシリコンを堆積し
た後、または所定のパターニングを行なった後、イオン
注入法を用いてリン（Ｐ）や砒素（As）を注入し、ドラ
イブすることによって実現される。この後、このポリシ
リコン層をパターニングすることによってキャパシタ11
の下部電極20を形成する。

さらに、第16H図に示すように、CVD法を用いてシリコ
ン窒素膜またはシリコン酸化膜あるいはこれらの複合膜
からなるキャパシタ誘電体膜21を形成する。さらに、そ
の上にCVD法を用いてドープトポリシリコン層22を堆す
る。その後、フォトリソグラフィ法およびエッチング法
を用いて所定の形状にパターニングする。以上の工程に
よりキャパシタ11が形成される。

その後、第16I図に示すように、トランジスタやキャ
パシタなどの素子が形成された基板表面上に層間絶縁膜
40を形成した後、所定の領域を開口してビット線13を形
成する。

この後、第２の層間絶縁膜42を形成した後、所定の領
域を開口して配線層43を形成する。

以上のような工程によってLDD構造を有するトランジ
スタを含むDRAMが製造される。

このように、従来のDRAMのメモリセルのトランスファ
ゲートトランジスタ10は、イオン注入により形成された
LDD構造のソース・ドレイン領域18、19を有していた。
特に、イオン注入法によって高濃度のn⁺不純物領域18
b、19bを形成する場合には、半導体基板14表面に多くの
結晶欠陥を発生させる。この結晶欠陥はその後の活性化
のための熱処理によってある程度修復されるが完全では
ない。そして、結晶欠陥が残余したソース・ドレイン領
域19の上部にキャパシタ11の下部電極20が形成された場
合、キャパシタ11に蓄積された信号電荷がこのソース・
ドレイン領域19内の結晶欠陥を通して基板側へ流出する
リーク電流が生じる。特に近年の素子構造の微細化に伴
って、キャパシタ容量が低下するに至り、このキャパシ
タからのリーク電流による信号電荷の消失は大きな割合
を占めるようになった。このために、メモリセルに蓄積
される信号電荷の保持時間が短縮化し、これに伴ってリ
フレッシュ動作の必要回数が増加するなどの問題があっ
た。

また、高濃度の不純物領域18b、19b、が形成された半
導体基板14表面にはCVD炉内への搬入時などに同時に炉
内へ入り込む空気により半導体基板14表面に生じる巻込
酸化膜が不純物の効果により増殖酸化されやすく、この
後に形成されるビット線13あるいはキャパシタ11の下部
電極20とのコンタクト不良を生じるという問題もあっ
た。

なお、キャパシタからのリーク電流の発生を改善し得
るものとして、特開昭64−80065号公報に示されるもの
がある。第17図は、上記の公報に示されるDRAMの断面構
造図である。第17図には、メモリセルアレイおよび周辺
回路素子の断面構造が示されている。ｐ型シリコン基板
14にはｐウェル領域14aとｎウェル領域14bとが形成され
ている。メモリセルアレイおよび周辺回路のnMOSトラン
ジスタ100はｐウェル領域14aに形成されており、pMOSト
ランジスタ110はｎウェル領域14bに形成されている。メ
モリセルアレイを構成するメモリセルは、第15図に示す
メモリセルと同様に１つのトランスファゲートトランジ
スタ10と１つのキャパシタ11とから構成されている。こ
の第17図に示される第２の従来例のメモリセルと第15図
に示される第１の従来例のメモリセルとの構造上の比較
において、第２の従来例におけるメモリセルのトランス
ファゲートトランジスタ10はキャパシタ11と接続される
側のソース・ドレイン領域19がイオン注入によって形成
された低濃度のn^-不純物領域19aと、キャパシタ11の下
部電極20からの不純物熱拡散によって形成された高濃度
のn⁺不純物領域19bとのいわゆるLDD構造を有している。
また、ビット線13に接続される側のソース・ドレイン領
域18はイオン注入により形成される低濃度のn^-不純物領
域18aと、同じくイオン注入により形成される高濃度のn
⁺不純物領域18bとのLDD構造を有している。

この例によるトランスファゲートトランジスタ10は、キ
ャパシタに接続される側のソース・ドレイン領域19をイ
オン注入法を用いずに高濃度不純物領域19bを形成する
ことによりイオン注入による基板表面の結晶欠陥の発生
を抑制し、キャパシタからのリーク電流の発生を低減し
ている。

また、ビット線13はバリアメタル層13a、アルミニウ
ム層13bおよび保護膜13cを順次積層した３層構造で構成
されている。バリアメタル層13aはMoSi₂あるいはその他
の高融点金属シリサイド層さらに高融点金属膜などで構
成され、アルミニウム層13bとソース・ドレイン領域18
とのコンタクト部に単結晶シリコンが析出するのを防止
する。

第17図の右半分には周辺回路を構成するCMOSの断面構
造図が示されている。CMOSのnMOSトランジスタ100は、
ゲート絶縁膜101、ゲート電極102、および１対のソース
・ドレイン領域103、104から構成されている。各々のソ
ース・ドレイン領域103、104は低濃度のn^-不純物領域10
3a、104aと高濃度のn⁺不純物領域103b、104bとからなる
LDD構造を有している。さらに、このソース・ドレイン1
03、104にはn⁺不純物領域103c、104cが形成されてい
る。このn⁺不純物領域103c、104cはソース・ドレイン領
域103、104と配線層105、105とのショートを防止するた
めに設けられている。

CMOSのpMOSトランジスタ110は、ゲート絶縁膜111、ゲ
ート電極112および１対のソース・ドレイン領域113、11
4とから構成されている。ソース・ドレイン領域113、11
4の各々は、低濃度のｐ不純物領域113a、114aと高濃度
のp⁺不純物領域113b、114bとのLDD構造を有している。

次に、この従来例の特徴点であるメモリセルのトラン
スファゲートトランジスタのソース・ドレイン領域の主
要な製造工程について説明する。第18A図ないし第18D図
は、第17図に示すDRAMの主要な製造工程断面図である。
第18A図は、メモリセルのトランスファゲートトランジ
スタ10と周辺回路のnMOSトランジスタ100のソース・ド
レイン形成用のイオン注入工程を示している。第18A図
を参照して、pMOSトランジスタ110の形成領域をレジス
ト120で覆った後、リン（Ｐ）または砒素（As）をドー
ズ量10¹³/cm²、注入エネルギ60〜120KeVの条件でイオン
注入する。これにより、トランスファゲートトランジス
タ10の低濃度のｎ不純物領域18a、19aとnMOSトランジス
タ100のｎ不純物領域103a、104aが形成される。

次に、第18B図を参照して、レジスト120を除去した
後、再度メモリセルアレイおよび周辺回路のnMOSトラン
ジスタ100形成領域上をレジスト121で覆う。そして、BF
₂またはＢをドーズ量10¹³/cm²、注入エネルギ60〜100Ke
Vでｐ型半導体基板14にイオン注入する。これにより、p
MOSトランジスタ110の低濃度の不純物領域113a、114aが
形成される。

さらに、第18C図を参照して、トランスファゲートト
ランジスタ10の高濃度不純物領域の形成工程について説
明する。トランスファゲートトランジスタ10のn^-不純物
領域19aの表面上にはキャパシタ11の下部電極20が形成
されている。キャパシタ11の下部電極20には砒素または
リンがドーズ量10¹⁵/cm²、注入エネルギ75〜85KeVでイ
オン注入されている。そして、下部電極20中に導入され
たｎ型不純物は熱処理によってｐ型シリコン基板14表面
に拡散する。この拡散工程によってソース・ドレイン領
域19の高濃度のn⁺不純物領域19bが形成される。

第18D図は、トランスファゲートトランジスタのソー
ス・ドレイン領域18の高濃度領域の形成工程を示してい
る。メモリセルアレイにおいては、メモリセルの上部に
層間絶縁層122が形成されている。層間絶縁層122はトラ
ンスファゲートトランジスタ10のソース・ドレイン領域
18に達するコンタクトホール123が形成されている。こ
の状態において、周辺回路のpMOSトランジスタ110の形
成領域上をレジスト124で覆う。そして、砒素をドーズ
量10¹⁵/cm²、注入エネルギ110〜130KeVでｐ型シリコン
基板14表面にイオン注入する。これによってトランスフ
ァゲートトランジスタ10のソース・ドレイン領域18の高
濃度のn⁺不純物領域領域18bが形成される。同時に、周
辺回路のnMOSトランジスタ100において高濃度のn⁺不純
物領域103c、104cが形成される。

このように、この第２の従来例におけるDRAMでは、ト
ランスファゲートトランジスタ10のキャパシタと接続さ
れる側のソース・ドレイン領域19を、イオン注入による
低濃度のn^-不純物領域19aと熱拡散による高濃度のn⁺不
純物領域19bとのLDD構造で構成している。また、ビット
線13と接続される側のソース・ドレイン領域18はイオン
注入による低濃度のn^-不純物領域18aと同じくイオン注
入による高濃度のn⁺不純物領域18bとのLDD構造を構成し
ている。

［発明が解決しようとする課題］ 上記の第２の従来例においては、高濃度イオン注入に
よる基板表面の欠陥に起因するキャパシタからのリーク
電流の発生を抑制するために、トランスファゲートトラ
ンジスタのソース・ドレイン領域の高濃度領域をキャパ
シタの下部電極からの熱拡散により形成する方法を提案
している。しかしながら、DRAMの記憶容量が16Mbあるい
は64Mbと増大するにつれて、高温度の熱処理プロセスは
その弊害が顕著となり、好ましくない。すなわち、DRAM
の集積度を向上させる場合、特にメモリセルアレイの構
造の微細化が追及され、その結果メモリセルのトランス
ファゲートトランジスタ10のチャネル長が短小化され
る。このような状況において、上記の第２の従来例のよ
うに、高温度の熱処理プロセスを用いてソース・ドレイ
ン領域18、19を形成すると、トランスファゲートトラン
ジスタ10のチャネル領域に不純物が拡散し、いわゆるシ
ョートチャネル効果が顕著となる。そして、このショー
トチャネル効果によりトランスファゲートトランジスタ
10は信頼性寿命の低下といったトランジスタの特性劣化
が生じる。このために、最近のDRAMの製造プロセスは、
高温プロセスから低温プロセスに移行するための技術開
発がなされている。このように、従来のトランスファゲ
ートトランジスタのソース・ドレイン領域の高濃度領域
を熱拡散で形成する方法は、DRAMのMOSトランジスタの
ショートチャネル効果等を引起こし、DRAMの高集積化を
阻害する要因となる。また、出願人は、キャパシタと接
続される側のトランスファゲートトランジスタのソース
・ドレイン領域19においては、高濃度不純物領域19bの
存在はメモリの動作上さほど重要な影響を及ぼすもので
はないことを確認した。

さらに、第２の従来例においては、ビット線と接続さ
れる側のソース・ドレイン領域18にはイオン注入による
高濃度n⁺不純物領域18bが形成されている。したがっ
て、前述したように、巻込酸化膜の生成を助長し、ビッ
ト線とソース・ドレイン領域18との間の有効なオーミッ
クコンタクトを阻害するという問題を有している。

したがって、この発明は上記のような問題点を解消す
るためのなされたもので、記憶領域における素子構造の
微細化が可能で、かつリフレッシュ特性を向上すること
ができる半導体装置および製造方法を提供することを目
的とする。

［課題を解決するための手段］ この発明に従った半導体装置は、半導体基板の主表面
に、単位記憶電荷を蓄積するメモリセルを複数個配列し
たメモリセルアレイと、このメモリセルアレイに対して
所定の記憶情報の書込・読出動作をさせるための周辺回
路とを備えている。メモリセルは、トランスファゲート
トランジスタと、キャパシタとを備える。トランスファ
ゲートトランジスタは、半導体基板の主表面上に延びた
複数のワード線と、このワード線に交差する方向に延び
た複数のビット線との交差部近傍に形成される。このト
ランスファゲートトランジスタは、半導体基板中に形成
された第１および第２不純物領域と、ゲート電極とを含
む。第１不純物領域はビット線に接続され、ゲート電極
はワード線に接続され、第２不純物領域はキャパシタに
接続される。周辺回路は、その各々が半導体基板の表面
中に形成された相対的に高濃度の領域と相対的に低濃度
の領域からなる１対の不純物領域と、半導体基板の表面
上に絶縁膜を介して形成されたゲート電極とを有する、
前記トランスファゲートトランジスタと同一導電型のト
ランジスタを備える。

上述のような半導体装置において、請求項１に記載の
半導体装置は、以下のことを特徴とする。メモリセルの
トランスファゲートトランジスタの第１および第２不純
物領域は、周辺回路のトランジスタの相対的に低濃度の
不純物領域の不純物濃度とほぼ等しく設定された領域の
みからなる。キャパシタは、トランスファゲートトラン
ジスタの第２の不純物領域に電気的に接続され、かつそ
の一方端部がトランスファゲートトランジスタのゲート
電極の上方に延在した下部電極と、この下部電極の表面
上に形成された誘電体層と、この誘電体層の表面上に形
成された上部電極とを含む。下部電極とトランスファゲ
ートトランジスタの第２の不純物領域との間にバリアメ
タル層を有し、ビット線とトランスファゲートトランジ
スタの第１の不純物領域との間にバリアメタル層を有し
ている。

請求項２に記載の半導体装置は、以下のことを特徴と
する。メモリセルりトランスファゲートトランジスタの
第１および第２の不純物領域のうち、少なくともキャパ
シタに接続される第２の不純物領域は、周辺回路のトラ
ンジスタの相対的に低濃度の不純物領域の不純物濃度と
ほぼ等しく設定された領域のみからなる。キャパシタ
は、トランスファゲートトランジスタ第２の不純物領域
に電気的に接続され、かつその一方端部がトランスファ
ゲートトランジスタのゲート電極の上方に延在した下部
電極と、この下部電極の表面上に形成された誘電体層
と、この誘電体層の表面上に形成された上部電極とを含
む。下部電極とトランスファゲートトランジスタの第２
の不純物領域との間にパリアメタル層を有している。

請求項３に記載の半導体装置は、以下のことを特徴と
する。メモリセルのトランスファゲートトランジスタの
第１および第２の不純物領域のうち、少なくともキャパ
シタに接続される第２の不純物領域、周辺回路のシトラ
ンジスタの相対的に低濃度の不純物領域の不純物濃度と
ほぼ等しく設定された第１領域と、この第１領域の内部
に形成され、かつ第１領域より高い不純物濃度を有する
第２領域とを有している。

請求項４に記載の半導体装置は、請求項３に記載のも
のに対して、さらに次の特徴を含む。トランスファゲー
トトランジスタのビット線に接続される第１不純物領域
と、キャパシタに接続される第２不純物領域とは、周辺
回路のトランジスタの相対的に低濃度の不純物領域の不
純物濃度とほぼ等しく設定された前記第１領域と、この
第１領域り内部に形成され、かつ前記第１領域より高い
不純物濃度を有する前記第２領域とを有する。

請求項５に記載の半導体装置は、請求項３に記載のも
のに対して、さらに次の特徴を含む。メモリセルのトラ
ンスファゲートトランジスタのキャパシタに接続される
第２の不純物領域は、前記周辺回路のトランジスタの相
対的に低濃度の不純物領域の不純物濃度とほぼ等しく設
定された前記第１領域とこの第１領域内部に形成され、
かつこの第１領域より高い不純物濃度を有する前記第２
領域とを有している。ビット線に接続される第１の不純
物領域は、前記周辺回路の前記トランジスタの相対的に
低濃度の不純物領域とほぼ等しい不純物濃度を有する第
３の領域と、この第３の領域よりも前記半導体基板表面
から深い位置に延びて形成され、かつ前記第３の領域よ
りも高濃度の第４の領域とからなる。

［作用］ この発明においては、メモリセルを構成するトランス
ファゲートトランジスタ不純物領域を、高濃度のイオン
注入を用いることなく形成している。その１つの方法
は、低濃度の不純物領域のみで構成することであり、他
の方法は、低濃度の不純物領域と、この不純物領域に接
続される導電層に含まれる高濃度の不純物が基板中に熱
拡散して形成された高濃度領域により構成する方法であ
る。そして、この熱拡散により形成される高濃度領域を
低濃度の不純物領域の内部に留めることである。これに
より、高濃度不純物領域の形成のためのイオン注入より
半導体基板に生じる結晶欠陥をなくし、キャパシタに蓄
積された信号電荷りリークへ抑制してい。さらに、キャ
パシタの信号電荷の保持時間が長くなり、メモリセルり
リフレッシュ動作の特性が向上する。さらに、半導体基
板に含まれる不純物の増殖効果によって生じる巻込酸化
膜の生成を抑制する。したがって、トランスファゲート
トランジスタの不純物領域とビット線あるいはキャパシ
タの下部電極とのコンタクトが改善される。

［実施例］ 以下、この発明の一実施例について図を用いて説明す
る。

第１図は、この発明の第１の実施例によるDRAMのメモ
リセルの一部と周辺回路の一部の断面構造を示す断面構
想図である。DRAMのメモリセルは、１個のトランスファ
ゲートトランジスタ10とこれに接続される１個のキャパ
シタ11とから構成されている。トランスファゲートトラ
ンジスタ10は、ｐ型半導体基板14の表面上にゲート酸化
膜16を介してリン（Ｐ）がドープされたポリシリコンか
らなるゲート電極（ワード線）12を有している。ゲート
電極12の周囲は酸化膜17で覆われている。また、半導体
基板14中には、ゲート電極12に自己整合する位置関係で
形成された１対の低濃度のn^-不純物領域18a、19aと、n^-
不純物領域18a、19aの内部に形成された高濃度のn⁺不純
物領域18b、19bが形成されている。

キャパシタ11は、下部電極20と、誘電体膜21と上部電
極22と積層構造からなる。さらに、キャパシタの形成領
域はトランスファゲートトランジスタ10のゲート電極12
上からフィールド酸化膜15の上部まで延びて乗上げた構
造を有している。下部電極20は、リンまたは砒素が注入
されたポリシリコンもしくはリンまたは砒素がCVD形成
時にドーピングされたいわゆるドープトポリシリコンに
よって形成される。また、キャパシタの誘電体膜21はシ
リコン窒素膜で形成されており、特に図示されていない
が、そのシリコン窒素膜の表面に薄い酸化膜が形成され
ている。なお、この酸化膜は特に形成されなくてもよ
い。また、上部電極22はリンがドープされたポリシリコ
ン層を用いて形成されている。

周辺回路には、nMOSトランジスタ45aとpMOSトランジ
スタ45bとから構成されるCMOSトランジスタが用いられ
ている。CMOSのnMOSトランジスタ45aは、相対的に低濃
度のn^-不純物領域31と相対的に高濃度のn⁺不純物領域33
とからなるLDD構造のソース・ドレイン領域を有してい
る。

このような構成のDRAMにおいて、この発明による特徴
点はメモリセルのトランスファゲートトランジスタ10の
ソース・ドレイン領域18a、19aが、周辺回路のnMOSトラ
ンジスタ45aのn⁺不純物領域33の不純物濃度より低い濃
度に設定されていることである。一例としてトランスフ
ァゲートトランジスタ10のソース・ドレイン領域18a、1
9aの不純物濃度は10¹⁷/cm³〜10¹⁸/cm³程度に形成されて
いる。また、周辺回路のnMOSトランジスタ45aのn^-不純
物領域31の濃度は10¹⁷/cm³〜10¹⁸/cm³、n⁺不純物領域33
の濃度は10¹⁹/cm²〜10²¹/cm³程度に設定されている。

次に、この発明によるDRAMの製造工程について第2A図
ないし第2I図を用いて説明する。なお、本製造工程にお
いては、第2A図ないし第2B図に示す製造工程は従来の技
術の章で説明した第16A図ないし第16B図に示された工程
と全く同一であるのでここではその説明を省略する。

引き続いて、第2C図に示すように、周辺回路のpMOS領
域上をレジスト29aで覆った後、基板表面に低濃度のリ
ン（Ｐ）イオンまたは砒素（As）イオン30aをドーズ量1
0¹⁴/cm²〜10⁴/cm²程度イオン注入する。このイオン注入
工程によってメモリセルのトランスファゲートトランジ
スタ10のn^-不純物領域18a、19aと周辺回路のnMOSトラン
ジスタのn^-不純物領域31とが形成される。

さらに、第2D図に示すように、基板全面に酸化膜を堆
積した後、この酸化膜を異方性エッチングする。これに
よってトランスファゲートトランジスタ10のゲート電極
12および周辺回路のnMOSトランジスタのゲート電極26a
の側壁に酸化膜のサイドウォール17a、27aを形成する。
次に、メモリセル領域と周辺領域のpMOSトランジスタ領
域をレジスト29bで覆った後、nMOSのトランジスタのサ
イドウォール27aを利用して半導体基板表面に砒素やリ
ンなどのｎ型不純物イオン30bをドーズ量10¹⁴/cm²〜10
¹⁶/cm²、注入エネルギ50keV程度でイオン注入する。こ
のイオン注入工程によって周辺回路のnMOSトランジスタ
のn⁺不純物領域33、33を形成する。以上の工程によって
周辺回路のnMOSのトランジスタのLDD構造が形成され
る。

さらに、第2E図に示すように、レジスト29bを除去し
た後、再度メモリセルと周辺回路のnMOSトランジスタ領
域の表面をレジスト29cで覆った後、pMOSトランジスタ
のゲート電極26bの側壁のイドウォール27aを介して基板
表面にボロン（Ｂ、BF2）などのｐ型不純物イオン32を
ドーズ量10¹⁴〜10¹⁵/cm²、注入エネルギ30〜40keV程度
でイオン注入する。このイオン注入工程によってpMOSト
ランジスタのp⁺不純物領域35、35が形成される。そし
て、以上の工程によって周辺回路のpMOSトランジスタが
形成される。

次に、以下では引き続いてメモリセルのキャパシタ11
の製造工程に進むが、第2F図ないし第2I図に示す工程
は、従来の技術の章で説明した第16F図ないし第16I図に
示された工程と同一であるので、ここではその説明を省
略する。

このように、この発明の特徴であるトランスファゲー
トトランジスタ10の低濃度ソース・ドレイン領域18a、1
9aは、第2D図の工程で説明したように、メモリセル領域
をレジスト29bで覆った後、周辺回路の高濃度の不純物
イオン注入を行なうように構成している。したがって、
従来の工程と特に工程数の増加をきたすことなくトラン
スファゲートトランジスタ10のース・ドレイン領域18
a、19aの形成が可能である。そして、このトランスファ
ゲートトランジスタ10のソース・ドレイン領域18a、19a
は、高濃度のイオン注入による損傷を受けないため、半
導体基板14表面に結晶欠陥が多数形成されるのを防止す
ることができる。このために、ソース・ドレイン領域19
aの表面上に形成されるキャパシタ11からの信号電荷の
リークを微小な値に抑制することが可能である。また、
メモリセルのトランスファゲートトランジスタ10は、高
速動作特性よりもむしろ動作の信頼性を要求される。し
たがって、ソース・ドレイン領域18a、19aを低濃度不純
物領域で構成しても、その性能上の要求を満たすことが
できる。なお、厳密にいうと、低濃度のソース・ドレイ
ン領域18a、19aの中には、キャパシタの下部電極20およ
びビット先13中に含まれる不純物が製造工程中の熱処理
の影響を受けて拡散し、高濃度の不純物領域18b、19bが
形成される。ただし、この高濃度の不純物領域18b、19b
は、あくまで低濃度のソース・ドレイン領域18a、19aの
内部に留まるものである。この状況をさらに説明する。
上記の第2H図および第2I図に示す工程においては、低濃
度の不純物領域18a、19aが形成された後、幾つかの加熱
プロセスが行われる。たとえば、キャパシタ11の下部電
極20、セルプレート22への不純物を導入した後の加熱処
理、層間絶縁層40、42形成後の加熱処理などが行なわれ
る。このような加熱工程は、キャパシタの下部電極20あ
るいはビット線13中に含まれる不純物を自動的にシリコ
ン基板14中に拡散する。第９図は、シュミレーションに
より得られた、自動的に熱拡散されることによって形成
される不純物領域の濃度プロファイルである。第９図の
縦軸は不純物濃度を示し、横軸はシリコン基板表面から
の深さを示している。このシュミレーションは、一例と
してキャパシタ11の下部電極20中に砒素が１×10²⁰/cm³
含まれ、温度900℃で２〜３時間加熱処理を行なった結
果得られたものである。この加熱時間に上記の第2H図か
ら第2I図に示される工程で行われる加熱処理時間に対応
して定められている。低濃度のn^-不純物領域18a、19aに
相当する燐（Ｐ）の曲線Ａは砒素の濃度分布を示す曲線
Ｂよりも基板表面から深い位置に達していることが分か
る。したがって、第９図に示す結果より、高濃度のn⁺不
純物領域18b、19bは低濃度のn^-不純物領域18a、19aの内
部に留まることが明らかとなる。さらにキャパシタ11か
らのリーク電流を抑制することによりメモリセルのリフ
レッシュ特性を改善することができる。これについて第
12図を用いて説明する。

第12図の横軸はメモリセルのキャパシタにデータの書
込動作を行った後の動作停止時間を示している。縦軸は
横軸に示す停止時間の後、メモリセルからデータ読み出
した場合の読出し不良を生じた不良ビット数を示してい
る。この実験は80℃の温度下で行われた。第12図に示さ
れるように、この発明におけるメモリセルを有するDRAM
は、不良ビットが多数発生するまでの停止時間が従来の
ものに比べて長く、かつ集中的に分布している。このた
めに、メモリセルのリフレッシュ動作においてはそのリ
フレッシュ間隔を大きくとることが可能となり、リフレ
ッシュ特性が向上する。

次に、この発明の第２の実施例について第３図を用い
て説明する。この第２の実施例においては、メモリセル
のキャパシタ11の下部電極20の下面およびビット線13の
下面にTiN、TiWなどのバリアメタル層28、13bが形成さ
れている。このバリアメタル層28、13bはメモリセルの
製造工程においてキャパシタの下部電極20やビット線の
ポリシリコン層13a中に含まれる不純物が高温度下でシ
リコン基板14表面に拡散するのを防止することができ
る。したがって、トランスファゲートトランジスタ10の
ソース・ドレイン領域18、19は低濃度のn^-不純物領域18
a、19aのみで構成することが可能となる。

第4A図は、バリアメタル層28およびキャパシタの下部
電極20の形成工程を示す断面図であり、第１の実施例の
第2G図に示す工程に相当するものである。すなわち、シ
リコン基板表面にスパッタ法などを用いてバリアメタル
層28を形成し、さらにその表面上に不純物を含むポリシ
リコン層を形成する。そして、両者をパターニングする
ことによりパリアメタル層28とキャパシタの下部電極20
とが形成される。

また、第4B図は、パリアメタル層13bの形成工程を示
す断面図であり、これは第１の実施例における第2H図の
工程にほぼ対応するものである。すなわち、層間絶縁層
40の表面上にスパッタ法などを用いてバリアメタル層13
bを形成し、さらにその表面上にポリシリコン層13aを形
成する。そして、両者をパターニングしてビット線13を
形成する。

さらに、この発明の第３の実施例について第５図を用
いて説明する。第３の実施例は、メモリセルのキャパシ
タ11の下部電極20を不純物を含まないWSi、MoSi、Ｗ、M
o、Ti、TiWなどの金属層、金属合金層、あるいは金属し
シリコンとの化合物で構成したものである。このよう
に、キャパシタの下部電極20を金属層等で構成すること
によって製造工程中に生じる熱の影響によりトランスフ
ァゲートトランジスタ10のソース・ドレイン領域19に不
純物が拡散するものを防止ることができる。なお、同様
の理由によってビット線13を金属層、金属合金層あるい
は金属とシリコンとの化合物で構成してもよい。

次に、この発明の第４の実施例について第６図を用い
て説明する。第４の実施例は、第１の実施例と比較し
て、メモリセルのトランスファゲートトランジスタ10の
１対のソース・ドレイン領域のうちキャパシタ11と接続
される側の不純物領域が低濃度のn^-不純物領域19aと、
この不純物領域19aの内部に形成されたn⁺不純物領域19b
で構成され、他方のビット線13と接続される側のソース
・ドレイン領域はLDD構造を構成している。この例にお
いても、キャパシタ11の下部電極20に接続される不純物
領域19aは、高濃度のイオン注入工程が省略されている
ため、キャパシタ１からのリーク電流を抑制する効果を
有する。そして、LDD構造のソース・ドレイン領域18の
製造方法は、第７図に示されるように、第１の実施例の
第2D図に相当する製造工程において、メモリセル領域を
覆うレジスト29bビット線13と接続されるべきn^-不純物
領域18aの上部を開口したパターに形成することによっ
て達成される。

また、この第４の実施例の変形例として、トランスフ
ァゲートトランジスタ10のビット線13に接続される側の
ソース・ドレイン領域18のLDD構造は、ビット線13中に
含ませた不純物を熱拡散させて構成してもよい。この場
合、トランスファゲートトランジスタ10のキャパシタ11
に接続される側のソース・ドレイン領域19には不純物が
拡散しないようにするためには、ビット線13に含ませる
不純物とキャパシタ11の下部電極20に含ませる不純物の
種類を異ならせる方法、あるいはその濃度を異ならせる
方法を取ることができる。たとえば、キャパシタ11の下
部電極20には砒素を導入し、またビット線13にはリンを
導入する。この場合、リンは砒素に比べて熱拡散係数が
大きい。したがって、同様の熱処理を受けた場合、ピッ
ト線13から基板中へ拡散するリンの方が、下部電極20か
ら基板中へ拡散する砒素に比べて拡散しやすい。このた
めに、熱処理条件を適当に設定することにより、ビット
線と接続される側のソース・ドレイン領域18にのみLDD
構造を構成することができる。このとき、キャパシタ11
に接続される側のソース・ドレイン領域19は、低濃度の
n^-不純物領域19aの内部に、高濃度の砒素を含む拡散領
域が含まれる形で形成される。

また、ピット線13とキャパシタ11の下部電極20に含ま
せる不純物濃度を異ならせる場合、たとえばビット線中
にリンを10²²/cm³とし、キャパシタ11の下部電極20中に
含まれるリンの濃度を２×10¹⁸〜２×10²⁰/cm³に設定し
た場合、ビット線中のリンは下部電極20中のリンに比べ
てより深く基板中へ拡散する。

また、この発明の第４実施例の他の変形例を第８図を
用いて説明する。第８図に示す変形例では、キャパシタ
11の下部電極20の下面にのみバリアメタル層28を形成し
ている。このバリアメタル層28はキャパシタ11の下部電
極20から不純物が基板中へ拡散するのを防止する。した
がって、ビット線13側からのみ不純物が基板中へ拡散
し、その結果ビット線13と接続される側のソース・ドレ
イン領域18にのみLDD構造が構成される。

さらに、この発明の第５の実施例について第10図を用
いて説明する。この例によるDRAMは、キャパシタ11とし
ていわゆるプレーナタイプのキャパシタを有している。
すなわち、半導体基板14の表面はトランスファゲート10
の一方の不純物領域19aに接続されるｎ型不純物領域51
が形成されている。さらに、このｎ型不純物領域51の表
面上に誘電体膜53および上部電極54が積層されている。
また、ｎ型不純物領域51の下部領域には基板と同じ導電
型のp⁺不純物領域52が形成されている。このような構造
はいわゆHi−Ｃ構造と称され、ｎ型不純物領域51とp⁺不
純物領域との接合容量を増大させキャパシタ容量の増大
を図るものである。また、トランスファゲートトランジ
スタ10のソース・ドレイン領域は低濃度のn^-不純物領域
18a、19aのみから構成されている。すなわち、以下の製
造工程で説明するように、高濃度の不純物イオン注入工
程が省略されたものである。さらに、周辺回路において
は第１ないし第３の実施例と同様にCMOS回路が例示さ
れ、そのnMOSトランジスタ45aのソース・ドレイン領域
はいわゆるLDD構造を構成している。

次に、上記の第５の実施例のDRAMの製造工程について
第11A図ないし第11J図を用いて説明する。

まず、第11A図に示すように、ｐ型シリコン基板14の
主表面の所定領域には厚いフィールド酸化膜15が形成さ
れており、その下部にはp⁺チャネルストッパ55が形成さ
れている。また、周辺回路領域ではｐ型シリコン基板14
中にｐウェル23とｎウェル24とが形成されている。さら
に、ｐ型シリコン基板表面には酸化膜16、53が形成され
る。

次に、第11B図に示すように、ｐ型シリコン基板14表
面をレジスト29aで覆った後、パターニングしてメモリ
セルのキャパシタ形成領域のみを開口する。そして、こ
のパターニングされたレジスト29aをマスクとしてｐ型
シリコン基板14表面に砒素イオン56およびボロン（Ｂ）
イオン57をイオン注入し活性化する。砒素イオン56は注
入エネルギ100〜200keV、ドーズ量10¹⁴〜10¹⁵/cm²、ま
たボロンイオン57はエネルギ100〜200keV、ドーズ量10
¹²10¹³/cm²でイオン注入される。これにより、キャパシ
タ11のｎ型不純物領域51およびp⁺不純物領域52からなる
Hi−Ｃ構造が形成される。

さらに、第11C図に示すように、レジスト29aを除去し
た後、不純物を含むポリシリコン層およびレジスト29b
を形成した後、所定の形状にパターニングする。これに
よりキャパシタの上部電極54が形成される。

次に、第11D図に示すように、ｐ型シリコン基板14上
に導電性を有するポリシリコン層を堆積し、所定の形状
にパターニングする。これによってメモリセルのトラン
スファゲートトランジスタのゲート電極12、12と周辺回
路のnMOSトランジスタおよびpMOSトランジスタのゲート
電極26a、26bが形成される。

さらに、第11E図に示すように、pMOS領域の表面上を
レジスト29cで覆った後、リンイオン58をイオン注入
し、トランスファゲートトランジスタの低濃度のn^-不純
物領域18a、19aおよびnMOSトランジスタの低濃度のn^-不
純物領域31、31を形成する。

さらに、第11F図に示すように、レジスト29cを除去し
た後酸化膜を堆積し異方性エッチングすることによって
トランスファゲートトランジスタのゲート電極12および
pMOSトランジスタ、nMOSトランジスタのゲート電極26
a、26bの側壁に酸化膜のサイドウォール59を形成する。
その後、全面にレジスト29dを塗布し、nMOSトランジス
タ形成領域のみ開口する。そして、nMOSトランジスタの
ゲート電極26aおよびそのサイドウォール59をマスクと
してｐ型シリコン基板14表面に砒素イオン60をイオン注
入する。これによりnMOSトランジスタの高濃度のn⁺不純
物領域33、33が形成される。

さらに、第11G図に示すように、レジスト29dを除去し
た後、再度レジスト29eを全面に塗布し、pMOSトランジ
スタ形成領域のみ開口する。そして、ｐ型不純物イオン
61をイオン注入し、pMOSトランジスタのp⁺不純物領域3
5、35を形成する。

さらに、第11H図に示すように、レジスト29eを除去し
た後、ｐ型シリコン基板14表面にCVD法を用いて酸化膜
の層間絶縁膜62を堆積する。そして、メモリセル領域の
層間絶縁膜62中にビット線コンタクトのためのコンタク
トホール63を形成する。

さらに、第11I図に示すように、たとえばポリシリコ
ンからなるビット線13を形成する。そして、ビット線上
部をさらに第２の層間絶縁膜42で被覆する。

その後、第11J図に示すように、周辺回路領域の層間
絶縁層42中に所定のコンタクトホールを形成した後、配
線層43を形成する。

以上の工程によりメモリセルのトランスファゲートト
ランジスタのソース・ドレイン領域が低濃度のｎ−不純
物領域18a、19aのみから構成されるDRAMを製造すること
ができる。

このように、この発明は、DRAMのメモリセルのキャパ
シタからの信号電荷のリークが、特にキャパシタの下部
電極に接続される不純物領域の結晶欠陥などに起因して
いることに着目してなされたものである。したがって、
そのリークほ解消する方法として 基板中に結晶欠陥を生じやすい高濃度不純物イオン
注入を省略すること。

により達成している。このような方法によって、 キャパシタからの信号電荷のリークを抑制している。

また、この発明の他の重要な概念は、トランスファゲ
ートトランジスタのキャパシタと接続される側のソース
・ドレイン領域19は実質的に低濃度の不純物領域のみで
構成することである。したがって、特にこのソース・ド
レイン領域に高濃度不純物領域の形成を意図するもので
はない。

［発明の効果］ 以上のように、本発明による半導体装置は、周辺回路
におけるトランジスタのLDD構造を保持し、かつメモリ
セル部において、キャパシタとの接続領域のみ高濃度イ
オン注入を行わないように構成したので、リフレッシュ
不良を誘発する結晶欠陥の発生を抑え、信頼性の高いリ
フレッシュ特性の良好なメモリセルを安定して製造する
ことができる。さらに、その製造方法にあっては従来の
製造工程に特に新たな工程を追加することなく簡便な方
法で行うことが可能である。

【図面の簡単な説明】

第１図は、この発明の第１の実施例によるDRAMの断面構
造図である。第2A図ないし第2I図は、第一図に示される
DRAMの製造工程を順に示した製造工程断面図である。第
３図は、この発明の第２の実施例によるDRAMの断面構造
図である。第4A図および第4B図は、第３図に示すDRAMの
主要な製造工程断面図である。第５図は、この発明の第
３の実施例によるDRAMの断面構造図である。第６図は、
この発明の第４の実施例によるDRAMの断面構造図であ
る。第７図は、第６図に示すDRAMの主要な製造工程断面
図である。第８図はこの発明の第４の実施例の変形例を
示すDRAMの断面構造図である。第９図は、第１の実施例
によるDRAMのトランスファゲートトランジスタの不純物
領域の濃度分布をシュミレーションした結果を示す濃度
プロファイルである。第10図は、この発明の第６の実施
例によるプレーナタイプのキャパシタを有するDRAMの断
面構造図である。第11A図ないし第11J図は、第10図に示
すDRAMの製造工程を順に示した製造工程断面図である。
第12図は、メモリセルの信号電荷保持時間と不良ビット
の発生数との相関関係を示す相関図である。 第13図は、DRAMの一般的な構成を説明するためのブロッ
ク図である。第14図は、一般的なDRAMのメモリセルの等
価回路図である。第15図は、従来のDRAMのメモリセルの
断面構造図である。第16A図ないし第16I図は、第15図に
示した従来のDRAMの製造工程を順に示した製造工程断面
図である。第17図は、従来の第２の例によるDRAMの断面
構造図である。第18A図、第18B図、第18C図および第18D
図は、第17図に示すDRAMの主要な製造工程を示す製造工
程断面図である。 図において、９はメモリセル、10はトランスファゲート
トランジスタ、11はキャパシタ、12はゲート電極（ワー
ド線）、13はビット線、14はｐ型シリコン基板、18、19
はソース・ドレイン領域、18a、19aは低濃度のn^-不純物
領域、18b、19bは高濃度のn⁺不純物領域、20はキャパシ
タの下部電極、21は誘電体膜、22はキャパシタの上部電
極、45aはnMOSトランジスタ、45bはpMOSトランジスタを
示している。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−2562（ＪＰ，Ａ) 特開 昭64−80065（ＪＰ，Ａ) 特開 昭60−72261（ＪＰ，Ａ) 特開 昭63−160265（ＪＰ，Ａ) 特開 平３−3360（ＪＰ，Ａ) 特開 平３−82158（ＪＰ，Ａ) 特開 昭61−156862（ＪＰ，Ａ) 特開 昭64−73759（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板の主表面に、単位記憶電荷を蓄
   積するメモリセルを複数個配列したメモリセルアレイ
   と、このメモリセルアレイに対して所定の記憶情報の書
   込・読出動作をさせるための周辺回路とを備えた半導体
   装置であって、 前記メモリセルは、 前記半導体基板の主表面上に延びた複数のワード線と、
   このワード線に交差する方向へ延びた複数のビット線と
   の交差部近傍に形成され、前記半導体基板中に形成され
   た第１の不純物領域が前記ビット線に接続され、ゲート
   電極が前記ワード線に接続されたトランスファゲートト
   ランジスタと、 前記トランスファゲートトランジスタの第２不純物領域
   に接続されたキャパシタとを備え、 前記周辺回路は、 その各々が前記半導体基板の表面中に形成された相対的
   に高濃度の領域と相対的に低濃度の領域からなる１対の
   不純物領域と、前記半導体基板の表面上に絶縁膜を介し
   て形成されたゲート電極とを有する、前記トランスファ
   ゲートトランジスタと同一導電型のトランジスタを備え
   ており、 前記メモリセルの前記トランスファゲートトランジスタ
   の前記第１および第２不純物領域は、前記周辺回路の前
   記トランジスタの相対的に低濃度の不純物領域の不純物
   濃度とほぼ等しく設定された領域のみからなり、 前記キャパシタは、前記トランスファゲートトランジス
   タの前記第２の不純物領域に電気的に接続され、かつそ
   の一方端部が前記トランスファゲートトランジスタの前
   記ゲート電極の上方に延在した下部電極と、この下部電
   極の表面上に形成された誘電体層と、この誘電体層の表
   面上に形成された上部電極とを含み、 前記下部電極と前記トランスファゲートトランジスタの
   前記第２の不純物領域との間にバリアメタル層を有し、
   前記ビット線と前記トランスファゲートトランジスタの
   前記第１の不純物領域との間にバリアメタル層を有して
   いる、半導体装置。
2. 【請求項２】半導体基板の主表面に、単位記憶電荷を蓄
   積するメモリセルを複数個配列したメモリセルアレイ
   と、このメモリセルアレイに対して所定の記憶情報の書
   込・読出動作をさせるための周辺回路とを備えた半導体
   装置であって、 前記メモリセルは、 前記半導体基板の主表面上に延びた複数のワード線と、
   このワード線に交差する方向へ延びた複数のビット線と
   の交差部近傍に形成され、前記半導体基板中に形成され
   た第１の不純物領域が前記ビット線に接続され、ゲート
   電極が前記ワード線に接続されたトランスファゲートト
   ランジスタと、 前記トランスファゲートトランジスタの第２の不純物領
   域に接続されたキャパシタとを備え、 前記周辺回路は、 その各々が前記半導体基板の表面中に形成された相対的
   に高濃度の領域と相対的に低濃度の領域からなる１対の
   不純物領域と、前記半導体基板の表面上に絶縁膜を介し
   て形成されたゲート電極とを有する、前記トランスファ
   ゲートトランジスタと同一導電型のトランジスタを備え
   ており、 前記メモリセルの前記トランスファゲートトランジスタ
   の前記第１および第２の不純物領域のうち、少なくとも
   前記キャパシタに接続される前記第２の不純物領域は、
   前記周辺回路の前記トランジスタの相対的に低濃度の不
   純物領域の不純物濃度とほぼ等しく設定された領域のみ
   からなり、 前記キャパシタは、前記トランスファゲートトランジス
   タの前記第２の不純物領域に電気的に接続され、かつそ
   の一方端部が前記トランスファゲートトランジスタの前
   記ゲート電極の上方に延在した下部電極と、この下部電
   極の表面上に形成された誘電体層と、この誘電体層の表
   面上に形成された上部電極とを含み、 前記下部電極と前記トランスファゲートトランジスタの
   前記第２の不純物領域との間にバリアメタル層を有して
   いる、半導体装置。
3. 【請求項３】半導体基板の主表面に、単位記憶電荷を蓄
   積するメモリセルを複数個配列したメモリセルアレイ
   と、このメモリセルアレイに対して所定の記憶情報の書
   込・読出動作をさせるための周辺回路とを備えた半導体
   装置であって、 前記メモリセルは、 前記半導体基板の主表面上に延びた複数のワード線と、
   このワード線に交差する方向へ延びた複数のビット線と
   の交差部近傍に形成され、前記半導体基板中に形成され
   た第１の不純物領域が前記ビット線に接続され、ゲート
   電極が前記ワード線に接続されたトランスファゲートト
   ランジスタと、 前記トランスファゲートトランジスタの第２の不純物領
   域に接続されたキャパシタとを備え、 前記周辺回路は、 その各々が前記半導体基板の表面中に形成された相対的
   に高濃度の領域と相対的に低濃度の領域からなる１対の
   不純物領域と、前記半導体基板の表面上に絶縁膜を介し
   て形成されたゲート電極とを有する、前記トランスファ
   ゲートトランジスタと同一導電型のトランジスタを備え
   ており、 前記メモリセルの前記トランスファゲートトランジスタ
   の前記第１および第２不純物領域のうち、少なくとも前
   記キャパシタに接続される前記第２の不純物領域は、前
   記周辺回路の前記トランジスタの相対的に低濃度の不純
   物領域の不純物濃度とほぼ等しく設定された第１領域
   と、この第１領域の内部に形成され、かつ前記第１領域
   より高い不純物濃度を有する第２領域とを有している、
   半導体装置。
4. 【請求項４】前記トランスファゲートトランジスタの前
   記ビット線に接続される前記第１不純物領域と、前記キ
   ャパシタに接続される前記第２不純物領域とは、前記周
   辺回路の前記トランジスタの相対的に低濃度の不純物領
   域の不純物濃度とほぼ等しく設定された前記１領域と、
   この第１領域の内部に形成され、かつ前記第１領域より
   高い不純物濃度を有する前記第２領域とを有する、請求
   項３に記載の半導体装置。
5. 【請求項５】前記メモリセルの前記トランスファゲート
   トランジスタの前記キャパシタに接続される前記第２の
   不純物領域は、前記周辺回路の前記トランジスタの相対
   的に低濃度の不純物領域の不純物濃度とほぼ等しく設定
   された前記第１領域とこの第１領域の内部に形成され、
   かつ前記第１領域より高い不純物濃度を有する前記第２
   領域とを有しており、 前記ビット線に接続される前記第１の不純物領域は、前
   記周辺回路の前記トランジスタの相対的に低濃度の不純
   物領域とほぼ等しい不純物濃度を有する第３の領域と、
   この第３の領域よりも前記半導体基板表面から深い位置
   に延びて形成され、かつ前記第３の領域よりも高濃度の
   第４の領域とからなる、請求項３に記載の半導体装置。