JPS63160265A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にキャパシタ
を有する半導体集積回路装置に適用して有効な技術に関
するものである。

〔従来技術〕

近年、１メガビット以上の高集積のダイナミックＲＡＭ
　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）にお
いては、メモリセルとしていわゆるスタックトキャパシ
タ型セル（Ｓｔａｃｋｅｄ　（：ａｐａｃｉｔｏｒ　Ｃ
ｅ１ｌ）を用いたものが知られている（例えば、電子材
料、１９８６年１月号、Ｐ、５６や日経エレクトロニク
ス、１９８５年６月３日号、ｐ、２１９）。このスタッ
クトキャパシタ型セルのキャパシタは、一対の多結晶シ
リコン膜の間に絶縁膜を挟んだ構造を有し、従来のプレ
ーナ型セルのキャパシタに比べて蓄積容量が大きくとれ
るという利点を有している。

〔発明が解決しようとする問題点〕

前記キャパシタの電極を構成する前記多結晶シリコン膜
には、低抵抗化、抵抗の安定化等のために、通常Ｉ　Ｘ
　１０２ａ／ｃ４程度以上の濃度の不純物がドープされ
ているが、この不純物濃度が４×１０２０／ｃｄ程度以
上では、下層の電極を構成する前記多結晶シリコン膜の
形成後に行われる熱酸化、アニール等の高温処理の際に
結晶粒が成長して例えば粒径が１μｍ程度に大きくなる
ことが知られている（例えば、徳山、橋本編著ｒＭＯ５
ＬｓＩ製造技術」１日経マグロウヒル社、１９８５年６
月２０日発行、ρ、９７〜ｐ、９８、Ｐ、１１２）。と
ころが、本発明者の検討結果によれば、例えば４メガビ
ット以上のダイナミックＲＡＭにおいてスタックトキャ
パシタ型セルを用いる場合には、キャパシタがより微細
化されるため、このキャパシタの下層電極を構成する多
結晶シリコン膜中の結晶粒が上述のように大きく成長し
た場合には、この多結晶シリコン膜の表面に著しい凹凸
が生じ、この結果、蓄積容量のばらつきが生じるという
問題がある。

本発明の目的は、キャパシタの蓄積容量の均一化を図る
ことができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は５本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、キャパシタの電極を高融点金属シリサイド膜
により構成している。

〔作用〕

上記した手段によれば１例えばジャーナルオブエレクト
ロケミカルソサエティー（Ｊｏｕｒｎａｌ　。

ｆ　Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　５ｏｃｉｅｔｙ
）、１９８０年５月、ｐ、１１２８〜ｐ、１１３５に示
されているように、例えばモリブデンシリサイド（Ｍｏ
Ｓｘｚ）膜のような高融点金属シリサイド膜は膜中の金
属原子の存在により、結晶粒の成長が抑制される。この
結果、熱処理を行っても粒径は例えば０．２μｍ程度以
下に抑制されるので、この高融点金属シリサイド膜の表
面は平坦であり、このためキャパシタの蓄積容量の均一
化を図ることができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

第１図は、本実施例によるダイナミックＲＡＭの断面図
である。

第１図に示すように１本実施例によるダイナミックＲＡ
Ｍにおいては、例えばｐ型シリコン基板のような半導体
基板１の表面に例えばＳｕｎ、膜のようなフィールド絶
縁膜２が設けられ、これによって素子間分離が行われて
いる。このフィールド絶縁膜２で囲まれた活性領域の表
面には１例えばＳｉｎ、膜のようなゲート絶縁膜３が設
けられ、このゲート絶縁膜３上に、例えば多結晶シリコ
ン膜４、例えばモリブデンシリサイド膜のような高融点
金属シリサイド膜５及び例えば５ｉｎ２膜のような絶縁
膜６が順次設けられている。これらの多結晶シリコン膜
４及び高融点金属シリサイド膜５により、ポリサイド構
造のワードａＷ１．Ｗ２が構成されている。なお、これ
らのワード線Ｗ、、Ｗ２は、例えば多結晶シリコン膜に
より構成してもよい。

これらの絶縁膜６、ワード、ＳＷｌ、Ｗ２及びゲート絶
縁膜８の側面には、例えば５ｉｎ２膜のような絶縁物か
ら成るスペーサ７が設けられている。また。

前記半導体基板１中には、前記ワード線Ｗ工、Ｗ２に対
して自己整合的に例えばｎ°型の半導体領域８．９が設
けられている。そして、これらの半導体領域８．９をそ
れぞれソース領域及びドレイン領域とし、前記ワード線
Ｗ□をゲート電極とするＭＩＳＦＥＴにより、アクセス
トランジスタＴが構成されている。なお、半導体領域８
は図示省略したデータ線ＤＬに接続されている（第２図
参照）。

これらの半導体領域８，９は、前記スペーサ７Ｃ下方に
おける部分に低不純物濃度部８ａ、９ａを有し、この低
不純物濃度部９ａによりドレイン領域近傍の電界を緩和
している。すなわち、前記アクセストランジスタＴは、
いわゆるＬＤＤ（Ｌｉｇ）。

ｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有している。

なお、このアクセストランジスタＴは、必ずしもＬＤＤ
構造とする必要はない。

符号工０は、例えばタングステンシリサイド（ＷＳｉｚ
　）膜２モリブデンシリサイド膜、タンタルシリサイド
（ＴａＳｉｚ　）膜、チタンシリサイド（Ｔｉｓｉ２）
膜等の高融点金属シリサイド膜であって、これは前記半
導体領域９に接続されている。この高融点金属シリサイ
ド膜１０により、後述のキャパシタＣの下層の電極（蓄
積ノード）が構成されている。このようにキャパシタＣ
の下層電極を高融点金属シリサイド膜１０により構成し
ているので、この電極の形成後に行う高温熱処理によっ
ても膜中の結晶粒はせいぜい粒径０．２μｍ程度にしか
成長せず、このためこの高融点金属シリサイド膜１０の
表面は熱処理後においても平坦である。従って、キャパ
シタＣの蓄積容量がばらつくのを防止することができる
。すなわち、蓄積容量の均一化を図ることができる。ま
た、前記高融点金属シリサイド膜１０の表面ニハ、例え
ば５ｉ０２／Ｓｉ３Ｎ４／ＳｉＯ２の三層構造の絶縁膜
１１が設けられ、この絶縁膜１１上に例えば多結晶シリ
コン膜から成るプレート１２が設けられている。そして
、このプレート１２と前記高融点金属シリサイド膜１０
との間に絶縁膜１１を挟んだ構造により、スタックトキ
ャパシタＣが構成されている。このスタックトキャパシ
タＣと前記アクセストランジスタＴとにより、スタック
トキャパシタ型セルが構成されている。なお、第２図に
このスタックトキャパシタ型セルの等価回路を示す、こ
のキャパシタＣは、アクセストランジスタＴにその一部
が重なっているため、その分だけ蓄積容量を増加させる
ことができる。さらに、このキャパシタＣは、半導体領
域９の上方において曲がった構造となっているので、蓄
積容量をさらに増加させることができる。このため、必
要な蓄積容量を確保しつつセル面積を低減することがで
き、従ってメモリセルの集積密度の向上を図ることがで
きる。

次に、上述のように構成された本実施例によるダイナミ
ックＲＡＭの製造方法の一例について説明する。

第１図に示すように、まず半導体基板１の表面に選択酸
化によりフィールド絶縁膜２を形成した後、熱酸化によ
り活性領域表面に絶縁膜を形成する。次に、全面に多結
晶シリコン膜４．高融点金属シリサイド膜５及び絶縁膜
６を順次形成した後。

エツチングによりこれらの膜及び前記絶縁膜を順次パタ
ーンニングして所定形状の絶縁膜６、ワード、ｉｗ□、
Ｗ２及びゲート絶縁膜３を形成する。次、に、ワード線
Ｗ１．Ｗ、をマスクとして例えばリンのようなｎ型不純
物をイオン打ち込みすることにより半導体領域８．９の
低不純物濃度部８ａ、９ａを形成する。次に、全面に絶
縁膜を形成した後。

この絶縁膜を例えば反応性イオンエツチング（ＲＩＥ）
により異方性エツチングすることによりスペーサ７を形
成する。この後、このスペーサ７をマスクとして例えば
ヒ素のようなｎ型不純物をイオン打ち込みすることによ
り半導体領域８．９を形成する。次に、例えばスパッタ
により高融点金属シリサイド膜１０を全面に形成した後
、これをエツチングにより所定形状にパターンニングす
る。

次に、例えば熱酸化、ＣＶＤ等により絶縁［１１を形成
する。次に、全面に多結晶シリコン膜を形成した後、こ
の多結晶シリコン膜をエツチングにより所定形状にパタ
ーンニングしてプレート１２を形成する。この後、デー
タ線ＤＬ（図示せず）等を形成して、目的とするダイナ
ミックＲＡＭを完成させる。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば１本発明は、ダイナミックＲＡＭの応用である擬
似スタチックＲＡＭやビデオＲＡＭは勿論、スタックト
キャパシタやその他の種類のキャパシタを有する各種半
導体集積回路装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、キャパシタの蓄積容量の均一化を図ることが
できる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるダイナミックＲＡＭ
を示す断面図。 第２図は、第１図に示すダイナミックＲＡＭのメモリセ
ルの等価回路を示す回路図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、４・・・多結晶シリコン膜、５．１０・・・高融点金
属シリサイド膜、６．１１・・・絶縁膜、１２・・・プ
レート、Ｗ□、Ｗ、・・・ワード線、Ｔ・・・アクセス
トランジスタ、Ｃ・・・スタックトキャパシタである。 ７゛°−＼。

Claims (1)

1. 【特許請求の範囲】 １、キャパシタを有する半導体集積回路装置であって、
   前記キャパシタの電極を高融点金属シリサイド膜により
   構成したことを特徴とする半導体集積回路装置。 ２、前記高融点金属シリサイド膜がタングステンシリサ
   イド膜、モリブデンシリサイド膜、タンタルシリサイド
   膜又はチタンシリサイド膜であることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ３、前記キャパシタがスタックトキャパシタであり、こ
   のスタックトキャパシタの下層の電極が前記高融点金属
   シリサイド膜により構成されていることを特徴とする特
   許請求の範囲第１項又は第２項記載の半導体集積回路装
   置。 ４、前記キャパシタとアクセストランジスタとによりメ
   モリセルが構成されていることを特徴とする特許請求の
   範囲第１項〜第３項のいずれか一項記載の半導体集積回
   路装置。 ５、前記半導体集積回路装置がダイナミックＲＡＭであ
   ることを特徴とする特許請求の範囲第１項〜第４項のい
   ずれか一項記載の半導体集積回路装置。