JPH06140569A - 半導体装置のキャパシタ及びその製造方法並びに該キャパシタを備えた半導体装置及びその製造方法 - Google Patents

半導体装置のキャパシタ及びその製造方法並びに該キャパシタを備えた半導体装置及びその製造方法

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JPH06140569A
JPH06140569A JP4148419A JP14841992A JPH06140569A JP H06140569 A JPH06140569 A JP H06140569A JP 4148419 A JP4148419 A JP 4148419A JP 14841992 A JP14841992 A JP 14841992A JP H06140569 A JPH06140569 A JP H06140569A
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/964—Roughened surface

Abstract

(57)【要約】 （修正有） 【目的】 限られた面積内においてキャパシタ容量を増
大させる。 【構成】 基板の一面が複数のシリンダ状断面を有する
第１伝導層基板、そのシリンダ状断面の表面に沿って形
成された誘電体膜及びその上部に形成された第２伝導層
基板からなる構造とする。かかるキャパシタは、第１伝
導層を形成し、その上に酸化防止膜を形成し、その上部
にポリシリコンを蒸着した後、熱処理してくねくねした
断面を形成し、前記ポリシリコン層を酸化してシリコン
酸化膜を形成する段階と、前記酸化防止膜及びシリコン
酸化膜をエッチングして第１伝導層を部分的に現わすよ
うにする段階と、残りの酸化防止膜及びシリコン酸化膜
をマスクとして第１伝導層を所定の深さでエッチングす
る段階と、前記酸化防止膜及びシリコン酸化膜を除去す
る段階と、前記第１伝導層の表面に沿って誘電体膜を形
成し、その上部に第２伝導層を形成する段階で製造す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置のキャパシ
タ及びその製造方法に係り、特に、複数のシリンダ状断
面を有することにより、そのキャパシタ容量がさらに増
大した半導体装置のキャパシタ及びその製造方法並びに
該キャパシタを備えた半導体装置及び半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ；以下、‘ＤＲＡＭ’という）は、ここ数年の
間に、高集積度技術において目覚ましく向上し、既に主
流は６４Ｋビットから２５６Ｋビットに変遷し、さらに
１Ｍビットから６４Ｍビットに至るまで生産されるに至
った。かかる高集積度のＤＲＡＭにおいては、セル面積
はだんだん縮めながらも一定なセルストレージキャパシ
タ容量は維持しなければならない。例えば、６４Ｍビッ
トＤＲＡＭにおいては、セル面積が約０．８μｍ2 に、
そして、キャパシタ面積が１．０μｍ2 まで小さくなる
ようになる。
【０００３】しかしながら、このように電荷蓄積キャパ
シタの面積が減少されて容量が小さくなる場合、α−光
線注入によりソフトエラーが発生するようになって半導
体装置の信頼性の問題が提起されるため、半導体装置の
集積度を向上させるには平面上の電荷蓄積キャパシタの
大きさは縮めながらも、セルストレージキャパシタの容
量は一定に維持しなければならない。
【０００４】最近、スタックキャパシタ型ＤＲＡＭ装置
においては、蓄積キャパシタの一対の電極のうち、一つ
の電極が３次元構造を有するように形成されている。そ
うすると、それは平面上の同一な大きさの２次元構造の
蓄積キャパシタに比べ３０〜４０％程度蓄積キャパシタ
の容量が大きくなる。６４Ｍビットの高集積度を有する
ＤＲＡＭ装置においては、セル面積あるいはストレージ
面積を増加せずにキャパシタ容量をさらに増大させる必
要があるため、これを満たすために各種の３次元構造あ
るいは高誘電率膜の検討が行なわれつつある。
【０００５】限られた狭いキャパシタ面積から高いキャ
パシタ容量を確保するための方法として、前記した３次
元構造のくねくねした断面を有するスタックキャパシタ
型ＤＲＡＭが、ＳＤＭ（ＳｏｌｉｄＳｔａｔｅ Ｄｅｖ
ｉｃｅ ＆ Ｍａｔｅｒｉａｌｓ）第９０−１６７号、
１９９０年１２月頁４９などで公知にされており、その
製造方法に関して図９を参照しながら説明する。
【０００６】図９はくねくねした断面のストレージノー
ド電極を有するスタックキャパシタ型ＤＲＡＭの断面で
あって、シリコン基板１０上にフィールド酸化膜１１を
形成して素子を分離した後、ゲート電極１２、ソース／
ドレイン領域１３，１３’、層間酸化膜１４を形成す
る。そして、その上部に所定のストレージノードポリシ
リコン層１６を低圧ＣＶＤ法により５５０℃の温度で沈
積させる。この温度においては非晶質と多結晶構造とが
共存するようになり、シリコングレーンの表面積が最大
になって表面にくねくねした屈曲が生ずるようになる。
その後、該ポリシリコン層の上部に絶縁膜１８を形成
し、その上にプレート電極１９を蒸着することにより３
次元構造のスタックキャパシタ型ＤＲＡＭが完成され
る。
【０００７】
【発明が解決しようとする課題】前記のような従来の技
術によって、３次元構造を有することにより限られた面
積下においてキャパシタ容量を増加させることができる
ようになったが、現在は、より十分な容量を有するキャ
パシタを必要としているのが実情である。したがって、
半導体装置の高集積化をさらに向上させるためには、キ
ャパシタ容量をさらに増大すべきであり、かつ、この製
造方法も簡単にする必要がある。
【０００８】したがって、本発明の目的は、複数のシリ
ンダ状断面を有することにより、そのキャパシタ容量を
さらに増大させたキャパシタ及びその製造方法並びに該
キャパシタを備えた半導体装置及びその製造方法を提供
することである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体装置のキャパシタは、基板の一面が複数
のシリンダ状断面を有する第１伝導層、そのシリンダ状
断面の表面に沿って形成された誘電体膜及びその上部に
形成された第２伝導層で構成してあり、好ましくは、前
記第１伝層基板及び第２伝導層基板を、ドーピングされ
たポリシリコン，ドーピングされた非晶質シリコンある
いはタングステンＷのうちのいずれか一つとし、また、
前記誘電体膜を、窒化膜／酸化膜の二重膜，酸化膜／窒
化膜／酸化膜の三重膜あるいはＴａ2 Ｏ5 膜のうちのい
ずれか一つとしてある。
【００１０】また、本発明の半導体装置のキャパシタ製
造方法は、第１伝導層を形成し、その上に酸化防止膜を
形成し、その上部にさらにポリシリコンを蒸着した後、
熱処理してくねくねした断面を形成し、かつ前記ポリシ
リコン層を酸化してシリコン酸化膜を形成する段階と、
前記酸化防止膜及びシリコン酸化膜をエッチングして第
１伝導層を部分的に現わすようにする段階と、残りの酸
化防止膜及びシリコン酸化膜をマスクとして第１伝導層
を所定の深さでエッチングする段階と、前記酸化防止膜
及びシリコン酸化膜を除去する段階と、前記第１伝導層
の表面に沿って誘電体膜を形成し、その上部に第２伝導
層を形成する段階とからなる方法としてあり、好ましく
は、前記第１伝導層基板及び第２伝導層基板が、ドーピ
ングされたポリシリコンあるいはドーピングされた非晶
質シリコンのうちのいずれか一つで形成され、また、前
記第１伝導層の厚さが、５００〜５０００オングストロ
ームであり、また、前記誘電体膜が、窒化膜／酸化膜の
二重膜，酸化膜／窒化膜／酸化膜の三重膜あるいはＴａ
2 Ｏ5 膜のうちのいずれか一つで形成され、また、前記
酸化防止膜が窒化膜であり、さらに、前記酸化防止膜の
厚さを１００〜５００オングストロームとした方法とし
てある。
【００１１】また、本発明の半導体装置は、半導体基板
に形成されたアクセストランジスタとその上に形成され
るスタックキャパシタを有する半導体装置において、前
記スタックキャパシタを、基板の一面がアクセストラン
ジスタのソース領域と接触し、基板の他の面が複数のシ
リンダ状断面を有する第１伝導層基板、前記第１伝導層
基板の表面に沿って形成された誘電体膜、及び前記誘電
体膜上に形成された第２伝導層基板で構成してあり、好
ましくは、前記第１伝導層基板の厚さを、５００〜５０
００オングストロームとし、また、前記第１伝導層基板
及び第２伝導層基板を、ドーピングされたポリシリコ
ン，ドーピングされた非晶質シリコンあるいはタングス
テンのうちのいずれか一つとし、さらに、前記誘電体膜
を、窒化膜／酸化膜の二重膜，酸化膜／窒化膜／酸化膜
の三重膜あるいはＴａ2 Ｏ5 膜のうちのいずれか一つで
形成した構成としてある。
【００１２】また、本発明の半導体装置製造方法は、半
導体基板上にフィールド酸化膜を形成した後、ゲートを
形成し、ソース／ドレイン不純物領域をイオン注入によ
り形成し、層間絶縁膜を形成した後ソース領域を開放す
る段階と、第１伝導層を形成し、その上に酸化防止膜を
形成し、その上部にさらにポリシリコン層を蒸着した
後、熱処理してくねくねした断面を形成し、かつ前記ポ
リシリコン層を酸化してシリコン酸化膜を形成する段階
と、前記酸化防止膜及びシリコン酸化膜をエッチングし
て第１伝導層を部分的に現わすようにする段階と、残り
の酸化防止膜及びシリコン酸化膜をマスクとして第１伝
導層を所定の深さでエッチングする段階と、前記酸化防
止膜及びシリコン酸化膜を除去する段階と、前記第１伝
導層をパターンニングしてストレージ電極を形成する段
階と、前記ストレージ電極の表面に沿って誘電体膜を形
成しその上部に第２伝導層を蒸着する段階とからなる方
法としてあり、好ましくは、前記第１伝導層基板及び第
２伝導層基板が、ドーピングされたポリシリコン，ドー
ピングされた非晶質シリコンあるいはタングステンのう
ちのいずれか一つで形成され、また、前記第１伝導層の
厚さが５００〜５０００オングストロームであり、ま
た、前記酸化防止膜が窒化膜であり、また、前記酸化防
止膜の厚さを、１００〜５００オングストロームとし、
さらに、前記誘電体膜が窒化膜／酸化膜の二重膜，酸化
膜／窒化膜／酸化膜の三重膜あるいはＴａ2 Ｏ5 膜のう
ちいずれの一つで形成する方法としてある。
【００１３】
【実施例】以下、本発明の好ましい実施例を図面を参照
して詳細に説明する。本実施例のキャパシタを製造する
場合、図１Ａに示すように、第１伝導層となる第１ポリ
シリコン層２６を５００〜５０００オングストローム程
度の厚さで蒸着し、その上に酸化防止膜として、例えば
窒化膜２７を１００〜５００オングストロームの厚さで
形成し、その上部にさらに第２ポリシリコン層２５を３
００〜２０００オングストロームの厚さで蒸着する。こ
の工程において、第１伝導層はドーピングされたポリシ
リコン，非晶質シリコンあるいはタングステンを用いて
形成する。さらに、第２ポリシリコン層は低圧ＣＶＤ法
により５５０〜６００℃の温度で沈積する。この温度は
ポリシリコンの膜構造が非晶質から多結晶構造に変る遷
移温度であるため、該温度で蒸着したときの表面積が最
も大きくなる。前記の温度においては、第２ポリシリコ
ン層はくねくねした断面を形成するようになり、前記第
２ポリシリコン層を炉で酸化してシリコン酸化層２５’
を形成するようにする。
【００１４】その後、図１Ｂに示すように、前記酸化防
止膜２７及びシリコン酸化膜２５’を乾式エッチング方
法で異方性エッチングして、第１伝導層となる第１ポリ
シリコン層２６を部分的に現わすようにする。
【００１５】その後、図１Ｃに示すように、残りの酸化
防止膜２７及びシリコン酸化膜２５’をマスクとして第
１ポリシリコン層２６を８０〜９０％程度の深さでエッ
チングする。
【００１６】その後、図１Ｄに示すように、前記酸化防
止膜２７及びシリコン酸化膜２５’を除去して複数のシ
リンダ状断面を有する第１ポリシリコン層２６のみを残
す。
【００１７】その後、図１Ｅに示すように、前記第１ポ
リシリコン層２６の表面に沿って誘電体膜２８を形成
し、その上部に第２伝導層２９を形成することにより本
実施例のキャパシタを完成する。このとき、誘電体膜２
８は、窒化膜／酸化膜の二重膜あるいは酸化膜／窒化膜
／酸化膜の三重膜で形成するか、Ｔａ2 Ｏ5 などの高誘
電体膜で形成することが好ましい。また、キャパシタ上
部基板である第２伝導層２９は、ドーピングされたポリ
シリコンあるいはタングステンで形成する。
【００１８】前記した本実施例のキャパシタを備えた半
導体装置の製造方法を図２ないし図８を参照して以下に
説明する。図２に示すように、Ｐ形半導体基板３０上に
フィールド酸化膜３１で素子分離領域を形成し、ゲート
電極３３を形成した後、イオン注入工程を通じてソース
／ドレイン不純物領域３２，３２’を形成してトランジ
スタ構造を完成し、約７００℃以上の高温で、好ましく
は８５０℃の温度でＣＶＤ( Chemical Vapor Depositio
n ) 工程によりＨＴＯ( High Temperature Oxide )膜３
４を形成させ、ソース領域を開放させる。
【００１９】その後、図３に示すように、その上部に第
１伝導層３６となるストレージノードポリシリコン層を
５００〜５０００オングストローム程度の厚さで蒸着
し、その上に酸化防止膜として、例えば、窒化膜３７を
１００〜５００オングストロームの厚さで形成し、その
上部にさらにポリシリコン３５を蒸着する。この工程に
おいて、第１伝導層はドーピングされたポリシリコン，
非晶質シリコンあるいはタングステンを用いて形成す
る。さらに、ポリシリコン層は低圧ＣＶＤ法により５５
０〜６００℃の温度で蒸着する。この温度はポリシリコ
ンの膜構造が非晶質から多結晶構造に変る遷移温度であ
るため、この温度で処理したときの表面積が最も大きく
なる。したがって、ポリシリコンはくねくねした断面を
形成するようになり、このポリシリコン層を炉で酸化し
てシリコン酸化膜３５’を形成するようにする。
【００２０】その後、図４に示すように、前記酸化防止
膜３７及びシリコン酸化膜３５’をエッチングして第１
伝導層３６となるポリシリコン層を部分的に現わすよう
にする。
【００２１】その後、図５に示すように、残りの酸化防
止膜３７及びシリコン酸化膜３５’をマスクとして、第
１伝導層３６をその厚さの８０〜９０％程度の深さでエ
ッチングする。
【００２２】その後、図６に示すように、前記酸化防止
膜３７及びシリコン酸化膜３５’を除去して、複数のシ
リンダ状断面を有する第１伝導層３６のみを残す。
【００２３】その後、図７に示すように、第１伝導層３
６をパターンニングしてストレージ電極３６’を形成す
る。
【００２４】その後、図８に示すように、前記ストレー
ジ電極３６’の表面に沿って誘電体膜３８を形成し、そ
の上部にプレート電極３９を形成する。このとき、誘電
体膜３８は窒化膜／酸化膜の二重膜、あるいは酸化膜／
窒化膜／酸化膜の三重膜で形成するか、あるいはＴａ2
Ｏ5 などの高誘電体膜で形成することが好ましい。ま
た、キャパシタの上部基板であるプレート電極３９は、
ドーピングされたポリシリコンあるいはタングステンで
形成する。このようにして本実施例のキャパシタを備え
た半導体装置を完成する。
【００２５】本発明は上記実施例に限定されるものでは
なく、要旨の範囲内において種々変形したものも含む。
【００２６】
【発明の効果】以上のような本発明によれば、キャパシ
タは複数のシリンダ状断面を有することによりその表面
積がより増大して、その容量もさらに増すようになり、
したがって、ＤＲＡＭの集積度をさらに向上させること
ができるようになる。また、その製造も容易に行なうこ
とができる。
【図面の簡単な説明】
【図１】ＡないしＥは、本実施例による複数のシリンダ
状キャパシタの製造工程図。
【図２】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図３】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図４】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図５】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図６】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図７】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図８】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図９】従来の、くねくねした断面のストレージノード
電極を有するスタックキャパシタ型ＤＲＡＭの断面図。
【符号の説明】
２５…第２ポリシリコン層 ２５’…シリコン酸化膜 ２６…第１ポリシリコン層 ２７…酸化防止膜（窒化膜） ２８…誘電体膜 ２９…第２伝導層 ３０…Ｐ形半導体基板 ３１…フィールド酸化膜 ３２，３２’…ソース／ドレイン不純物領域 ３３…ゲート電極 ３５…ポリシリコン ３５’…シリコン酸化膜 ３６…第１伝導層 ３７…酸化防止膜（窒化膜） ３８…誘電体膜

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 基板の一面が複数のシリンダ状断面を有
    する第１伝導層、そのシリンダ状断面の表面に沿って形
    成された誘電体膜及びその上部に形成された第２伝導層
    で構成することを特徴とする半導体装置のキャパシタ。
  2. 【請求項２】 前記第１伝層基板及び第２伝導層基板
    が、ドーピングされたポリシリコン，ドーピングされた
    非晶質シリコンあるいはタングステンＷのうちのいずれ
    か一つであることを特徴とする請求項１記載の半導体装
    置のキャパシタ。
  3. 【請求項３】 前記誘電体膜が、窒化膜／酸化膜の二重
    膜，酸化膜／窒化膜／酸化膜の三重膜あるいはＴａ2 Ｏ
    5 膜のうちのいずれか一つであることを特徴とする請求
    項１記載の半導体装置のキャパシタ。
  4. 【請求項４】 第１伝導層を形成し、その上に酸化防止
    膜を形成し、その上部にさらにポリシリコンを蒸着した
    後、熱処理してくねくねした断面を形成し、かつ前記ポ
    リシリコン層を酸化してシリコン酸化膜を形成する段階
    と、 前記酸化防止膜及びシリコン酸化膜をエッチングして第
    １伝導層を部分的に現わすようにする段階と、 残りの酸化防止膜及びシリコン酸化膜をマスクとして第
    １伝導層を所定の深さでエッチングする段階と、 前記酸化防止膜及びシリコン酸化膜を除去する段階と、 前記第１伝導層の表面に沿って誘電体膜を形成し、その
    上部に第２伝導層を形成する段階とで構成することを特
    徴とする半導体装置のキャパシタ製造方法。
  5. 【請求項５】 前記第１伝導層基板及び第２伝導層基板
    が、ドーピングされたポリシリコンあるいはドーピング
    された非晶質シリコンのうちのいずれか一つで形成され
    ることを特徴とする請求項４記載の半導体装置のキャパ
    シタ製造方法。
  6. 【請求項６】 前記第１伝導層の厚さが、５００〜５０
    ００オングストロームであることを特徴とする請求項４
    記載の半導体装置のキャパシタ製造方法。
  7. 【請求項７】 前記誘電体膜が、窒化膜／酸化膜の二重
    膜，酸化膜／窒化膜／酸化膜の三重膜あるいはＴａ2 Ｏ
    5 膜のうちのいずれか一つで形成されることを特徴とす
    る請求項４記載の半導体装置のキャパシタ製造方法。
  8. 【請求項８】 前記酸化防止膜が、窒化膜であることを
    特徴とする請求項４記載の半導体装置のキャパシタ製造
    方法。
  9. 【請求項９】 前記酸化防止膜の厚さが、１００〜５０
    ０オングストロームであることを特徴とする請求項４記
    載の半導体装置のキャパシタ製造方法。
  10. 【請求項１０】 半導体基板に形成されたアクセストラ
    ンジスタとその上に形成されるスタックキャパシタを有
    する半導体装置において、 前記スタックキャパシタは、 基板の一面がアクセストランジスタのソース領域と接触
    し、基板の他の面が複数のシリンダ状断面を有する第１
    伝導層基板、 前記第１伝導層基板の表面に沿って形成された誘電体
    膜、及び前記誘電体膜上に形成された第２伝導層基板で
    構成されることを特徴とする半導体装置。
  11. 【請求項１１】 前記第１伝導層基板の厚さが、５００
    〜５０００オングストロームであることを特徴とする請
    求項１０記載の半導体装置。
  12. 【請求項１２】 前記第１伝導層基板及び第２伝導層基
    板が、ドーピングされたポリシリコン，ドーピングされ
    た非晶質シリコンあるいはタングステンのうちのいずれ
    か一つであることを特徴とする請求項１０記載の半導体
    装置。
  13. 【請求項１３】 前記誘電体膜が、窒化膜／酸化膜の二
    重膜，酸化膜／窒化膜／酸化膜の三重膜あるいはＴａ2
    Ｏ5 膜のうちのいずれか一つで形成されることを特徴と
    する請求項１０記載の半導体装置。
  14. 【請求項１４】 半導体基板上にフィールド酸化膜を形
    成した後、ゲートを形成し、ソース／ドレイン不純物領
    域をイオン注入により形成し、層間絶縁膜を形成した後
    ソース領域を開放する段階と、 第１伝導層を形成し、その上に酸化防止膜を形成し、そ
    の上部にさらにポリシリコン層を蒸着した後、熱処理し
    てくねくねした断面を形成し、かつ前記ポリシリコン層
    を酸化してシリコン酸化膜を形成する段階と、 前記酸化防止膜及びシリコン酸化膜をエッチングして第
    １伝導層を部分的に現わすようにする段階と、 残りの酸化防止膜及びシリコン酸化膜をマスクとして第
    １伝導層を所定の深さでエッチングする段階と、 前記酸化防止膜及びシリコン酸化膜を除去する段階と、 前記第１伝導層をパターンニングしてストレージ電極を
    形成する段階と、 前記ストレージ電極の表面に沿って誘電体膜を形成しそ
    の上部に第２伝導層を蒸着する段階とで構成することを
    特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記第１伝導層基板及び第２伝導層基
    板が、ドーピングされたポリシリコン，ドーピングされ
    た非晶質シリコンあるいはタングステンのうちのいずれ
    か一つで形成されることを特徴とする請求項１４記載の
    半導体装置の製造方法。
  16. 【請求項１６】 前記第１伝導層の厚さが、５００〜５
    ０００オングストロームであることを特徴とする請求項
    １４記載の半導体装置の製造方法。
  17. 【請求項１７】 前記酸化防止膜が、窒化膜であること
    を特徴とする請求項１４記載の半導体装置の製造方法。
  18. 【請求項１８】 前記酸化防止膜の厚さが、１００〜５
    ００オングストロームであることを特徴とする請求項１
    ４記載の半導体装置の製造方法。
  19. 【請求項１９】 前記誘電体膜が、窒化膜／酸化膜の二
    重膜，酸化膜／窒化膜／酸化膜の三重膜あるいはＴａ2
    Ｏ5 膜のうちいずれの一つで形成されることを特徴とす
    る請求項１４記載の半導体装置の製造方法。
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