JPH1197640A

JPH1197640A - Ｄｒａｍにおけるメモリセルの製造方法

Info

Publication number: JPH1197640A
Application number: JP10118051A
Authority: JP
Inventors: Riu Bin; リウビン; Rian Uennjiya; リアンウエン−ジャ; Rin Ennsen; リンエン−セン
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp
Priority date: 1997-04-29
Filing date: 1998-04-28
Publication date: 1999-04-09
Anticipated expiration: 2018-04-28
Also published as: JP4328396B2; TW346672B

Abstract

(57)【要約】【課題】ディープノードコンタクトエッチングでの損傷
を改善し、通常のランディングパッドプロセス用のマス
ク工程数を削減する。【解決手段】選択エッチ後の等方性エッチからなる２ス
テップエッチングで絶縁層１８に開けたコンタクトホー
ル内に導電プラグ２０を形成する工程と、その上の絶縁
層２２，２８及びビットライン２４，２６を通してコン
タクトホールを形成し、その内壁にスペーサ３０を形成
する工程と、該コンタクトホールを通してプラグ２０へ
接続するストレージノードをもつキャパシタを形成する
工程と、を実施するインタープラグと窒化物側壁スペー
サの手法を利用する。これにより、ストレージノード用
コンタクトホールのアスペクト比が高いことから発生す
る問題を低減させられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリセル
の製造方法に関し、特に、ＤＲＡＭにおけるコンタクト
の形成方法に関する。

【０００２】

【従来の技術】ＤＡＲＭプロセスにおいては、製造方法
の簡略化、低コスト化、高性能化が必須事項である。従
来のディープノードコンタクトエッチング(deep node c
ontactetching)を利用するＤＲＡＭのキャパシタオーバ
ビットライン（ＣＯＢ）プロセスでは、ＤＲＡＭセルの
リフレシュタイム性能に影響を及ぼすことがある。これ
は、キャパシタノードから基板までの距離が比較的長く
なるためである。また、ノードコンタクトホールのアス
ペクト比が高いので、フォトリソグラフィやエッチング
技術を利用した形成が難しくなっており、これらによる
不具合をかかえている。たとえば、キャパシタノードか
ら基板までの距離が長いためオーバーエッチング時間が
増え、信頼性を低下させる原因となっている。すなわ
ち、高アスペクト比のノードコンタクトホールの形成
は、コンタクトホールエッチング法で簡単に行えるもの
ではない。

【０００３】数年前、ストレージ電極におけるコンタク
トホールのアスペクト比が高いために起こる問題を軽減
するため、コンタクトプラグを形成する方法が提示され
た。この技術は、Parkらの米国特許No.５，３３２，６
８５「ＤＡＲＭセルの製造方法」に記載されている。ま
た最近ではサムソン社から、同技術を改善した「ランデ
ィングパッド」を使った方法が提示されている。この技
術は、ＩＥＤＭ '９４の６３５ページにあるKangらの
「２５６メガビット及び１ギガビットＤＲＡＭのための
高信頼性プロセス技術」に記載されている。

【０００４】

【発明が解決しようとする課題】以上のような従来技術
では、製造に必要なマスク工程数が多くなるため、プロ
セスが複雑になってしまう。したがって、ディープコン
タクトエッチングにおける問題を解決可能で、より簡単
な製法が望まれる。

【０００５】

【課題を解決するための手段】本発明のＤＲＡＭにおけ
るメモリセル製造方法を説明する。本発明によれば、製
造負荷を減少させながら必要性能は維持可能なインター
プラグプロセスを実施する。

【０００６】その一態様によれば、基板上にアイソレー
ション領域を形成する工程と、その基板及びアイソレー
ション領域上にゲート電極を形成する工程と、そのゲー
ト電極の側壁に第１のスペーサを形成する工程と、前記
基板にソース／ドレイン領域を形成する工程と、そのソ
ース／ドレイン領域及び前記ゲート電極上に第１の絶縁
層を形成する工程と、その第１の絶縁層をパターニング
してエッチングし、前記ソース／ドレイン領域の一部を
露出させる第１のコンタクトホールを形成する工程と、
前記第１の絶縁層上及び第１のコンタクトホール内に第
１の導電層を形成する工程と、そのうちの第１の絶縁層
上の第１の導電層を除去してインタープラグを形成する
工程と、前記第１の絶縁層及び第１の導電層上に第２の
絶縁層を形成する工程と、前記第１の導電層が露出する
まで前記第２の絶縁層とその上に形成の他の導電層及び
絶縁層をパターニングしてエッチングし、第２のコンタ
クトホールを形成する工程と、その第２のコンタクトホ
ールの内壁に第２のスペーサを形成する工程と、前記他
の絶縁層上及び前記第２のコンタクトホール内に第３の
導電層を形成する工程と、その第３の導電層をパターニ
ングしてエッチングし、キャパシタのストレージノード
を形成する工程と、そのストレージノード上にキャパシ
タ絶縁膜を形成する工程と、そのキャパシタ絶縁膜上に
キャパシタプレートを形成する工程と、を実施する。

【０００７】本発明の多くの長所や前記の状態は、付随
図面を参照した下記の詳細説明により、いっそう明白に
なり、かつ、いっそう理解できよう。

【０００８】

【発明の実施の形態】本発明によるＤＲＡＭのメモリセ
ル製造方法の一例を以下に説明する。

【０００９】図１〜図６に、本発明によるメモリセル製
造方法を工程順に断面図で概略図示してある。

【００１０】図１Ａは、中心回路素子のメモリセルを製
造する第１の段階の断面図であり、図１Ｂは、周辺回路
素子のトランジスタを製造する第１の段階の断面図であ
る。

【００１１】＜１００＞結晶面をもつ単結晶基板１０が
使用され、この基板１０に、アイソレーション領域が形
成される。アイソレーション領域は、フィールド酸化膜
や浅いトレンチ領域でよい。本例では、基板１０の素子
間絶縁に、厚いフィールド酸化（ＦＯＸ）膜１２を形成
している。ＦＯＸ膜１２は従来法で形成可能であり、本
例では通常のフォトリソグラフィとドライエッチングを
使用する。すなわち、まずＦＯＸ膜１２をパターニング
する窒化シリコン膜を基板上に形成し、次いで基板の露
出部分に酸素雰囲気中の熱酸化処理を実施して、厚さ約
４０００〜６０００オングストロームのＦＯＸ膜１２を
成長させる。そして、窒化シリコン膜を除去する。

【００１２】次に、ＭＯＳＦＥＴ用のゲート酸化膜とし
て酸化シリコン層を基板１０の表面に形成する。本例で
は、８００〜９５０℃の温度で酸素雰囲気を利用するこ
とにより酸化シリコン層を形成するが、この他にも、適
当な酸化化学反応及び手順を利用して酸化膜を形成する
など可能である。本例では、厚さ８０〜１５０オングス
トロームの酸化シリコン層を形成している。

【００１３】続いて、低圧化学蒸着法（ＬＰＣＶＤ）を
使い、ＦＯＸ膜１２の上に第１ポリシリコン層及び酸化
シリコン層を形成する。そして、ＭＯＳＦＥＴのゲート
電極とするために第１ポリシリコン層をドープ処理す
る。本例では、第１ポリシリコン層の厚さを５００〜２
０００オングストロームとするので、１０²⁰〜１０²¹ｉ
ｏｎｓ／ｃｍ³の濃度とした燐ドーパントでドープを行
う。次いで、ポリシリコンゲートとこれに続いて形成さ
れる金属コネクトとの間の相互接続をよくするため、第
１ポリシリコン層上に第１タングステンシリサイド層を
形成する。このように第１ポリシリコン層と第１タング
ステンシリサイド層が積層されてポリサイド層１４が形
成される。

【００１４】この後に従来同様にして第１絶縁層１６を
形成する。本例の第１絶縁層１６は、窒化シリコン層あ
るいは酸化シリコン層のいずれでもよい。第１絶縁層１
６の厚さは１０００〜２５００オングストロームとす
る。第１絶縁層１６を形成すると、通常のフォトリソグ
ラフィ及びエッチングを使ってゲート構造１４，１６を
形成する。そしてゲート構造１４，１６の側壁に、側壁
スペーサ１６Ａが設けられる。本例の側壁スペーサ１６
Ａは窒化シリコンからなる。

【００１５】図２Ａは、中心回路における次の段階を示
しており、図２Ｂは、同じく周辺回路における次の段階
を示している。

【００１６】周知の方法で不純物注入して活性化させる
ことにより、活性領域１７（ＭＯＳＦＥＴのソース及び
ドレイン）を形成する。このときに、当業者にはよく知
られているように、ライトリィドープドレイン（ＬＤ
Ｄ）構造を形成することも可能である。

【００１７】これに続いて、基板１０及びゲート構造の
上に、絶縁のための第２絶縁層１８を形成する。本例に
おける第２絶縁層１８は、通常のＣＶＤを使った１５０
０〜３０００オングストロームの厚さのＴＥＯＳなど酸
化物で構成されている。そして、この第２絶縁層１８を
パターニングしてソース／ドレイン領域の一部表面を露
出させ、第１コンタクトホールを形成する。本例では、
第２絶縁層１８のパターニングにフォトリソグラフィを
利用しているが、第２絶縁層１８の部分除去には２ステ
ップのエッチングを行う。

【００１８】その２ステップエッチング工程の第１ステ
ップでは、セルフアラインコンタクト（ＳＡＣ）エッチ
ングを使用して第２絶縁層１８を部分的に除去し、開孔
を形成する。本例では、ソース／ドレイン領域の表面が
露出するまで第２絶縁層１８に選択的エッチングを施
す。この選択的エッチング処理では、酸化物と窒化物の
選択比率を２０：１としている。

【００１９】２ステップエッチング工程の第２ステップ
では、等方性エッチングを利用する。この等方性エッチ
ングにより、開口上部を物理的に拡大することができ
る。このときの等方性エッチングには適当なエッチング
処理、たとえばＨＦ溶液を使用したウエットエッチング
などを使えばよい。あるいは、ＣＦ₄ガスを使用したプ
ラズマエッチングを使うこともできる。

【００２０】この２ステップエッチングの結果、図２に
示されるような第１コンタクトホールが形成される。

【００２１】図３Ａは中心回路、図３Ｂは周辺回路の次
の段階を同様に示している。

【００２２】図３においては、第２絶縁層１８に開けた
第１コンタクトホールを埋める第２ポリシリコン層を形
成する。本例ではＬＰＣＶＤを使い第２ポリシリコン層
を形成している。そして、この第２ポリシリコン層を、
ＭＯＳＦＥＴ構造用の導電プラグを形成するためにドー
プする。第２ポリシリコン層の厚さを２０００〜４００
０オングストロームとする場合、１０¹⁷〜１０¹⁸ｉｏｎ
ｓ／ｃｍ³の濃度の燐ドーパントでドープする。次いで
第２絶縁層１８の上にあるポリシリコン層を除去し、イ
ンタープラグ２０を形成する。本例ではこの工程で、ブ
ランケットポリシリコンエッチバック(blanket polysil
icon etchback)プロセスを使う。このブランケットポリ
シリコンエッチバックには適当なエッチングプロセスを
使えばよい。ブランケットポリシリコンエッチバック
は、ＣＦ４ガスを使っての実施が可能である。これによ
り形成されるインタープラグ２０が、ストレージノード
コンタクトのアスペクト比を低減させる。

【００２３】次の段階が、中心回路の図４Ａ及び周辺回
路の図４Ｂに図示されている。

【００２４】図４のように、第２絶縁層１８及びインタ
ープラグ２０の上に、次の段階で形成するビットライン
との絶縁用に第３絶縁層２２を形成する。本例の第３絶
縁層２２は、通常のＣＶＤを使って３５００〜８５００
オングストロームの厚さに形成したＢＰＳＧなどの酸化
物からなる。このとき、第２絶縁層１８上に１５００〜
３０００オングストローム厚の第３絶縁層２２を残せる
ようにして、第３絶縁層２２を平坦化処理するのが好ま
しい。その平坦化処理は、化学機械研磨プロセス（ＣＭ
Ｐ）又はエッチバックプロセスの利用が可能である。エ
ッチバックは、適当であればどのようなプロセスでも実
施できる。

【００２５】この後、形成した第３絶縁層２２をパター
ニングして第２コンタクトホールを形成する。その第３
絶縁層２２のパターニングには通常のフォトリソグラフ
ィを利用し、そして第３絶縁層２２の部分除去には、縮
小コンタクトエッチング(reduced-contact etching:Ｒ
ＣＥ)を行う。縮小コンタクトエッチングにより、ステ
ッパのオーバーレイ仕様内においてビットラインがイン
タープラグ２０の領域に収まることを保証できる。本例
における縮小コンタクトエッチングは、オキサイドＲＣ
Ｅ、ＳｉＮＲＣＥ、ポリＲＣＥ、ポリマーＲＣＥで行
う。これにより、第２コンタクトホールが形成される。

【００２６】続いて、第３絶縁層２２の第２コンタクト
ホールを埋める第３ポリシリコン層２４を形成する。本
例の第３ポリシリコン層２４はＬＰＣＶＤを使って形成
し、ＭＯＳＦＥＴ構造用の導電プラグを形成するととも
にＭＯＳＦＥＴ構造用の導電線を形成するために、その
第３ポリシリコン層をドープする。本例では、第３ポリ
シリコン層の厚さを５００〜２０００オングストローム
とし、１０²⁰〜１０²¹ｉｏｎｓ／ｃｍ³の濃度の燐ドー
パントでドープする。そして、第３ポリシリコン層上に
第２タングステンシリサイド層２６を形成して第２コン
タクトホールを埋め、次に形成する金属コンタクトとの
相互接続をよくする。これら第３ポリシリコン層と第２
タングステンシリサイド層の積層が、ビットラインとし
てのポリサイド層となる。

【００２７】第２タングステンシリサイド層２６の上に
は第４絶縁層２８を形成する。この第４絶縁層２８によ
り、ビットラインとストレージ電極が絶縁される。本例
の第４絶縁層２８は、通常のＣＶＤにより１０００〜３
００オングストロームの厚さに蒸着したＢＰＳＧなどの
酸化物とする。

【００２８】図５Ａに、中心回路における次の段階、図
５Ｂに、周辺回路における次の段階が示されている。

【００２９】この段階では、第３絶縁層２８、第２タン
グステンシリサイド層２６、第３ポリシリコン層２４を
パターニングして第３コンタクトホールを形成する。本
例では、通常のフォトリソグラフィを使って第３絶縁層
２８、第２タングステンシリサイド層２６、第３ポリシ
リコン層２４をパターニングし、そして第３絶縁層２
８、第２タングステンシリサイド層２６、第３ポリシリ
コン層２４を除去するのに縮小コンタクトエッチング
（ＲＣＥ）プロセスを使用する。縮小コンタクトエッチ
ングにより、インタープラグの領域内にノードコンタク
トを確実に限定できる。本例の縮小コンタクトエッチン
グは、オキサイドＲＣＥ、ＳｉＮＲＣＥ、ポリＲＣＥ、
ポリマーＲＣＥで行う。

【００３０】続いて、形成した第３コンタクトホールの
内壁にスペーサ３０を形成し、ノードコンタクトとして
の第３コンタクトホールを完成する。スペーサ３０に適
当な材料は、たとえば窒化物、ポリマー、ポリシリコ
ン、酸化物である。本例では、第３絶縁層２８から開け
た第３コンタクトホール内に薄い窒化膜を形成し、エッ
チングプロセスでその窒化膜をエッチバックすることで
窒化膜スペーサを形成する。このスペーサ３０により、
ウエットディップエッチング(wet dip etching)プロセ
スにおけるノードコンタクトやビットラインの剥離を防
止できる。すなわち、実際の製造工程では、コンタクト
ホールを導電材で埋める前にコンタクトホールを清浄す
るため、必要に応じてウエットディップエッチングが行
われる。

【００３１】図６Ａに、中心回路における最終段階、図
６Ｂに、周辺回路における最終段階が示されている。

【００３２】第３絶縁層２８に開けた第３コンタクトホ
ールを埋める第４ポリシリコン層３２を、ＬＰＣＶＤに
より形成する。この第３絶縁層３４上の第４ポリシリコ
ン層３２の厚さは、１５００〜１００００オングストロ
ームとする。そして、第４ポリシリコン層３６に１０²⁰
〜１０²¹ｉｏｎｓ／ｃｍ³の濃度の燐ドーパントでドー
ピングを施し、導電性を増加させる。このポリシリコン
のドープ処理には、たとえばin-situドーピングなどの
適当な手法を利用する。

【００３３】この後に、適切な従来手法にてキャパシタ
絶縁膜（ＯＮＯなど）及び上部ストレージノードを形成
すれば、キャパシタが完成する。すなわち、キャパシタ
の底部ストレージノード上に第５絶縁層３４を形成し、
この第５絶縁層３４上に第５ポリシリコン層３６を形成
すれば、キャパシタ構造が完成する。

【００３４】本発明は上記の例で図示説明したものに限
定されず、その他にも、本発明の請求範囲の中で多様な
変更が可能なことは、当業者にとって明白である。

【００３５】

【発明の効果】本発明によれば、インタープラグによ
り、深く且つ小さなコンタクトホールの形成、ディープ
コンタクトエッチングによるノード基板の損傷やコンタ
クト深さ調整の困難性、デバイス性能やリフレッシュタ
イム設計への影響など、従来のディープノードコンタク
トにおける問題点を解決することができる。さらに、縮
小コンタクトエッチングを実施することにより、ステッ
パオーバレイ仕様で不要なインタープラグ領域へビット
ラインが入り込むことが防止される。すなわち、拡張さ
れたプラグ表面領域をもつ本発明によれば、工程条件変
動の許容度を上げ、信頼性を向上させられる。

【図面の簡単な説明】

【図１】本発明のメモリセル製造方法を工程順に示す要
部断面図。

【図２】図１の次の段階を示す要部断面図。

【図３】図２の次の段階を示す要部断面図。

【図４】図３の次の段階を示す要部断面図。

【図５】図４の次の段階を示す要部断面図。

【図６】図５の次の段階を示す要部断面図。

フロントページの続き (72)発明者エン−センリン台湾タオユアンパ−トチャンフシンアールディー．ナンバー724

Claims

【特許請求の範囲】

【請求項１】基板上にアイソレーション領域を形成す
る工程と、その基板及びアイソレーション領域上にゲー
ト電極を形成する工程と、そのゲート電極の側壁に第１
のスペーサを形成する工程と、前記基板にソース／ドレ
イン領域を形成する工程と、そのソース／ドレイン領域
及び前記ゲート電極上に第１の絶縁層を形成する工程
と、その第１の絶縁層をパターニングしてエッチング
し、前記ソース／ドレイン領域の一部を露出させる第１
のコンタクトホールを形成する工程と、前記第１の絶縁
層上及び第１のコンタクトホール内に第１の導電層を形
成する工程と、そのうちの第１の絶縁層上の第１の導電
層を除去してインタープラグを形成する工程と、前記第
１の絶縁層及び第１の導電層上に第２の絶縁層を形成す
る工程と、前記第１の導電層が露出するまで前記第２の
絶縁層とその上に形成の他の導電層及び絶縁層をパター
ニングしてエッチングし、第２のコンタクトホールを形
成する工程と、その第２のコンタクトホールの内壁に第
２のスペーサを形成する工程と、前記他の絶縁層上及び
前記第２のコンタクトホール内に第３の導電層を形成す
る工程と、その第３の導電層をパターニングしてエッチ
ングし、キャパシタのストレージノードを形成する工程
と、そのストレージノード上にキャパシタ絶縁膜を形成
する工程と、そのキャパシタ絶縁膜上にキャパシタプレ
ートを形成する工程と、を実施することを特徴とするＤ
ＲＡＭのメモリセル製造方法。
【請求項２】ゲート電極が、ポリサイド層と窒化シリ
コン層の積層構造をもつ請求項１記載のメモリセル製造
方法。
【請求項３】第１のスペーサを形成する工程は、ゲー
ト電極及び基板上に窒化シリコン層を形成する段階と、
その窒化シリコン層をエッチングして窒化シリコンスペ
ーサを形成する段階と、を実施する請求項１記載のメモ
リセル製造方法。
【請求項４】第１の絶縁層が、１０００〜２５００オ
ングストロームの酸化層である請求項１記載のメモリセ
ル製造方法。
【請求項５】第１の絶縁層を、酸化物とシリコンとの
選択比率が２０：１の選択エッチングを行う段階と、等
方性エッチングを行う段階Ｔと、の２段階プロセスでエ
ッチングする請求項１記載のメモリセル製造方法。
【請求項６】第１の導電層が、５００〜２０００オン
グストローム厚のポリシリコン層である請求項１記載の
メモリセル製造方法。
【請求項７】第２の絶縁層が、１５００〜３０００オ
ングストローム厚の酸化層である請求項１記載のメモリ
セル製造方法。
【請求項８】第２の絶縁層のエッチングに縮小コンタ
クトエッチングプロセスを利用する請求項１記載のメモ
リセル製造方法。
【請求項９】他の導電層が、２０００〜４０００オン
グストローム厚のポリサイド層である請求項８記載のメ
モリセル製造方法。
【請求項１０】他の導電層が、２０００〜４０００オ
ングストローム厚のポリサイド層である請求項１記載の
メモリセル製造方法。
【請求項１１】第２のスペーサが、ポリシリコン、窒化
シリコン、酸化物、ポリマーのうちのいずれかの材質を
使用したものである請求項１記載のメモリセル製造方
法。
【請求項１２】キャパシタ絶縁膜が、酸化層／窒化層
／酸化層の積層構造をもつ請求項１記載のメモリセル製
造方法。
【請求項１３】キャパシタプレートが、ポリシリコン
からなる請求項１記載のメモリセル製造方法。
【請求項１４】基板上にアイソレーション領域を形成
する工程と、その基板及びアイソレーション領域上にゲ
ート電極を形成する工程と、そのゲート電極の側壁に第
１のスペーサを形成する工程と、前記基板にソース／ド
レイン領域を形成する工程と、そのソース／ドレイン領
域及び前記ゲート電極上に第１の絶縁層を形成する工程
と、その第１の絶縁層に第１のコンタクトホールを形成
する工程と、前記第１の絶縁層上及び第１のコンタクト
ホール内に第１の導電層を形成する工程と、前記第１の
絶縁層をエッチストッパとしてその上の第１の導電層を
エッチングし、プラグを形成する工程と、前記第１の絶
縁層及び第１の導電層上に第２の絶縁層を形成する工程
と、その第２の絶縁層に第２のコンタクトホールを形成
する工程と、前記第２の絶縁層上及び前記第２のコンタ
クトホール内に第２の導電層を形成してビットラインと
する工程と、その第２の導電層上に第３の絶縁層を形成
する工程と、前記第３の絶縁層、第２の導電層、第２の
絶縁層を通して第３のコンタクトホールを形成し、前記
第１の導電層の一部を露出させる工程と、その第３のコ
ンタクトホールの内壁に第２のスペーサを形成する工程
と、前記第３の絶縁層上に、ストレージノードが前記第
３のコンタクトホールを通して前記第１の導電層へ接続
するキャパシタを形成する工程と、を実施することを特
徴とするＤＲＡＭのメモリセル製造方法。
【請求項１５】ゲート電極が、ポリサイド層と窒化シ
リコン層の積層構造をもつ請求項１４記載のメモリセル
製造方法。
【請求項１６】第１のスペーサが、窒化シリコンから
なる請求項１４記載のメモリセル製造方法。
【請求項１７】第１の絶縁層を、酸化物とシリコンと
の選択比率が２０：１の選択エッチングを行う段階と、
等方性エッチングを行う段階Ｔと、の２段階プロセスで
エッチングする請求項１４記載のメモリセル製造方法。
【請求項１８】第２のスペーサが、ポリシリコン、窒
化シリコン、酸化物、ポリマーのうちのいずれかの材質
を使用したものである請求項１４記載のメモリセル製造
方法。