JPH1197640A - Dramにおけるメモリセルの製造方法 - Google Patents

Dramにおけるメモリセルの製造方法

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JPH1197640A
JPH1197640A JP10118051A JP11805198A JPH1197640A JP H1197640 A JPH1197640 A JP H1197640A JP 10118051 A JP10118051 A JP 10118051A JP 11805198 A JP11805198 A JP 11805198A JP H1197640 A JPH1197640 A JP H1197640A
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リウ ビン
Rian Uennjiya
リアン ウエン−ジャ
Rin Ennsen
リン エン−セン
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Abstract

(57)【要約】 【課題】ディープノードコンタクトエッチングでの損傷
を改善し、通常のランディングパッドプロセス用のマス
ク工程数を削減する。 【解決手段】選択エッチ後の等方性エッチからなる2ス
テップエッチングで絶縁層18に開けたコンタクトホー
ル内に導電プラグ20を形成する工程と、その上の絶縁
層22,28及びビットライン24,26を通してコン
タクトホールを形成し、その内壁にスペーサ30を形成
する工程と、該コンタクトホールを通してプラグ20へ
接続するストレージノードをもつキャパシタを形成する
工程と、を実施するインタープラグと窒化物側壁スペー
サの手法を利用する。これにより、ストレージノード用
コンタクトホールのアスペクト比が高いことから発生す
る問題を低減させられる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体メモリセル
の製造方法に関し、特に、DRAMにおけるコンタクト
の形成方法に関する。
【0002】
【従来の技術】DARMプロセスにおいては、製造方法
の簡略化、低コスト化、高性能化が必須事項である。従
来のディープノードコンタクトエッチング(deep node c
ontactetching)を利用するDRAMのキャパシタオーバ
ビットライン(COB)プロセスでは、DRAMセルの
リフレシュタイム性能に影響を及ぼすことがある。これ
は、キャパシタノードから基板までの距離が比較的長く
なるためである。また、ノードコンタクトホールのアス
ペクト比が高いので、フォトリソグラフィやエッチング
技術を利用した形成が難しくなっており、これらによる
不具合をかかえている。たとえば、キャパシタノードか
ら基板までの距離が長いためオーバーエッチング時間が
増え、信頼性を低下させる原因となっている。すなわ
ち、高アスペクト比のノードコンタクトホールの形成
は、コンタクトホールエッチング法で簡単に行えるもの
ではない。
【0003】数年前、ストレージ電極におけるコンタク
トホールのアスペクト比が高いために起こる問題を軽減
するため、コンタクトプラグを形成する方法が提示され
た。この技術は、Parkらの米国特許No.5,332,6
85「DARMセルの製造方法」に記載されている。ま
た最近ではサムソン社から、同技術を改善した「ランデ
ィングパッド」を使った方法が提示されている。この技
術は、IEDM '94の635ページにあるKangらの
「256メガビット及び1ギガビットDRAMのための
高信頼性プロセス技術」に記載されている。
【0004】
【発明が解決しようとする課題】以上のような従来技術
では、製造に必要なマスク工程数が多くなるため、プロ
セスが複雑になってしまう。したがって、ディープコン
タクトエッチングにおける問題を解決可能で、より簡単
な製法が望まれる。
【0005】
【課題を解決するための手段】本発明のDRAMにおけ
るメモリセル製造方法を説明する。本発明によれば、製
造負荷を減少させながら必要性能は維持可能なインター
プラグプロセスを実施する。
【0006】その一態様によれば、基板上にアイソレー
ション領域を形成する工程と、その基板及びアイソレー
ション領域上にゲート電極を形成する工程と、そのゲー
ト電極の側壁に第1のスペーサを形成する工程と、前記
基板にソース/ドレイン領域を形成する工程と、そのソ
ース/ドレイン領域及び前記ゲート電極上に第1の絶縁
層を形成する工程と、その第1の絶縁層をパターニング
してエッチングし、前記ソース/ドレイン領域の一部を
露出させる第1のコンタクトホールを形成する工程と、
前記第1の絶縁層上及び第1のコンタクトホール内に第
1の導電層を形成する工程と、そのうちの第1の絶縁層
上の第1の導電層を除去してインタープラグを形成する
工程と、前記第1の絶縁層及び第1の導電層上に第2の
絶縁層を形成する工程と、前記第1の導電層が露出する
まで前記第2の絶縁層とその上に形成の他の導電層及び
絶縁層をパターニングしてエッチングし、第2のコンタ
クトホールを形成する工程と、その第2のコンタクトホ
ールの内壁に第2のスペーサを形成する工程と、前記他
の絶縁層上及び前記第2のコンタクトホール内に第3の
導電層を形成する工程と、その第3の導電層をパターニ
ングしてエッチングし、キャパシタのストレージノード
を形成する工程と、そのストレージノード上にキャパシ
タ絶縁膜を形成する工程と、そのキャパシタ絶縁膜上に
キャパシタプレートを形成する工程と、を実施する。
【0007】本発明の多くの長所や前記の状態は、付随
図面を参照した下記の詳細説明により、いっそう明白に
なり、かつ、いっそう理解できよう。
【0008】
【発明の実施の形態】本発明によるDRAMのメモリセ
ル製造方法の一例を以下に説明する。
【0009】図1〜図6に、本発明によるメモリセル製
造方法を工程順に断面図で概略図示してある。
【0010】図1Aは、中心回路素子のメモリセルを製
造する第1の段階の断面図であり、図1Bは、周辺回路
素子のトランジスタを製造する第1の段階の断面図であ
る。
【0011】<100>結晶面をもつ単結晶基板10が
使用され、この基板10に、アイソレーション領域が形
成される。アイソレーション領域は、フィールド酸化膜
や浅いトレンチ領域でよい。本例では、基板10の素子
間絶縁に、厚いフィールド酸化(FOX)膜12を形成
している。FOX膜12は従来法で形成可能であり、本
例では通常のフォトリソグラフィとドライエッチングを
使用する。すなわち、まずFOX膜12をパターニング
する窒化シリコン膜を基板上に形成し、次いで基板の露
出部分に酸素雰囲気中の熱酸化処理を実施して、厚さ約
4000〜6000オングストロームのFOX膜12を
成長させる。そして、窒化シリコン膜を除去する。
【0012】次に、MOSFET用のゲート酸化膜とし
て酸化シリコン層を基板10の表面に形成する。本例で
は、800〜950℃の温度で酸素雰囲気を利用するこ
とにより酸化シリコン層を形成するが、この他にも、適
当な酸化化学反応及び手順を利用して酸化膜を形成する
など可能である。本例では、厚さ80〜150オングス
トロームの酸化シリコン層を形成している。
【0013】続いて、低圧化学蒸着法(LPCVD)を
使い、FOX膜12の上に第1ポリシリコン層及び酸化
シリコン層を形成する。そして、MOSFETのゲート
電極とするために第1ポリシリコン層をドープ処理す
る。本例では、第1ポリシリコン層の厚さを500〜2
000オングストロームとするので、1020〜1021
ons/cm3の濃度とした燐ドーパントでドープを行
う。次いで、ポリシリコンゲートとこれに続いて形成さ
れる金属コネクトとの間の相互接続をよくするため、第
1ポリシリコン層上に第1タングステンシリサイド層を
形成する。このように第1ポリシリコン層と第1タング
ステンシリサイド層が積層されてポリサイド層14が形
成される。
【0014】この後に従来同様にして第1絶縁層16を
形成する。本例の第1絶縁層16は、窒化シリコン層あ
るいは酸化シリコン層のいずれでもよい。第1絶縁層1
6の厚さは1000〜2500オングストロームとす
る。第1絶縁層16を形成すると、通常のフォトリソグ
ラフィ及びエッチングを使ってゲート構造14,16を
形成する。そしてゲート構造14,16の側壁に、側壁
スペーサ16Aが設けられる。本例の側壁スペーサ16
Aは窒化シリコンからなる。
【0015】図2Aは、中心回路における次の段階を示
しており、図2Bは、同じく周辺回路における次の段階
を示している。
【0016】周知の方法で不純物注入して活性化させる
ことにより、活性領域17(MOSFETのソース及び
ドレイン)を形成する。このときに、当業者にはよく知
られているように、ライトリィドープドレイン(LD
D)構造を形成することも可能である。
【0017】これに続いて、基板10及びゲート構造の
上に、絶縁のための第2絶縁層18を形成する。本例に
おける第2絶縁層18は、通常のCVDを使った150
0〜3000オングストロームの厚さのTEOSなど酸
化物で構成されている。そして、この第2絶縁層18を
パターニングしてソース/ドレイン領域の一部表面を露
出させ、第1コンタクトホールを形成する。本例では、
第2絶縁層18のパターニングにフォトリソグラフィを
利用しているが、第2絶縁層18の部分除去には2ステ
ップのエッチングを行う。
【0018】その2ステップエッチング工程の第1ステ
ップでは、セルフアラインコンタクト(SAC)エッチ
ングを使用して第2絶縁層18を部分的に除去し、開孔
を形成する。本例では、ソース/ドレイン領域の表面が
露出するまで第2絶縁層18に選択的エッチングを施
す。この選択的エッチング処理では、酸化物と窒化物の
選択比率を20:1としている。
【0019】2ステップエッチング工程の第2ステップ
では、等方性エッチングを利用する。この等方性エッチ
ングにより、開口上部を物理的に拡大することができ
る。このときの等方性エッチングには適当なエッチング
処理、たとえばHF溶液を使用したウエットエッチング
などを使えばよい。あるいは、CF4ガスを使用したプ
ラズマエッチングを使うこともできる。
【0020】この2ステップエッチングの結果、図2に
示されるような第1コンタクトホールが形成される。
【0021】図3Aは中心回路、図3Bは周辺回路の次
の段階を同様に示している。
【0022】図3においては、第2絶縁層18に開けた
第1コンタクトホールを埋める第2ポリシリコン層を形
成する。本例ではLPCVDを使い第2ポリシリコン層
を形成している。そして、この第2ポリシリコン層を、
MOSFET構造用の導電プラグを形成するためにドー
プする。第2ポリシリコン層の厚さを2000〜400
0オングストロームとする場合、1017〜1018ion
s/cm3の濃度の燐ドーパントでドープする。次いで
第2絶縁層18の上にあるポリシリコン層を除去し、イ
ンタープラグ20を形成する。本例ではこの工程で、ブ
ランケットポリシリコンエッチバック(blanket polysil
icon etchback)プロセスを使う。このブランケットポリ
シリコンエッチバックには適当なエッチングプロセスを
使えばよい。ブランケットポリシリコンエッチバック
は、CF4ガスを使っての実施が可能である。これによ
り形成されるインタープラグ20が、ストレージノード
コンタクトのアスペクト比を低減させる。
【0023】次の段階が、中心回路の図4A及び周辺回
路の図4Bに図示されている。
【0024】図4のように、第2絶縁層18及びインタ
ープラグ20の上に、次の段階で形成するビットライン
との絶縁用に第3絶縁層22を形成する。本例の第3絶
縁層22は、通常のCVDを使って3500〜8500
オングストロームの厚さに形成したBPSGなどの酸化
物からなる。このとき、第2絶縁層18上に1500〜
3000オングストローム厚の第3絶縁層22を残せる
ようにして、第3絶縁層22を平坦化処理するのが好ま
しい。その平坦化処理は、化学機械研磨プロセス(CM
P)又はエッチバックプロセスの利用が可能である。エ
ッチバックは、適当であればどのようなプロセスでも実
施できる。
【0025】この後、形成した第3絶縁層22をパター
ニングして第2コンタクトホールを形成する。その第3
絶縁層22のパターニングには通常のフォトリソグラフ
ィを利用し、そして第3絶縁層22の部分除去には、縮
小コンタクトエッチング(reduced-contact etching:R
CE)を行う。縮小コンタクトエッチングにより、ステ
ッパのオーバーレイ仕様内においてビットラインがイン
タープラグ20の領域に収まることを保証できる。本例
における縮小コンタクトエッチングは、オキサイドRC
E、SiNRCE、ポリRCE、ポリマーRCEで行
う。これにより、第2コンタクトホールが形成される。
【0026】続いて、第3絶縁層22の第2コンタクト
ホールを埋める第3ポリシリコン層24を形成する。本
例の第3ポリシリコン層24はLPCVDを使って形成
し、MOSFET構造用の導電プラグを形成するととも
にMOSFET構造用の導電線を形成するために、その
第3ポリシリコン層をドープする。本例では、第3ポリ
シリコン層の厚さを500〜2000オングストローム
とし、1020〜1021ions/cm3の濃度の燐ドー
パントでドープする。そして、第3ポリシリコン層上に
第2タングステンシリサイド層26を形成して第2コン
タクトホールを埋め、次に形成する金属コンタクトとの
相互接続をよくする。これら第3ポリシリコン層と第2
タングステンシリサイド層の積層が、ビットラインとし
てのポリサイド層となる。
【0027】第2タングステンシリサイド層26の上に
は第4絶縁層28を形成する。この第4絶縁層28によ
り、ビットラインとストレージ電極が絶縁される。本例
の第4絶縁層28は、通常のCVDにより1000〜3
00オングストロームの厚さに蒸着したBPSGなどの
酸化物とする。
【0028】図5Aに、中心回路における次の段階、図
5Bに、周辺回路における次の段階が示されている。
【0029】この段階では、第3絶縁層28、第2タン
グステンシリサイド層26、第3ポリシリコン層24を
パターニングして第3コンタクトホールを形成する。本
例では、通常のフォトリソグラフィを使って第3絶縁層
28、第2タングステンシリサイド層26、第3ポリシ
リコン層24をパターニングし、そして第3絶縁層2
8、第2タングステンシリサイド層26、第3ポリシリ
コン層24を除去するのに縮小コンタクトエッチング
(RCE)プロセスを使用する。縮小コンタクトエッチ
ングにより、インタープラグの領域内にノードコンタク
トを確実に限定できる。本例の縮小コンタクトエッチン
グは、オキサイドRCE、SiNRCE、ポリRCE、
ポリマーRCEで行う。
【0030】続いて、形成した第3コンタクトホールの
内壁にスペーサ30を形成し、ノードコンタクトとして
の第3コンタクトホールを完成する。スペーサ30に適
当な材料は、たとえば窒化物、ポリマー、ポリシリコ
ン、酸化物である。本例では、第3絶縁層28から開け
た第3コンタクトホール内に薄い窒化膜を形成し、エッ
チングプロセスでその窒化膜をエッチバックすることで
窒化膜スペーサを形成する。このスペーサ30により、
ウエットディップエッチング(wet dip etching)プロセ
スにおけるノードコンタクトやビットラインの剥離を防
止できる。すなわち、実際の製造工程では、コンタクト
ホールを導電材で埋める前にコンタクトホールを清浄す
るため、必要に応じてウエットディップエッチングが行
われる。
【0031】図6Aに、中心回路における最終段階、図
6Bに、周辺回路における最終段階が示されている。
【0032】第3絶縁層28に開けた第3コンタクトホ
ールを埋める第4ポリシリコン層32を、LPCVDに
より形成する。この第3絶縁層34上の第4ポリシリコ
ン層32の厚さは、1500〜10000オングストロ
ームとする。そして、第4ポリシリコン層36に1020
〜1021ions/cm3の濃度の燐ドーパントでドー
ピングを施し、導電性を増加させる。このポリシリコン
のドープ処理には、たとえばin-situドーピングなどの
適当な手法を利用する。
【0033】この後に、適切な従来手法にてキャパシタ
絶縁膜(ONOなど)及び上部ストレージノードを形成
すれば、キャパシタが完成する。すなわち、キャパシタ
の底部ストレージノード上に第5絶縁層34を形成し、
この第5絶縁層34上に第5ポリシリコン層36を形成
すれば、キャパシタ構造が完成する。
【0034】本発明は上記の例で図示説明したものに限
定されず、その他にも、本発明の請求範囲の中で多様な
変更が可能なことは、当業者にとって明白である。
【0035】
【発明の効果】本発明によれば、インタープラグによ
り、深く且つ小さなコンタクトホールの形成、ディープ
コンタクトエッチングによるノード基板の損傷やコンタ
クト深さ調整の困難性、デバイス性能やリフレッシュタ
イム設計への影響など、従来のディープノードコンタク
トにおける問題点を解決することができる。さらに、縮
小コンタクトエッチングを実施することにより、ステッ
パオーバレイ仕様で不要なインタープラグ領域へビット
ラインが入り込むことが防止される。すなわち、拡張さ
れたプラグ表面領域をもつ本発明によれば、工程条件変
動の許容度を上げ、信頼性を向上させられる。
【図面の簡単な説明】
【図1】本発明のメモリセル製造方法を工程順に示す要
部断面図。
【図2】図1の次の段階を示す要部断面図。
【図3】図2の次の段階を示す要部断面図。
【図4】図3の次の段階を示す要部断面図。
【図5】図4の次の段階を示す要部断面図。
【図6】図5の次の段階を示す要部断面図。
フロントページの続き (72)発明者 エン−セン リン 台湾 タオユアン パ−ト チャンフシン アールディー. ナンバー724

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 基板上にアイソレーション領域を形成す
    る工程と、その基板及びアイソレーション領域上にゲー
    ト電極を形成する工程と、そのゲート電極の側壁に第1
    のスペーサを形成する工程と、前記基板にソース/ドレ
    イン領域を形成する工程と、そのソース/ドレイン領域
    及び前記ゲート電極上に第1の絶縁層を形成する工程
    と、その第1の絶縁層をパターニングしてエッチング
    し、前記ソース/ドレイン領域の一部を露出させる第1
    のコンタクトホールを形成する工程と、前記第1の絶縁
    層上及び第1のコンタクトホール内に第1の導電層を形
    成する工程と、そのうちの第1の絶縁層上の第1の導電
    層を除去してインタープラグを形成する工程と、前記第
    1の絶縁層及び第1の導電層上に第2の絶縁層を形成す
    る工程と、前記第1の導電層が露出するまで前記第2の
    絶縁層とその上に形成の他の導電層及び絶縁層をパター
    ニングしてエッチングし、第2のコンタクトホールを形
    成する工程と、その第2のコンタクトホールの内壁に第
    2のスペーサを形成する工程と、前記他の絶縁層上及び
    前記第2のコンタクトホール内に第3の導電層を形成す
    る工程と、その第3の導電層をパターニングしてエッチ
    ングし、キャパシタのストレージノードを形成する工程
    と、そのストレージノード上にキャパシタ絶縁膜を形成
    する工程と、そのキャパシタ絶縁膜上にキャパシタプレ
    ートを形成する工程と、を実施することを特徴とするD
    RAMのメモリセル製造方法。
  2. 【請求項2】 ゲート電極が、ポリサイド層と窒化シリ
    コン層の積層構造をもつ請求項1記載のメモリセル製造
    方法。
  3. 【請求項3】 第1のスペーサを形成する工程は、ゲー
    ト電極及び基板上に窒化シリコン層を形成する段階と、
    その窒化シリコン層をエッチングして窒化シリコンスペ
    ーサを形成する段階と、を実施する請求項1記載のメモ
    リセル製造方法。
  4. 【請求項4】 第1の絶縁層が、1000〜2500オ
    ングストロームの酸化層である請求項1記載のメモリセ
    ル製造方法。
  5. 【請求項5】 第1の絶縁層を、酸化物とシリコンとの
    選択比率が20:1の選択エッチングを行う段階と、等
    方性エッチングを行う段階Tと、の2段階プロセスでエ
    ッチングする請求項1記載のメモリセル製造方法。
  6. 【請求項6】 第1の導電層が、500〜2000オン
    グストローム厚のポリシリコン層である請求項1記載の
    メモリセル製造方法。
  7. 【請求項7】 第2の絶縁層が、1500〜3000オ
    ングストローム厚の酸化層である請求項1記載のメモリ
    セル製造方法。
  8. 【請求項8】 第2の絶縁層のエッチングに縮小コンタ
    クトエッチングプロセスを利用する請求項1記載のメモ
    リセル製造方法。
  9. 【請求項9】 他の導電層が、2000〜4000オン
    グストローム厚のポリサイド層である請求項8記載のメ
    モリセル製造方法。
  10. 【請求項10】 他の導電層が、2000〜4000オ
    ングストローム厚のポリサイド層である請求項1記載の
    メモリセル製造方法。
  11. 【請求項11】第2のスペーサが、ポリシリコン、窒化
    シリコン、酸化物、ポリマーのうちのいずれかの材質を
    使用したものである請求項1記載のメモリセル製造方
    法。
  12. 【請求項12】 キャパシタ絶縁膜が、酸化層/窒化層
    /酸化層の積層構造をもつ請求項1記載のメモリセル製
    造方法。
  13. 【請求項13】 キャパシタプレートが、ポリシリコン
    からなる請求項1記載のメモリセル製造方法。
  14. 【請求項14】 基板上にアイソレーション領域を形成
    する工程と、その基板及びアイソレーション領域上にゲ
    ート電極を形成する工程と、そのゲート電極の側壁に第
    1のスペーサを形成する工程と、前記基板にソース/ド
    レイン領域を形成する工程と、そのソース/ドレイン領
    域及び前記ゲート電極上に第1の絶縁層を形成する工程
    と、その第1の絶縁層に第1のコンタクトホールを形成
    する工程と、前記第1の絶縁層上及び第1のコンタクト
    ホール内に第1の導電層を形成する工程と、前記第1の
    絶縁層をエッチストッパとしてその上の第1の導電層を
    エッチングし、プラグを形成する工程と、前記第1の絶
    縁層及び第1の導電層上に第2の絶縁層を形成する工程
    と、その第2の絶縁層に第2のコンタクトホールを形成
    する工程と、前記第2の絶縁層上及び前記第2のコンタ
    クトホール内に第2の導電層を形成してビットラインと
    する工程と、その第2の導電層上に第3の絶縁層を形成
    する工程と、前記第3の絶縁層、第2の導電層、第2の
    絶縁層を通して第3のコンタクトホールを形成し、前記
    第1の導電層の一部を露出させる工程と、その第3のコ
    ンタクトホールの内壁に第2のスペーサを形成する工程
    と、前記第3の絶縁層上に、ストレージノードが前記第
    3のコンタクトホールを通して前記第1の導電層へ接続
    するキャパシタを形成する工程と、を実施することを特
    徴とするDRAMのメモリセル製造方法。
  15. 【請求項15】 ゲート電極が、ポリサイド層と窒化シ
    リコン層の積層構造をもつ請求項14記載のメモリセル
    製造方法。
  16. 【請求項16】 第1のスペーサが、窒化シリコンから
    なる請求項14記載のメモリセル製造方法。
  17. 【請求項17】 第1の絶縁層を、酸化物とシリコンと
    の選択比率が20:1の選択エッチングを行う段階と、
    等方性エッチングを行う段階Tと、の2段階プロセスで
    エッチングする請求項14記載のメモリセル製造方法。
  18. 【請求項18】 第2のスペーサが、ポリシリコン、窒
    化シリコン、酸化物、ポリマーのうちのいずれかの材質
    を使用したものである請求項14記載のメモリセル製造
    方法。
JP11805198A 1997-04-29 1998-04-28 Dramにおけるメモリセルの製造方法 Expired - Lifetime JP4328396B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW86105679 1997-04-29
TW086105679A TW346672B (en) 1997-04-29 1997-04-29 Method for fabricating a semiconductor memory cell in a DRAM

Publications (2)

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