JP2693341B2 - 半導体装置のキャパシタ製造方法及び該キャパシタを備えた半導体装置の製造方法 - Google Patents

半導体装置のキャパシタ製造方法及び該キャパシタを備えた半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置のキャパシ
タ製造方法に係り、特に、複数のシリンダ状断面を有す
ることにより、そのキャパシタ容量がさらに増大した半
導体装置のキ ャパシタ製造方法及び該キャパシタを備え
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ；以下、‘ＤＲＡＭ’という）は、ここ数年の
間に、高集積度技術において目覚ましく向上し、既に主
流は６４Ｋビットから２５６Ｋビットに変遷し、さらに
１Ｍビットから６４Ｍビットに至るまで生産されるに至
った。かかる高集積度のＤＲＡＭにおいては、セル面積
はだんだん縮めながらも一定なセルストレージキャパシ
タ容量は維持しなければならない。例えば、６４Ｍビッ
トＤＲＡＭにおいては、セル面積が約０．８μｍ２に、
そして、キャパシタ面積が１．０μｍ２まで小さくなる
ようになる。
【０００３】しかしながら、このように電荷蓄積キャパ
シタの面積が減少されて容量が小さくなる場合、α−光
線注入によりソフトエラーが発生するようになって半導
体装置の信頼性の問題が提起されるため、半導体装置の
集積度を向上させるには平面上の電荷蓄積キャパシタの
大きさは縮めながらも、セルストレージキャパシタの容
量は一定に維持しなければならない。
【０００４】最近、スタックキャパシタ型ＤＲＡＭ装置
においては、蓄積キャパシタの一対の電極のうち、一つ
の電極が３次元構造を有するように形成されている。そ
うすると、それは平面上の同一な大きさの２次元構造の
蓄積キャパシタに比べ３０〜４０％程度蓄積キャパシタ
の容量が大きくなる。６４Ｍビットの高集積度を有する
ＤＲＡＭ装置においては、セル面積あるいはストレージ
面積を増加せずにキャパシタ容量をさらに増大させる必
要があるため、これを満たすために各種の３次元構造あ
るいは高誘電率膜の検討が行なわれつつある。
【０００５】限られた狭いキャパシタ面積から高いキャ
パシタ容量を確保するための方法として、前記した３次
元構造の断面凹凸形状を有するスタックキャパシタ型Ｄ
ＲＡＭが、ＳＤＭ（ＳｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃ
ｅ ＆ Ｍａｔｅｒｉａｌｓ）第９０−１６７号、１９
９０年１２月頁４９などで公知にされており、その製造
方法に関して図９を参照しながら説明する。
【０００６】図９は、断面凹凸形状のストレージノード
電極を有するスタックキャパシタ型ＤＲＡＭの断面であ
って、シリコン基板１０上にフィールド酸化膜１１を形
成して素子を分離した後、ゲート電極１２、ソース／ド
レイン領域１３，１３’、層間酸化膜１４を形成する。
そして、その上部に所定のストレージノードポリシリコ
ン層１６を低圧ＣＶＤ法により５５０℃の温度で沈積さ
せる。この温度においては非晶質と多結晶構造とが共存
するようになり、シリコングレーンの表面積が最大にな
って表面に断面凹凸形状の屈曲が生ずるようになる。そ
の後、該ポリシリコン層の上部に絶縁膜１８を形成し、
その上にプレート電極１９を蒸着することにより３次元
構造のスタックキャパシタ型ＤＲＡＭが完成される。
【０００７】
【発明が解決しようとする課題】前記のような従来の技
術によって、３次元構造を有することにより限られた面
積下においてキャパシタ容量を増加させることができる
ようになったが、現在は、より十分な容量を有するキャ
パシタを必要としているのが実情である。したがって、
半導体装置の高集積化をさらに向上させるためには、キ
ャパシタ容量をさらに増大すべきであり、かつ、この製
造方法も簡単にする必要がある。
【０００８】したがって、本発明の目的は、複数のシリ
ンダ状断面を有することにより、そのキャパシタ容量を
さらに増大させたキャパシタの製造方法及び該キャパシ
タを備えた半導体装置の製造方法を提供することであ
る。
【０００９】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体装置のキャパシタ製造方法は、第１伝導
層を形成し、かつ、この第１伝導層の上部に酸化防止膜
を形成し、さらに、この酸化防止膜の上部にポリシリコ
ンを、該ポリシリコンの膜構造が非晶質から多 結晶構造
に遷移する温度で蒸着して断面凹凸形状のポリシリコン
層を形成し、その後、このポリシリコン層を酸化してシ
リコン酸化膜を形成する段階と、前記断面凹凸形状のシ
リコン酸化膜及び前記酸化防止膜をエッチングすること
によって、前記シリコン酸化膜の断面凹状であった部分
と対応する第１伝導層の部位を部分的に露出させる段階
と、前記シリコン酸化膜の断面凸状であった部分に対応
する残りのシリコン酸化膜をマスクとして、第１伝導層
の露出した部位を所定の深さでエッチングする段階と、
前記酸化防止膜及びシリコン酸化膜を除去する段階と、
前記第１伝導層の表面に沿って誘電体膜を形成し、その
上部に第２伝導層を形成する段階とからなる方法として
ある。
【００１０】好ましくは、前記第１伝導層及び第２伝導
層が、ドーピングされたポリシリコンあるいはドーピン
グされた非晶質シリコンのうちのいずれか一つで形成さ
れ、また、前記第１伝導層の厚さが、５００〜５０００
オングストロームであり、また、前記誘電体膜が、窒化
膜／酸化膜の二重膜，酸化膜／窒化膜／酸化膜の三重膜
あるいはＴａ ２ Ｏ ５ 膜のうちのいずれか一つで形成さ
れ、また、前記酸化防止膜が、窒化膜であり、さらに、
前記酸化防止膜の厚さを１００〜５００オングストロー
ムとした方法としてある。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板上にフィールド酸化膜を形成した後、ゲート
を形成し、ソース／ドレイン不純物領域をイオン注入に
より形成し、層間絶縁膜を形成した後ソース領域を開放
する段階と〜第１伝導層を形成し、かつ、この第１伝導
層の上部に酸化防止膜を形成し、さらに、この酸化防止
膜の上部にポリシリコンを、該ポリシリコンの膜構造が
非晶質から多結晶構造に遷移する温度で蒸着して断面凹
凸形状のポリシリコン層を形成し、その後、このポリシ
リコン層を酸化してシリコン酸化膜を形成する段階と、
前記断面凹凸形状のシリコン酸化膜及び前記酸化防止膜
をエッチングすることによって、前記シリコン酸化膜の
断面凹状であった部分と対応する第１伝導層の部位を部
分的に露出させる段階と、前記シリコン酸化膜の断面凸
状であった部分に対応する残りのシリコン酸化膜をマス
クとして、第１伝導層の露出した部位を所定の深さでエ
ッ チングする段階と、前記酸化防止膜及びシリコン酸化
膜を除去する段階と、前記第１伝導層の表面に沿って誘
電体膜を形成し、その上部に第２伝導層を形成する段階
と、前記第１伝導層をパターンニングしてストレージ電
極を形成する段階と、前記ストレージ電極の表面に沿っ
て誘電体膜を形成しその上部に第２伝導層を蒸着する段
階とからなる方法としてある。
【００１２】好ましくは、前記第１伝導層及び第２伝導
層が、ドーピングされたポリシリコン．ドーピングされ
た非晶質シリコンあるいはタングステンのうちのいずれ
か一つで形成され、また、前記第１伝導層の厚さが、５
００〜５０００オングストロームであり、また、前記酸
化防止膜が、窒化膜であり、また、前記酸化防止膜の厚
さを、１００〜５００オングストロームとし、さらに、
前記誘電体膜が、窒化膜／酸化膜の二重膜，酸化膜／窒
化膜／酸化膜の三重膜あるいはＴａ ２ Ｏ ５ 膜のうちのい
ずれか一つで形成する方法としてある。
【００１３】
【実施例】以下、本発明の好ましい実施例を図面を参照
して詳細に説明する。本実施例のキャパシタを製造する
場合、図１Ａに示すように、第１伝導層となる第１ポリ
シリコン層２６を５００〜５０００オングストローム程
度の厚さで蒸着し、その上に酸化防止膜として、例えば
窒化膜２７を１００〜５００オングストロームの厚さで
形成し、その上部にさらに第２ポリシリコン層２５を３
００〜２０００オングストロームの厚さで蒸着する。こ
の工程において、第１伝導層はドーピングされたポリシ
リコン，非晶質シリコンあるいはタングステンを用いて
形成する。さらに、第２ポリシリコン層は低圧ＣＶＤ法
により５５０〜６００℃の温度で沈積する。この温度は
ポリシリコンの膜構造が非晶質から多結晶構造に変る遷
移温度であるため、該温度で蒸着したときの表面積が最
も大きくなる。前記の温度においては、第２ポリシリコ
ン層の表面が断面凹凸形状を形成するようになり、前記
第２ポリシリコン層を炉で酸化してシリコン酸化層２
５’を形成するようにする。
【００１４】その後、図１Ｂに示すように、前記酸化防
止膜２７及び表面が断面凹凸形状のシリコン酸化膜２
５’を乾式エッチング方法で異方性エッチングして、第
１伝導層となる第１ポリシリコン層２６を部分的に露出
させるようにする。この場合、第１伝導層の部分的に露
出する部位は、シリコン酸化膜２５’の断面凹状であっ
た部分、すなわちシリコン酸化膜２５’の薄い部分の下
部に位置した部位である。
【００１５】その後、図１Ｃに示すように、残りの酸化
防止膜２７及び前記酸化防止膜２７の断面凸状であった
部分に対応する残りのシリコン酸化膜２５’をマスクと
して第１ポリシリコン層２６の露出している部位を８０
〜９０％程度の深さでエッチングする。
【００１６】その後、図１Ｄに示すように、前記酸化防
止膜２７及びシリコン酸化膜２５’を除去して複数のシ
リンダ状断面を有する第１ポリシリコン層２６のみを残
す。
【００１７】その後、図１Ｅに示すように、前記第１ポ
リシリコン層２６の表面に沿って誘電体膜２８を形成
し、その上部に第２伝導層２９を形成することにより本
実施例のキャパシタを完成する。このとき、誘電体膜２
８は、窒化膜／酸化膜の二重膜あるいは酸化膜／窒化膜
／酸化膜の三重膜で形成するか、Ｔａ２Ｏ５などの高誘
電体膜で形成することが好ましい。また、キャパシタ上
部基板である第２伝導層２９は、ドーピングされたポリ
シリコンあるいはタングステンで形成する。
【００１８】前記した本実施例のキャパシタを備えた半
導体装置の製造方法を図２ないし図８を参照して以下に
説明する。図２に示すように、Ｐ形半導体基板３０上に
フィールド酸化膜３１で素子分離領域を形成し、ゲート
電極３３を形成した後、イオン注入工程を通じてソース
／ドレイン不純物領域３２，３２’を形成してトランジ
スタ構造を完成し、約７００℃以上の高温で、好ましく
は８５０℃の温度でＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程によりＨＴＯ（Ｈｉ
ｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜３４を
形成させ、ソース領域を開放させる。
【００１９】その後、図３に示すように、その上部に第
１伝導層３６となるストレージノードポリシリコン層を
５００〜５０００オングストローム程度の厚さで蒸着
し、その上に酸化防止膜として、例えば、窒化膜３７を
１００〜５００オングストロームの厚さで形成し、その
上部にさらにポリシリコン３５を蒸着する。この工程に
おいて、第１伝導層はドーピングされたポリシリコン，
非晶質シリコンあるいはタングステンを用いて形成す
る。さらに、ポリシリコン層は低圧ＣＶＤ法により５５
０〜６００℃の温度で蒸着する。この温度はポリシリコ
ンの膜構造が非晶質から多結晶構造に変る遷移温度であ
るため、この温度で処理したときの表面積が最も大きく
なる。したがって、ポリシリコンは断面凹凸形状を形成
するようになり、このポリシリコン層を炉で酸化してシ
リコン酸化膜３５’を形成するようにする。
【００２０】その後、図４に示すように、前記酸化防止
膜３７及びシリコン酸化膜３５’をエッチングして第１
伝導層３６となるポリシリコン層を部分的に露出させる
ようにする。
【００２１】その後、図５に示すように、残りの酸化防
止膜３７及びシリコン酸化膜３５’をマスクとして、第
１伝導層３６をその厚さの８０〜９０％程度の深さでエ
ッチングする。
【００２２】その後、図６に示すように、前記酸化防止
膜３７及びシリコン酸化膜３５’を除去して、複数のシ
リンダ状断面を有する第１伝導層３６のみを残す。
【００２３】その後、図７に示すように、第１伝導層３
６をパターンニングしてストレージ電極３６’を形成す
る。
【００２４】その後、図８に示すように、前記ストレー
ジ電極３６’の表面に沿って誘電体膜３８を形成し、そ
の上部にプレート電極３９を形成する。このとき、誘電
体膜３８は窒化膜／酸化膜の二重膜、あるいは酸化膜／
窒化膜／酸化膜の三重膜で形成するか、あるいはＴａ２
Ｏ５などの高誘電体膜で形成することが好ましい。ま
た、キャパシタの上部基板であるプレート電極３９は、
ドーピングされたポリシリコンあるいはタングステンで
形成する。このようにして本実施例のキャパシタを備え
た半導体装置を完成する。
【００２５】本発明は上記実施例に限定されるものでは
なく、要旨の範囲内において種々変形したものも含む。
【００２６】
【発明の効果】以上のような本発明によれば、キャパシ
タは、任意の幅と深さのシリンダ状断面を容易に形成す
ることができるとともに、複数のシリンダ状断面を有す
ることによりその表面積がより増大して、その容量もさ
らに増すようになり、したがって、ＤＲＡＭの集積度を
さらに向上させることができるようになる。また、その
製造も容易に行なうことができる。
【図面の簡単な説明】
【図１】ＡないしＥは、本実施例による複数のシリンダ
状キャパシタの製造工程図。
【図２】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図３】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図４】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図５】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図６】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図７】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図８】本実施例による複数のシリンダ状キャパシタを
備えたＤＲＡＭの製造工程図。
【図９】従来の、断面凹凸形状のストレージノード電極
を有するスタックキャパシタ型ＤＲＡＭの断面図。
【符号の説明】
２５…第２ポリシリコン層 ２５’…シリコン酸化膜 ２６…第１ポリシリコン層 ２７…酸化防止膜（窒化膜） ２８…誘電体膜 ２９…第２伝導層 ３０…Ｐ形半導体基板 ３１…フィールド酸化膜 ３２，３２’…ソース／ドレイン不純物領域 ３３…ゲート電極 ３５…ポリシリコン ３５’…シリコン酸化膜 ３６…第１伝導層 ３７…酸化防止膜（窒化膜） ３８…誘電体膜
フロントページの続き (56)参考文献 特開 平３−101261（ＪＰ，Ａ) 特開 平３−72672（ＪＰ，Ａ) 特開 平２−219264（ＪＰ，Ａ) 特開 平４−207066（ＪＰ，Ａ) 日経マイクロデバイス、［68 ］（1991）日経ＢＰ社 ｐ．63

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１伝導層を形成し、かつ、この第１伝
    導層の上部に酸化防止膜を形成し、さらに、この酸化防
    止膜の上部にポリシリコンを、該ポリシリコンの膜構造
    が非晶質から多結晶構造に遷移する温度で蒸着して断面
    凹凸形状のポリシリコン層を形成し、その後、このポリ
    シリコン層を酸化してシリコン酸化膜を形成する段階
    と、 前記断面凹凸形状のシリコン酸化膜及び前記酸化防止膜
    をエッチングすることによって、前記シリコン酸化膜の
    断面凹状であった部分と対応する第１伝導層の部位を部
    分的に露出させる段階と、 前記シリコン酸化膜の断面凸状であった部分に対応する
    残りのシリコン酸化膜をマスクとして、第１伝導層の露
    出した部位を所定の深さでエッチングする段階と、 前記酸化防止膜及びシリコン酸化膜を除去する段階と、 前記第１伝導層の表面に沿って誘電体膜を形成し、その
    上部に第２伝導層を形成する段階と で構成することを特
    徴とする半導体装置のキャパシタ製造方法。
  2. 【請求項２】 半導体基板上にフィールド酸化膜を形成
    した後、ゲートを形成し、ソース／ドレイン不純物領域
    をイオン注入により形成し、層間絶縁膜を形成した後ソ
    ース領域を開放する段階と、 第１伝導層を形成し、かつ、この第１伝導層の上部に酸
    化防止膜を形成し、さらに、この酸化防止膜の上部にポ
    リシリコンを、該ポリシリコンの膜構造が非晶質から多
    結晶構造に遷移する温度で蒸着して断面凹凸形状のポリ
    シリコン層を形成し、その後、このポリシリコン層を酸
    化してシリコン酸化膜を形成する段階と、 前記断面凹凸形状のシリコン酸化膜及び前記酸化防止膜
    をエッチングすることによって、前記シリコン酸化膜の
    断面凹状であった部分と対応する第１伝導層の 部位を部
    分的に露出させる段階と、 前記シリコン酸化膜の断面凸状であった部分に対応する
    残りのシリコン酸化膜をマスクとして、第１伝導層の露
    出した部位を所定の深さでエッチングする段階と、 前記酸化防止膜及びシリコン酸化膜を除去する段階と、 前記第１伝導層の表面に沿って誘電体膜を形成し、その
    上部に第２伝導層を形成する段階と、 前記第１伝導層をパターンニングしてストレージ電極を
    形成する段階と、 前記ストレージ電極の表面に沿って誘電体膜を形成しそ
    の上部に第２伝導層を蒸着する段階と で構成することを
    特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記第１伝導層及び第２伝導層が、ドー
    ピングされたポリシリコン，ドーピングされた非晶質シ
    リコンあるいはタングステンのうちのいずれか一つで形
    成されることを特徴とする請求項１又は２記載の半導体
    装置の製造方法。
  4. 【請求項４】 前記第１伝導層の厚さが、５００〜５０
    ００オングストロームであることを特徴とする請求項１
    又は２記載の半導体装置の製造方法。
  5. 【請求項５】 前記酸化防止膜が、窒化膜であることを
    特徴とする請求項１又は２記載の半導体装置の製造方
    法。
  6. 【請求項６】 前記酸化防止膜の厚さが、１００〜５０
    ０オングストロームであることを特徴とする請求項１又
    は２記載の半導体装置の製造方法。
  7. 【請求項７】 前記誘電体膜が、窒化膜／酸化膜の二重
    膜，酸化膜／窒化膜／酸化膜の三重膜あるいはＴａ ２ Ｏ
    ５ 膜のうちのいずれか一つで形成されることを特徴とす
    る請求項１又は２記載の半導体装置の製造方法。
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