JP2001185698A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001185698A
JP2001185698A JP36635299A JP36635299A JP2001185698A JP 2001185698 A JP2001185698 A JP 2001185698A JP 36635299 A JP36635299 A JP 36635299A JP 36635299 A JP36635299 A JP 36635299A JP 2001185698 A JP2001185698 A JP 2001185698A
Authority
JP
Japan
Prior art keywords
film
etching
rough
semiconductor device
polysilicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP36635299A
Other languages
English (en)
Inventor
Manabu Hayashi
学 早矢仕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP36635299A priority Critical patent/JP2001185698A/ja
Priority to US09/631,834 priority patent/US6686234B1/en
Publication of JP2001185698A publication Critical patent/JP2001185698A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 電極表面が粗面化されたキャパシタを有する
半導体装置及びその製造方法に関し、キャパシタの容量
低下をもたらすことなく電極の表面を粗面化できるとと
もに、製造工程を複雑にすることがない半導体装置の構
造及びその製造方法を提供する。 【解決手段】 絶縁膜上にシリコン膜を形成する工程
と、シリコン膜上に、表面が粗面化された粗面ポリシリ
コン膜を形成する工程と、エッチングに対してデポジシ
ョンが相対的に強いエッチング条件を用いることによ
り、粗面ポリシリコン膜の凹部領域の前記粗面ポリシリ
コン膜及び前記シリコン膜を選択的にエッチングし、前
記粗面ポリシリコン膜の表面凹凸よりも大きい表面凹凸
を形成する工程とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、電極表面が粗面化されたキャパシタを有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、１トランジスタ、１キャパシタにより構成しう
る半導体記憶装置であり、従来から、より高密度・高集
積化された半導体記憶装置を製造するための構造や製造
方法が種々検討されている。
【０００３】近年、同じセル面積でより大きな蓄積容量
を得られる構造として、表面が粗面化されたポリシリコ
ン膜を蓄積電極に利用した構造が提案され、種々の検討
がなされている。
【０００４】従来の粗面ポリシリコン膜を利用した半導
体装置の構造及びその製造方法を図２１乃至図２３を用
いて説明する。
【０００５】まず、シリコン基板１００上の素子分離膜
１０２により画定された素子領域上に、ゲート絶縁膜１
０４を介して形成されたゲート電極１０６と、ゲート電
極１０６の両側のシリコン基板１００に形成されたソー
ス／ドレイン拡散層１０８、１１０とを有する転送トラ
ンジスタを形成する（図２１（ａ））。
【０００６】次いで、転送トランジスタが形成されたシ
リコン基板１００上に、例えばＣＶＤ法によりＢＰＳＧ
膜を堆積し、ＢＰＳＧ膜よりなる層間絶縁膜１１２を形
成する。
【０００７】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、層間絶縁膜１１２に、転送トラン
ジスタのソース／ドレイン拡散層１０８に達するコンタ
クトホール１１４を形成する（図２１（ｂ））。
【０００８】次いで、全面に、例えばＣＶＤ法により、
ドープトアモルファスシリコン膜１１６を堆積する（図
２１（ｃ））。
【０００９】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、ドープトアモルファスシリコン膜
１１６をパターニングし、蓄積電極１１８を形成する
（図２２（ａ））。
【００１０】次いで、全面に、例えばＣＶＤ法により、
表面が粗面化された粗面ポリシリコン膜１２０を堆積す
る（図２２（ｂ））。
【００１１】次いで、塩素（Ｃｌ2）をエッチングガス
に用いた異方性エッチングにより、粗面ポリシリコン膜
１２０をエッチバックする。これにより、層間絶縁膜１
１２上の粗面ポリシリコン膜１２０は除去される。
【００１２】このとき、蓄積電極１１８上の粗面ポリシ
リコン膜１２０も同時に除去されるが、蓄積電極１１８
の表面には粗面ポリシリコン膜１２０の表面形状を反映
した凹凸が形成される。また、蓄積電極１１８の側壁部
分には、粗面ポリシリコン膜１２０がそのまま残存す
る。
【００１３】こうして、表面が粗面化され、側壁部分に
粗面ポリシリコン膜１２０が形成された蓄積電極１１８
を形成する（図２３（ａ））。
【００１４】次いで、全面に、例えばＣＶＤ法により、
シリコン窒化膜を堆積し、シリコン窒化膜よりなる誘電
体膜１２２を形成する。
【００１５】次いで、全面に、例えばドープトアモルフ
ァスシリコン膜を堆積し、ドープトアモルファスシリコ
ン膜よりなるセルプレート電極１２４を形成する。
【００１６】こうして、蓄積電極１１８、誘電体膜１２
２、セルプレート電極１２４とからなるキャパシタを形
成する（図２３（ｂ））。
【００１７】こうして、転送トランジスタと、表面が粗
面化された蓄積電極を有するキャパシタとを有するＤＲ
ＡＭが形成されていた。
【００１８】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法は、蓄積電極１１８間のスペ
ースのアスペクト比が高いデバイス構造においてキャパ
シタ容量の低下をもたらすことがあった。すなわち、蓄
積電極１１８間のスペースのアスペクト比が高くなる
と、マイクロローディング効果により蓄積電極１１８間
のスペースにおけるエッチングレートが低下するため、
蓄積電極１１８間の粗面ポリシリコン膜１２０を完全に
除去するためにはより多くのエッチング時間をかける必
要があるが、あまりにエッチング時間を多くすると蓄積
電極１１８の膜厚が減少し、その結果、蓄積電極１１８
の表面積を低下させ、ひいてはキャパシタ容量の低下を
もたらしていた。
【００１９】キャパシタ容量の減少を抑えるためには蓄
積電極を構成するためのドープトアモルファスシリコン
膜１１６の膜厚を予め厚くしておく必要があるが、蓄積
電極１１８を形成するための成膜時間が長くなり、ま
た、蓄積電極１１８を形成するエッチングの条件出しが
困難になるとともにエッチング時間も長くなり、製造装
置の負担が増大することとなっていた。
【００２０】本発明の目的は、キャパシタの容量低下を
もたらすことなく蓄積電極の表面を粗面化できるととも
に、製造工程を複雑にすることがない半導体装置の構造
及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】本発明は、主として、表
面が粗面化されたポリシリコン膜（以下、粗面ポリシリ
コン膜という）のエッチバックに、ハロゲン／Ｏ2系の
エッチングガスを用い、且つ、エッチングに対してデポ
ジションが相対的に強いエッチング条件を用いることに
ある。このような条件による粗面ポリのエッチバック
を、例えば、表面が粗面化された蓄積電極の形成過程に
適用すると、蓄積電極の高さを犠牲にすることなく、更
に、蓄積電極の表面積を増大することができる。
【００２２】以下、蓄積電極パターン上に形成された粗
面ポリシリコン膜のエッチバックに本発明を適用した場
合を例にして本発明の原理を説明する。
【００２３】一般に、反応性イオンエッチングにおける
エッチングは、デポジションとエッチングの競合反応で
ある。ここに、デポジションとは中性のラジカルが付着
することによるものであり、エッチングとは主としてエ
ッチャントとしてのイオンによるものである。ラジカル
とイオンのそれぞれの運動について着目すると、ラジカ
ルは電気的に中性であるため移動方向が等方的であるの
に対し、電荷を有するイオンはプラズマシース電圧に引
かれるためウェーハ垂直方向に異方性を有する。したが
って、アスペクト比が高い領域におけるエッチングの過
程を考えた場合、異方性を有するイオンはラジカルと比
較してそのスペースに入りやすく、ラジカルの方がイオ
ンよりも先にマイクロローディングを引き起こすことに
なる。すなわち、スペース幅が狭くなるとそのスペース
にイオンやラジカルが入りにくくなりエッチング速度が
低下するというマイクロローディング効果が生じるが、
図１（ａ）及び（ｂ）に示すように、イオンの入射量と
ラジカルの入射量でみるとマイクロローディング効果が
生じるスペース幅に違いがみられる。その結果、スペー
ス幅を狭くしていくと、エッチングレートは、ある領域
からデポジションのマイクロローディング効果に起因し
て一旦増加し、その後にイオンのマイクロローディング
効果に起因して減少する（図１（ｃ））。
【００２４】本発明は、上述のようなイオンとラジカル
のマイクロローディング効果が生じるスペース幅の違い
を利用してエッチングを制御するものである。
【００２５】本発明では、粗面ポリシリコン膜のエッチ
バックにハロゲン／Ｏ2系のエッチングガスを用いたデ
ポジションの強い条件を用いる。ここで、デポジション
の強い条件とは、エッチングに対してデポジションが相
対的に強い条件をいい、酸素流量の観点からいえれば、
デポジションをもたらす酸素の導入割合が多い条件であ
るといえる。
【００２６】エッチングの初期段階、すなわち、ウェー
ハ全面に粗面ポリシリコン膜が存在している段階では、
エッチングガス中の酸素はウェーハ全面においてエッチ
ング過程に供されるため、粗面ポリシリコン膜表面の酸
化は相対的に少なく、粗面ポリシリコン膜のエッチング
は進行する。この過程においては、エッチングに対して
デポジションが弱いエッチング条件であるといえる。
【００２７】エッチングが進行して蓄積電極間の粗面ポ
リシリコン膜や周辺回路領域の粗面ポリシリコン膜が除
去されると、ウェーハ全面におけるシリコンの存在する
領域の面積割合が１〜２割程度に減少する。このため、
エッチングガス中の酸素が過剰となり、蓄積電極のシリ
コン表面はより多く酸化されることとなる。その結果、
蓄積電極表面上のエッチングはほとんど止まってしま
う。この過程においては、エッチングに対してデポジシ
ョンが強いエッチング条件であるといえる。
【００２８】ところが、シリコン表面の酸化は酸素ラジ
カルによって左右されるため、上記のマイクロローディ
ング効果と同様の現象が生じる。すなわち、粗面ポリシ
リコン膜の表面凹凸の間のような狭いスペースには酸素
ラジカルが入り込みにくいため、粗面ポリシリコン膜の
表面凹凸の間における酸化は少ない。一方、エッチャン
トであるハロゲンイオンは粗面ポリシリコン膜の表面凹
凸の間のような狭いスペースであってもマイクロローデ
ィング効果を起こさずにこのスペースに入ることができ
るので、粗面ポリシリコン膜の表面凹凸の間のスペース
においてはエッチングが進行する。
【００２９】この結果、酸素ラジカルにより保護された
粗面の凸部はエッチングされず、酸素ラジカルにより保
護されない粗面の凹部はエッチングが進行することにな
る。したがって、粗面ポリシリコン膜のエッチバック後
も、蓄積電極の高さはほとんど変化することなく、それ
加えて、蓄積電極の表面にはより大きな粗面を形成する
ことができる。
【００３０】図２は、ハロゲンガスとして塩素ガスを１
００ｓｃｃｍ、反応室圧力を１．５ｍＴｏｒｒ、ＥＣＲ
パワーを１２００Ｗ、ＲＦパワーを１００Ｗとしたとき
の、酸素流量に対する蓄積電極の高さの変化を示すグラ
フである。図中、◆はウェーハ中央近傍における測定値
を、■はウェーハ上部近傍における測定値をそれぞれ示
している。なお、エッチング前の試料は、蓄積電極を構
成するドープトアモルファスシリコン膜の初期膜厚を５
５０ｎｍとし、その上層に粗面ポリを形成したものであ
る。
【００３１】図示するように、酸素流量を２５ｓｃｃｍ
以上に設定することで、蓄積電極の高さの減少を大幅に
低減できることが判る。粗面ポリシリコン膜の厚さが５
０ｎｍ程度であることに鑑みると、蓄積電極の高さの減
少を約６０ｎｍ程度にまで抑えることができる。
【００３２】但し、デポジションの強いエッチング条件
は、酸素のデポジションの量（酸素流量）とイオンエネ
ルギー（ＲＦパワー）との相互関係によって決定され
る。すなわち、酸素流量が多くてもＲＦパワーが強けれ
ばイオンの入射エネルギーが強くエッチングが支配的に
なることもあり、その逆に、酸素流量が少なくてもＲＦ
パワーが弱ければイオンの入射エネルギーが弱くデポジ
ションが支配的になることもある。
【００３３】例えば、エッチングガスとして塩素と酸素
の混合ガスを用いる場合の代表的な例では、デポジショ
ンの強い条件は、図３（ａ）において直線の右下の領域
の条件となる。また、エッチングガスとしてＨＢｒと酸
素の混合ガスを用いる場合の代表的な例では、デポジシ
ョンの強い条件は、図３（ｂ）において直線の右下の領
域の条件となる。但し、デポジションの強いエッチング
条件であるかどうかは適用するエッチングガスの種類や
種々の装置パラメータに応じて異なるものであり、エッ
チング環境に応じて適宜調整・設定することが望まし
い。
【００３４】図４は、ドープトアモルファスシリコン膜
のエッチングレートとシリコン酸化膜に対するドープト
アモルファスシリコン膜のエッチング選択比の酸素流量
依存性を示すグラフである。
【００３５】図示するように、酸素流量を本発明の適用
範囲である２５ｓｃｃｍ以上に設定した場合でも、ドー
プトアモルファスシリコン膜のエッチングレート及び選
択比の変化は十分小さい。したがって、酸素流量を上記
範囲に設定することにより、他のエッチング特性に与え
る影響はない。
【００３６】本発明に適用しうるエッチングガスとして
は、以下に限定されるものではないが、例えば、Ｃｌ2
／Ｏ2系、ＨＢｒ／Ｏ2系、ＳＦ6／Ｃｌ2／Ｏ2系、ＳＦ6
／Ｏ2系、ＳＦ6／ＨＢｒ／Ｏ2系、若しくは、ＨＢｒ／
Ｃｌ2／Ｏ2系、又は、これらに不活性ガス（Ｈｅ、Ｎ
ｅ、Ａｒ、Ｘｅ、Ｎ2など）を添加したガス系などがあ
る。
【００３７】すなわち、上記目的は、上面部分に複数の
略円柱を有する第１の電極と、前記第１の電極上に形成
された誘電体膜と、前記誘電体膜上に形成された第２の
電極とを有するキャパシタを含むことを特徴とする半導
体装置によって達成される。
【００３８】また、上記目的は、側面部分及び上面部分
が粗面化され、前記上面部分の凹凸が前記側面部分の凹
凸よりも大きい第１の電極と、前記第１の電極上に形成
された誘電体膜と、前記誘電体膜上に形成された第２の
電極とを有するキャパシタを含むことを特徴とする半導
体装置によっても達成される。
【００３９】また、上記目的は、絶縁膜上にシリコン膜
を形成する工程と、前記シリコン膜上に、表面が粗面化
された粗面ポリシリコン膜を形成する工程と、エッチン
グに対してデポジションが相対的に強いエッチング条件
を用いることにより、前記粗面ポリシリコン膜の凹部領
域の前記粗面ポリシリコン膜及び前記シリコン膜を選択
的にエッチングし、前記粗面ポリシリコン膜の表面凹凸
よりも大きい表面凹凸を形成する工程とを有することを
特徴とする半導体装置の製造方法によっても達成され
る。
【００４０】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法について図５
乃至図９を用いて説明する。
【００４１】図５は本実施形態による半導体装置の構造
を示す概略断面図、図６乃至図９は本実施形態による半
導体装置の製造方法を示す工程断面図である。
【００４２】はじめに、本実施形態による半導体装置の
構造について図５を用いて説明する。
【００４３】シリコン基板１０上の素子分離膜１２によ
り画定された素子領域上には、ゲート絶縁膜１４を介し
て形成されたゲート電極１６と、ゲート電極１６の両側
のシリコン基板１０に形成されたソース／ドレイン拡散
層１８、２０とを有する転送トランジスタが形成されて
いる。転送トランジスタが形成されたシリコン基板１０
上には、ＢＰＳＧ膜よりなる層間絶縁膜２２が形成され
ている。層間絶縁膜２２には、転送トランジスタのソー
ス／ドレイン拡散層２０に達するコンタクトホール２４
が形成されている。層間絶縁膜２２上には、コンタクト
ホール２４を介してソース／ドレイン拡散層２０に接続
されたポリシリコン膜よりなる蓄積電極２８が形成され
ている。蓄積電極２８上には、シリコン窒化膜よりなる
誘電体膜３２が形成されている。誘電体膜３２上には、
ポリシリコン膜よりなるセルプレート電極３４が形成さ
れている。
【００４４】ここで、本実施形態による半導体装置は、
蓄積電極２８の側壁部分及び上面部分が粗面化されてい
るとともに、表面の凹部が凸部よりも１００ｎｍ以上低
く形成されており、蓄積電極２８の側壁部分に形成され
た凹凸よりも蓄積電極２８の上面部分に形成された凹凸
が大きいことに特徴がある。
【００４５】以下、本実施形態による半導体装置につい
て、製造方法を沿って詳細に説明する。
【００４６】まず、シリコン基板１０上の素子分離膜１
２により画定された素子領域上に、ゲート絶縁膜１４を
介して形成されたゲート電極１６と、ゲート電極１６の
両側のシリコン基板１０に形成されたソース／ドレイン
拡散層１８、２０とを有する転送トランジスタを形成す
る（図６（ａ））。
【００４７】次いで、全面に、例えばＣＶＤ法により、
膜厚１２００ｎｍのＢＰＳＧ膜を堆積する。こうして、
ＢＰＳＧ膜よりなる層間絶縁膜２２を形成する（図６
（ｂ））。
【００４８】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、層間絶縁膜２２に、ソース／ドレ
イン拡散層２０に達するコンタクトホール２４を開口す
る（図６（ｃ））。
【００４９】次いで、全面に、例えばＣＶＤ法により、
膜厚５５０ｎｍのドープトアモルファスシリコン膜２６
を堆積する（図７（ａ））。
【００５０】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、ドープトアモルファスシリコン膜
２６をパターニングし、例えば上面部分のサイズが４０
０ｎｍ×９００ｎｍの蓄積電極２８を例えば２００ｎｍ
間隔で形成する（図７（ｂ））。
【００５１】次いで、全面に、例えばＣＶＤ法により、
粗面ポリシリコン膜３０を堆積する。例えば、ＳｉＨ4
の流量を１４０ｓｃｃｍ、成膜圧力を０．１７５Ｔｏｒ
ｒ、成膜温度を５７５℃、成膜時間を８分５０秒とし
て、粗面ポリシリコン膜３０を堆積する。これにより、
表面凹凸が５０ｎｍ程度である粗面ポリシリコン膜３０
が形成される（図８（ａ））。
【００５２】次いで、層間絶縁膜２２であるＢＰＳＧに
対してシリコンを選択的にエッチングする条件により、
粗面ポリシリコン膜３０を異方性エッチング（エッチバ
ック）する。例えば、塩素ガスを１００ｓｃｃｍ、酸素
流量を２５ｓｃｃｍ、反応室圧力を１．５ｍＴｏｒｒ、
ＥＣＲパワーを１２００Ｗ、ＲＦパワーを１００Ｗとし
て粗面ポリシリコン膜３０をエッチバックすることによ
り、層間絶縁膜２２上の粗面ポリシリコン膜３０を除去
する。なお、上記条件によるエッチングでは、層間絶縁
膜２２上に粗面ポリシリコン膜３０が存在するうちは、
エッチングに対してデポジションが相対的に弱いエッチ
ング条件となる。
【００５３】このとき、蓄積電極２８上の粗面ポリシリ
コン膜３０も同時に除去されるが、蓄積電極２８の表面
には粗面ポリシリコン膜３０の表面形状を反映した凹凸
が形成される。また、蓄積電極２８の側壁部分には、粗
面ポリシリコン膜１２０がそのまま残存する（図８
（ｂ））。
【００５４】蓄積電極２８間の領域や周辺回路領域にお
いて粗面ポリシリコン膜３０が除去された後にエッチン
グをさらに継続すると、上記条件によるエッチングはエ
ッチングに対してデポジションが相対的に強いエッチン
グ条件となり、前述のように蓄積電極２８表面において
はマイクロローディング効果により表面凹凸の凹部のみ
が選択的にエッチングされる。これにより、蓄積電極２
８の高さを減らすことなく蓄積電極上の溝を深くするこ
とができる（図９（ａ））。
【００５５】蓄積電極２８の上面部分の溝を深くするエ
ッチングの際に、凸部の高さはほとんど減少しない。し
たがって、粗面ポリシリコン膜３０の表面凹凸である５
０ｎｍ程度の凹凸よりも大きい１００ｎｍ程度以上の表
面凹凸であっても容易に形成することができる。換言す
れば、蓄積電極２８間のスペースが狭くなって蓄積電極
２８間の粗面ポリシリコン膜３０がローディング効果に
より除去しにくくなった場合であっても、エッチング時
間を増加することは、蓄積電極２８の高さを犠牲にする
ことにはならず、その逆に、表面凹凸を大きくして蓄積
容量を増大するというきわめて有利な効果をもたらすこ
とになる。
【００５６】溝を深くするエッチングにおけるエッチン
グ量は多ければ多いほど溝が深くなり蓄積容量の増大に
貢献することとなるが、エッチング量が過多になると蓄
積電極側面の上部に形成されている粗面ポリシリコン膜
が剥がれ落ちやすくなるため、溝の深さは１００〜１５
０ｎｍ程度とすることが現状では望ましい。
【００５７】こうして、側壁部分に粗面ポリシリコン膜
３０が形成され、上面部分が粗面化された蓄積電極２８
を形成する。なお、本明細書では説明の便宜上、ドープ
トアモルファスシリコン膜２６をパターニングして得た
構造体を蓄積電極２８と表現しているが、本質的には粗
面ポリシリコン膜３０と蓄積電極２８とからなる構造体
が蓄積電極として機能する。このため、本明細書では、
粗面ポリシリコン膜３０と蓄積電極２８とを一括して蓄
積電極２８と表現することもある。
【００５８】次いで、全面に、例えばＣＶＤ法により、
シリコン窒化膜を堆積し、シリコン窒化膜よりなる誘電
体膜３２を形成する。
【００５９】次いで、全面に、例えばドープトアモルフ
ァスシリコン膜を堆積し、ドープトアモルファスシリコ
ン膜よりなるセルプレート電極３４を形成する。
【００６０】こうして、蓄積電極２８、誘電体膜３２、
セルプレート電極３４とからなるキャパシタを形成し、
１トランジスタ、１キャパシタを有するＤＲＡＭを形成
する（図９（ｂ））。
【００６１】このように、本実施形態によれば、ハロゲ
ン／Ｏ2系のエッチングガスを用いたデポジションの強
い条件により粗面ポリシリコン膜をエッチバックするの
で、蓄積電極の高さを減らすことなく、蓄積電極上の溝
を深くすることができる。したがって、粗面ポリシリコ
ン膜３０のエッチバックによりキャパシタ容量が減少す
ることはなく、その逆にキャパシタ容量を増大すること
ができる。また、キャパシタ容量を維持するためにドー
プトアモルファスシリコン膜の膜厚を予め厚くしたりす
る必要がないので、製造工程を簡便にすることができ
る。
【００６２】なお、上記実施形態では、粗面ポリシリコ
ン膜３０をエッチバックする際に、蓄積電極２８間及び
周辺回路領域の粗面ポリシリコン膜３０を除去するエッ
チングと、蓄積電極２８の上面部分の凹凸を増加させる
オーバーエッチングとを、一定のプロセスパラメータの
もとに達成しうる条件を適用したが、必ずしもこれら両
者のエッチングを１ステップで行う必要はない。例え
ば、蓄積電極２８間及び周辺回路領域の粗面ポリシリコ
ン膜３０を除去するエッチング過程にはエッチングに対
してデポジションが相対的に弱い条件を積極的に用い、
蓄積電極２８の上面部分の凹凸を増加させるエッチング
過程にはエッチングに対してデポジションが相対的に強
い条件を積極的に用いるような２ステップのエッチング
を行うようにしてもよい。また、前者のエッチング過程
においては、酸素を含まないエッチングガス（例えばＣ
ｌ2のみ）を適用することもできる。
【００６３】［第２実施形態］本発明の第２実施形態に
よる半導体装置の製造方法について図１０及び図１１を
用いて説明する。なお、図５乃至図９に示す第１実施形
態による半導体装置及びその製造方法と同一の構成要素
には同一の符号を付し説明を省略し或いは簡略にする。
【００６４】図１０及び図１１は本実施形態による半導
体装置の製造方法を示す工程断面図である。
【００６５】本実施形態による半導体装置の製造方法
は、粗面ポリシリコン膜を蓄積電極となるドープトアモ
ルファスシリコン膜上に選択的に成長するほかは、第１
実施形態による半導体装置の製造方法と同様である。
【００６６】以下、本実施形態による半導体装置の製造
方法について説明する。
【００６７】まず、図６（ａ）乃至図７（ｂ）に示す第
１実施形態による半導体装置の製造方法と同様にして、
シリコン基板１０上に、転送トランジスタと、層間絶縁
膜２２と、蓄積電極２８とを形成する（図１０
（ａ））。
【００６８】次いで、ドープトアモルファスシリコン膜
よりなる蓄積電極２８の表面に、選択的に粗面ポリシリ
コン膜３０を堆積する（図１０（ｂ））。例えば、Ｓｉ
Ｈ4流量を１５ｓｃｃｍ、成膜圧力を５×１０-5Ｔｏｒ
ｒ、成膜温度を７００℃、成膜時間を１００秒としてシ
リコン原子のシードを蓄積電極２８に付着させた後、５
％のＰＨ3を含むＡｒガス流量を２００ｓｃｃｍ、圧力
を１Ｔｏｒｒ、温度を７００℃、時間を６０分としてア
ニールを行い、蓄積電極２８の表面のみに選択的に粗面
ポリシリコン膜３０を形成する。
【００６９】次いで、層間絶縁膜２２であるＢＰＳＧに
対してシリコンを選択的にエッチングする条件により、
粗面ポリシリコン膜３０を異方性エッチング（エッチバ
ック）する。この際、ハロゲン／Ｏ2系のエッチングガ
スを用いたデポジションの強い条件、例えば、塩素ガス
を１００ｓｃｃｍ、酸素流量を２５ｓｃｃｍ、反応室圧
力を１．５ｍＴｏｒｒ、ＥＣＲパワーを１２００Ｗ、Ｒ
Ｆパワーを１００Ｗとして粗面ポリシリコン膜３０をエ
ッチバックをすることにより、蓄積電極２８の高さを減
らすことなく蓄積電極２８上の溝を深くすることができ
る（図１１（ａ））。
【００７０】蓄積電極２８上の溝は、エッチング時間を
長くすることにより凸部の高さを減らすことなく選択的
に深くすることができる。したがって、粗面ポリシリコ
ン膜３０の表面凹凸である５０ｎｍ程度の凹凸よりも大
きい１００ｎｍ程度以上の表面凹凸であっても容易に形
成することができる。
【００７１】なお、粗面ポリシリコン膜３０を選択的に
形成する場合、蓄積電極２８間の領域や周辺回路領域の
粗面ポリシリコン膜３０を除去するためのエッチバック
工程は必要ない。しかしながら、上記エッチバックを行
うことにより、蓄積電極２８の高さを低くすることなく
蓄積電極２８の表面凹凸を増加することができ、キャパ
シタ容量を増大することができる。
【００７２】次いで、図９（ｂ）に示す第１実施形態に
よる半導体装置の製造方法と同様にしてキャパシタを形
成し、１トランジスタ、１キャパシタを有するＤＲＡＭ
を形成する（図１１（ｂ））。
【００７３】このように、本実施形態によれば、粗面ポ
リシリコン膜を蓄積電極上に選択的に形成する場合にお
いても、蓄積電極の高さを減らすことなく、蓄積電極上
の溝を深くすることができる。
【００７４】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法について図１２乃至図
１５を用いて説明する。なお、図５乃至図９に示す第１
実施形態による半導体装置及びその製造方法と同一の構
成要素には同一の符号を付し説明を省略し或いは簡略に
する。
【００７５】図１２は本実施形態による半導体装置の構
造を示す概略断面図、図１３乃至図１５は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。
【００７６】本実施形態による半導体装置は、図１２に
示すように、蓄積電極２８の上面部分のみが粗面化され
ていることに特徴がある。また、蓄積電極２８の上面部
分は、典型的な粗面ポリシリコン膜の表面凹凸である５
０ｎｍよりも大きい１００ｎｍ程度以上の表面凹凸を有
している。
【００７７】本発明によれば、蓄積電極２８の上面部分
の凹凸を粗面ポリシリコン膜３０によって得られる表面
凹凸よりも十分に大きくできるので、蓄積電極２８の側
面部分に粗面ポリシリコン膜３０を形成しなくても十分
なキャパシタ容量を得ることができる場合がある。ま
た、蓄積電極２８の側壁部分に形成した粗面ポリシリコ
ン膜３０はエッチング過程で落ちやすいことから、プロ
セスによっては蓄積電極２８の側壁部分に粗面ポリシリ
コン膜３０を形成しないことが好ましい場合も考えられ
る。したがって、このような場合に、本実施形態による
半導体装置が有効である。
【００７８】次に、本実施形態による半導体装置の製造
方法について図１３乃至図１５を用いて説明する。
【００７９】まず、図６（ａ）乃至図７（ａ）に示す第
１実施形態による半導体装置の製造方法と同様にして、
シリコン基板１０上に、転送トランジスタ、ソース／ド
レイン拡散層２０に達するコンタクトホール２４が形成
された層間絶縁膜２２、ドープトアモルファスシリコン
膜２６を形成する（図１３（ａ））。
【００８０】次いで、全面に、例えばＣＶＤ法により、
粗面ポリシリコン膜３０を堆積する。例えば、ＳｉＨ4
の流量を１４０ｓｃｃｍ、成膜圧力を０．１７５Ｔｏｒ
ｒ、成膜温度を５７５℃、成膜時間を８分５０秒とし
て、粗面ポリシリコン膜３０を堆積する。これにより、
表面凹凸が５０ｎｍ程度である粗面ポリシリコン膜３０
が形成される（図１３（ｂ））。
【００８１】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、粗面ポリシリコン３０とドープト
アモルファスシリコン膜２６とをパターニングし、表面
に粗面ポリシリコン膜３０が形成されたドープトアモル
ファスシリコン膜２６よりなる蓄積電極２８を形成する
（図１４（ａ））。
【００８２】次いで、層間絶縁膜２２であるＢＰＳＧに
対してシリコンを選択的にエッチングする条件により、
粗面ポリシリコン膜３０を異方性エッチング（エッチバ
ック）する。この際、ハロゲン／Ｏ2系のエッチングガ
スを用いたデポジションの強い条件、例えば、塩素ガス
を１００ｓｃｃｍ、酸素流量を２５ｓｃｃｍ、反応室圧
力を１．５ｍＴｏｒｒ、ＥＣＲパワーを１２００Ｗ、Ｒ
Ｆパワーを１００Ｗとして粗面ポリシリコン膜３０をエ
ッチバックをすることにより、蓄積電極２８の高さを減
らすことなく蓄積電極２８上の溝を深くすることができ
る（図１４（ｂ））。
【００８３】蓄積電極２８上の溝は、エッチング時間を
長くすることにより凸部の高さを減らすことなく選択的
に深くすることができる。したがって、エッチバック前
に形成されていた粗面ポリシリコン膜３０の表面凹凸で
ある５０ｎｍ程度の凹凸よりも大きい１００ｎｍ程度以
上の表面凹凸を容易に形成することができる。
【００８４】次いで、図９（ｂ）に示す第１実施形態に
よる半導体装置の製造方法と同様にしてキャパシタを形
成し、１トランジスタ、１キャパシタを有するＤＲＡＭ
を形成する（図１５）。
【００８５】このように、本実施形態によれば、蓄積電
極の上面部分にのみ粗面ポリシリコン膜を形成する場合
においても、蓄積電極の高さを減らすことなく、蓄積電
極上の溝を深くすることができる。
【００８６】［第４実施形態］本発明の第４実施形態に
よる半導体装置及びその製造方法について図１６乃至図
２０を用いて説明する。なお、図５乃至図９に示す第１
実施形態による半導体装置及びその製造方法と同一の構
成要素には同一の符号を付し説明を省略し或いは簡略に
する。
【００８７】図１６は本実施形態による半導体装置の構
造を示す概略断面図、図１７乃至図２０は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。
【００８８】本実施形態による半導体装置は、図１６に
示すように、シリンダ構造のキャパシタにおいて、蓄積
電極の表面が粗面化されていることに特徴がある。
【００８９】すなわち、本実施形態による半導体装置で
は、蓄積電極２８が、ソース／ドレイン拡散層２０に電
気的に接続されるコンタクト部分４０と、コンタクト部
分４０に接続され、層間絶縁膜２２上に突出するシリン
ダ状の突出部分４４とを有し、それらの表面が粗面化さ
れていることに特徴がある。また、コンタクト部分４０
の粗面が、突出部分４４の粗面よりも凹凸が大きいこと
にも特徴がある。
【００９０】このように半導体装置を構成することによ
り、第１乃至第３実施形態による半導体装置と比較して
キャパシタの容量を大幅に増加することができる。
【００９１】次に、本実施形態による半導体装置の製造
方法を図１７乃至図２０を用いて説明する。
【００９２】まず、図６（ａ）乃至図６（ｃ）に示す第
１実施形態による半導体装置の製造方法と同様にして、
シリコン基板１０上に、転送トランジスタ、ソース／ド
レイン拡散層２０に達するコンタクトホール２４が形成
された層間絶縁膜２２を形成する（図１７（ａ））。
【００９３】次いで、全面に、例えばＣＶＤ法により、
膜厚１００ｎｍのドープトアモルファスシリコン膜３６
を堆積する。
【００９４】次いで、全面に、例えばＣＶＤ法により、
膜厚５００ｎｍのＰＳＧ膜３８を堆積する（図１７
（ｂ））。
【００９５】次いで、通常のリソグラフィー技術及びエ
ッチング技術により、ＰＳＧ膜３８とドープトアモルフ
ァスシリコン膜３６とをパターニングし、上面がＰＳＧ
膜３８により覆われ、ドープトアモルファスシリコン膜
３６よりなる蓄積電極のコンタクト部分４０を形成す
る。
【００９６】次いで、全面に、例えばＣＶＤ法により、
膜厚５０ｎｍのドープトアモルファスシリコン膜４２を
堆積する（図１８（ａ））。
【００９７】次いで、異方性エッチングにより、ドープ
トアモルファスシリコン膜４２をエッチバックし、コン
タクト部分４０及びＰＳＧ膜３８の側壁に、ドープトア
モルファスシリコン膜４２よりなる蓄積電極の突出部分
４４を形成する。こうして、コンタクト部分４０及び突
出部分４４よりなる蓄積電極２８を形成する（図１８
（ｂ））。
【００９８】次いで、弗酸系水溶液を用いたウェットエ
ッチングにより、ＰＳＧ膜３８を、ドープトアモルファ
スシリコンよりなる蓄積電極２８及びＢＰＳＧよりなる
層間絶縁膜２２に対して選択的に除去する（図９
（ａ））。なお、ＰＳＧ膜のＢＰＳＧ膜に対する選択エ
ッチングは、水溶液の弗酸濃度やＰＳＧのＰ濃度を制御
することにより実現することができる。
【００９９】次いで、全面に、例えばＣＶＤ法により、
粗面ポリシリコン膜３０を堆積する。例えば、ＳｉＨ4
の流量を１４０ｓｃｃｍ、成膜圧力を０．１７５Ｔｏｒ
ｒ、成膜温度を５７５℃、成膜時間を８分５０秒とし
て、粗面ポリシリコン膜３０を堆積する。これにより、
表面凹凸が５０ｎｍ程度である粗面ポリシリコン膜３０
が層間絶縁膜２２上及びシリンダ構造の蓄積電極２８を
覆うように形成される（図１９（ｂ））。
【０１００】次いで、層間絶縁膜２２であるＢＰＳＧに
対してシリコンを選択的にエッチングする条件により、
粗面ポリシリコン膜３０を異方性エッチング（エッチバ
ック）する。例えば、塩素ガスを１００ｓｃｃｍ、酸素
流量を２５ｓｃｃｍ、反応室圧力を１．５ｍＴｏｒｒ、
ＥＣＲパワーを１２００Ｗ、ＲＦパワーを１００Ｗとし
て粗面ポリシリコン膜３０をエッチバックをすることに
より、層間絶縁膜２２上の粗面ポリシリコン膜３０を除
去するとともに、蓄積電極２８のコンタクト部分４０の
上面の溝を深くすることができる（図２０（ａ））。
【０１０１】蓄積電極２８のコンタクト部分４０の上面
の溝は、エッチング時間を長くすることにより凸部の高
さを減らすことなく選択的に深くすることができる。し
たがって、エッチバック前に形成されていた粗面ポリシ
リコン膜３０の表面凹凸である５０ｎｍ程度の凹凸より
も十分に大きい１００ｎｍ以上の表面凹凸を容易に形成
することができる。
【０１０２】次いで、図９（ｂ）に示す第１実施形態に
よる半導体装置の製造方法と同様にしてキャパシタを形
成し、１トランジスタ、１キャパシタを有するＤＲＡＭ
を形成する（図２０（ｂ））。
【０１０３】このように、本実施形態によれば、シリン
ダ構造のキャパシタを適用する場合においても、蓄積電
極の高さを減らすことなく、蓄積電極上の溝を深くする
ことができる。
【０１０４】なお、上記実施形態では、粗面ポリシリコ
ン膜を全面に形成する場合について示したが、第２実施
形態のように、粗面ポリシリコン膜を選択的に形成する
ようにしてもよい。
【０１０５】また、上記第１乃至第４実施形態では、本
発明をＤＲＡＭのキャパシタ蓄積電極を形成する場合に
適用した例を示したが、ポリシリコンの粗面化を必要と
する種々のデバイス構造に適用することができる。
【０１０６】また、上記第１乃至第４実施形態では、粗
面ポリシリコン膜のエッチバックにＥＣＲプラズマエッ
チングを適用した例を示したが、エッチャーとしてはそ
の他の異方性ドライエッチャー、例えば、ＲＩＥ、Ｍ−
ＲＩＥ、ＩＣＰなどを適用することもできる。
【０１０７】すなわち、以上詳述したことから明らかな
ように、上記目的は、側面部分及び上面部分が粗面化さ
れ、前記上面部分の凹凸が前記側面部分の凹凸よりも大
きい第１の電極と、前記第１の電極上に形成された誘電
体膜と、前記誘電体膜上に形成された第２の電極とを有
するキャパシタを含むことを特徴とする半導体装置によ
っても達成される。
【０１０８】また、上記の半導体装置において、前記第
１の電極は、筒状に突出する突出部分を有するようにし
てもよい。
【０１０９】また、上記目的は、絶縁膜上にシリコン膜
を形成する工程と、前記シリコン膜上に、表面が粗面化
された粗面ポリシリコン膜を形成する工程と、エッチン
グに対してデポジションが相対的に強いエッチング条件
を用いることにより、前記粗面ポリシリコン膜の凹部領
域の前記粗面ポリシリコン膜及び前記シリコン膜を選択
的にエッチングし、前記粗面ポリシリコン膜の表面凹凸
よりも大きい表面凹凸を形成する工程とを有することを
特徴とする半導体装置の製造方法によっても達成され
る。
【０１１０】また、上記の半導体装置の製造方法におい
て、前記シリコン膜を形成する工程では、所定の形状に
パターニングされた前記シリコン膜を形成し、前記粗面
ポリシリコン膜を形成する工程では、前記絶縁膜上並び
に前記シリコン膜の上面及び側面に前記粗面ポリシリコ
ン膜を形成するようにしてもよい。
【０１１１】また、上記の半導体装置の製造方法におい
て、前記粗面ポリシリコン膜及び前記シリコン膜をエッ
チングする工程は、エッチングに対してデポジションが
相対的に弱いエッチング条件により、少なくとも前記絶
縁膜上に形成された前記粗面ポリシリコン膜が除去され
るまでエッチングする工程と、エッチングに対してデポ
ジションが相対的に強いエッチング条件により、前記シ
リコン膜の上面に所望の表面凹凸が形成されるまでエッ
チングをする工程とを有するようにしてもよい。
【０１１２】また、上記の半導体装置の製造方法におい
て、前記シリコン膜を形成する工程では、所定の形状に
パターニングされた前記シリコン膜を形成し、前記粗面
ポリシリコン膜を形成する工程では、前記シリコン膜の
上面及び側面に前記粗面ポリシリコン膜を選択的に形成
するようにしてもよい。
【０１１３】また、上記の半導体装置の製造方法におい
て、前記粗面ポリシリコン膜を形成する工程の後に、前
記粗面ポリシリコン膜及び前記シリコン膜を所定の形状
にパターニングする工程を有するようにしてもよい。
【０１１４】また、上記の半導体装置の製造方法におい
て、前記シリコン膜の形成の後に、前記シリコン膜に接
続され、前記絶縁膜上に突出するシリコンよりなる筒状
の構造体を形成する工程を有するようにしてもよい。
【０１１５】また、上記の半導体装置の製造方法におい
て、前記粗面ポリシリコン膜及び前記シリコン膜のエッ
チングには、ハロゲン系ガスと酸素ガスとの混合ガスを
用いることができる。
【０１１６】
【発明の効果】以上の通り、本発明によれば、ハロゲン
／Ｏ2系のエッチングガスを用いたデポジションの強い
条件により粗面ポリシリコン膜をエッチバックするの
で、蓄積電極の高さを減らすことなく、蓄積電極上の溝
を深くすることができる。したがって、粗面ポリシリコ
ン膜のエッチバックによりキャパシタ容量が減少するこ
とはなく、その逆にキャパシタ容量を増大することがで
きる。また、キャパシタ容量を維持するためにドープト
アモルファスシリコン膜の膜厚を予め厚くしたりする必
要がないので、製造工程を簡便にすることができる。
【図面の簡単な説明】
【図１】ラジカル入射量、イオン入射量及びエッチング
レートのスペース幅依存性を示すグラフである。
【図２】蓄積電極の高さの酸素流量依存性を示すグラフ
である。
【図３】Ｃｌ2／Ｏ2系及びＨＢｒ／Ｏ2系におけるデポ
ジションの強いエッチング条件を示すグラフである。
【図４】エッチングレート及び選択比の酸素流量依存性
を示すグラフである。
【図５】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
【図８】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
【図９】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。
【図１０】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図１１】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図１２】本発明の第３実施形態による半導体装置の構
造を示す概略断面図である。
【図１３】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図１４】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図１５】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
【図１６】本発明の第４実施形態による半導体装置の構
造を示す概略断面図である。
【図１７】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図１８】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図１９】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
【図２０】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その４）である。
【図２１】従来の半導体装置及びその製造方法を示す工
程断面図（その１）である。
【図２２】従来の半導体装置及びその製造方法を示す工
程断面図（その２）である。
【図２３】従来の半導体装置及びその製造方法を示す工
程断面図（その３）である。
【符号の説明】
１０…シリコン基板 １２…素子分離膜 １４…ゲート絶縁膜 １６…ゲート電極 １８…ソース／ドレイン拡散層 ２０…ソース／ドレイン拡散層 ２２…層間絶縁膜 ２４…コンタクトホール ２６…ドープトアモルファスシリコン膜 ２８…蓄積電極 ３０…粗面ポリシリコン膜 ３２…誘電体膜 ３４…セルプレート電極 ３６…ドープトアモルファスシリコン膜 ３８…ＰＳＧ膜 ４０…蓄積電極のコンタクト部分 ４２…ポリシリコン膜 ４４…蓄積電極の突出部分 １００…シリコン基板 １０２…素子分離膜 １０４…ゲート絶縁膜 １０６…ゲート電極 １０８…ソース／ドレイン拡散層 １１０…ソース／ドレイン拡散層 １１２…層間絶縁膜 １１４…コンタクトホール １１６…ドープトアモルファスシリコン膜 １１８…蓄積電極 １２０…粗面ポリシリコン膜 １２２…誘電体膜 １２４…セルプレート電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 上面部分に複数の略円柱を有する第１の
    電極と、前記第１の電極上に形成された誘電体膜と、前
    記誘電体膜上に形成された第２の電極とを有するキャパ
    シタを含むことを特徴とする半導体装置。
  2. 【請求項２】 側面部分及び上面部分が粗面化され、前
    記上面部分の凹凸が前記側面部分の凹凸よりも大きい第
    １の電極と、前記第１の電極上に形成された誘電体膜
    と、前記誘電体膜上に形成された第２の電極とを有する
    キャパシタを含むことを特徴とする半導体装置。
  3. 【請求項３】 絶縁膜上にシリコン膜を形成する工程
    と、 前記シリコン膜上に、表面が粗面化された粗面ポリシリ
    コン膜を形成する工程と、 エッチングに対してデポジションが相対的に強いエッチ
    ング条件を用いることにより、前記粗面ポリシリコン膜
    の凹部領域の前記粗面ポリシリコン膜及び前記シリコン
    膜を選択的にエッチングし、前記粗面ポリシリコン膜の
    表面凹凸よりも大きい表面凹凸を形成する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 前記シリコン膜を形成する工程では、所定の形状にパタ
    ーニングされた前記シリコン膜を形成し、 前記粗面ポリシリコン膜を形成する工程では、前記絶縁
    膜上並びに前記シリコン膜の上面及び側面に前記粗面ポ
    リシリコン膜を形成することを特徴とする半導体装置の
    製造方法。
  5. 【請求項５】 請求項４記載の半導体装置の製造方法に
    おいて、 前記粗面ポリシリコン膜及び前記シリコン膜をエッチン
    グする工程は、 エッチングに対してデポジションが相対的に弱いエッチ
    ング条件により、少なくとも前記絶縁膜上に形成された
    前記粗面ポリシリコン膜が除去されるまでエッチングす
    る工程と、 エッチングに対してデポジションが相対的に強いエッチ
    ング条件により、前記シリコン膜の上面に所望の表面凹
    凸が形成されるまでエッチングをする工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項３乃至５のいずれか１項に記載の
    半導体装置の製造方法において、 前記粗面ポリシリコン膜及び前記シリコン膜のエッチン
    グに、ハロゲン系ガスと酸素ガスとの混合ガスを用いる
    ことを特徴とする半導体装置の製造方法。
JP36635299A 1999-12-24 1999-12-24 半導体装置及びその製造方法 Withdrawn JP2001185698A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP36635299A JP2001185698A (ja) 1999-12-24 1999-12-24 半導体装置及びその製造方法
US09/631,834 US6686234B1 (en) 1999-12-24 2000-08-03 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP36635299A JP2001185698A (ja) 1999-12-24 1999-12-24 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001185698A true JP2001185698A (ja) 2001-07-06

Family

ID=18486576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP36635299A Withdrawn JP2001185698A (ja) 1999-12-24 1999-12-24 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US6686234B1 (ja)
JP (1) JP2001185698A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7073876B2 (ja) 2018-04-16 2022-05-24 株式会社デンソー 半導体装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008580B1 (ko) * 1990-06-22 1993-09-09 현대전자산업 주식회사 표면적이 극대화된 실리콘층 및 그 제조방법
KR940007391B1 (ko) * 1991-08-23 1994-08-16 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법
KR940009628B1 (ko) * 1991-11-16 1994-10-15 삼성전자 주식회사 커패시터 및 그 제조방법
KR960010002B1 (ko) * 1991-12-18 1996-07-25 삼성전자 주식회사 고집적 반도체 메모리장치의 커패시터 제조방법
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
JPH06151711A (ja) 1992-10-30 1994-05-31 Nec Corp 半導体装置の製造方法
US5401681A (en) * 1993-02-12 1995-03-28 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells
US5696014A (en) * 1994-03-11 1997-12-09 Micron Semiconductor, Inc. Method for increasing capacitance of an HSG rugged capacitor using a phosphine rich oxidation and subsequent wet etch
US5492848A (en) * 1994-03-18 1996-02-20 United Microelectronics Corp. Stacked capacitor process using silicon nodules
US5554557A (en) * 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
JPH1083985A (ja) * 1996-09-06 1998-03-31 Mitsubishi Electric Corp 化合物半導体の選択エッチング方法とこの方法を用いた化合物半導体装置の製造方法
TW350119B (en) * 1997-10-24 1999-01-11 Nan Ya Tech Corporation Manufacturing method and the structure of IC capacitors the invention relates to a manufacturing method and the structure of IC capacitors
KR19990041068A (ko) 1997-11-20 1999-06-15 윤종용 커패시터 하부전극의 브릿지를 예방하는 ｈｓｇ 커패시터 형성방법
US6037220A (en) * 1998-07-24 2000-03-14 Vanguard International Semiconductor Corporation Method of increasing the surface area of a DRAM capacitor structure via the use of hemispherical grained polysilicon
US6204141B1 (en) * 2000-09-13 2001-03-20 Taiwan Semiconductor Mfg. Co. Ltd. Method of manufacturing a deep trench capacitor

Also Published As

Publication number Publication date
US6686234B1 (en) 2004-02-03

Similar Documents

Publication Publication Date Title
JP4152276B2 (ja) 低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子及びその製造方法
JP2002033313A (ja) ディープ・トレンチ・シリコン・エッチングの反応性イオン・エッチング・ラグを低減する方法
KR100666387B1 (ko) 도전성 패턴의 제조 방법 및 반도체 소자의 제조 방법.
KR100413606B1 (ko) 캐패시터의 제조 방법
US7842593B2 (en) Semiconductor device and method for fabricating the same
US7018892B2 (en) Semiconductor capacitor structure and method for manufacturing the same
KR100207462B1 (ko) 반도체 장치의 커패시터 제조방법
US20060097410A1 (en) Semiconductor capacitor structure and method for manufacturing the same
KR100721579B1 (ko) 캐패시터의 제조 방법
JP2006191053A (ja) 半導体メモリ装置の製造方法
US7439126B2 (en) Method for manufacturing semiconductor memory
JP2001185698A (ja) 半導体装置及びその製造方法
KR100685674B1 (ko) 캐패시터의 제조 방법
US6093601A (en) Method of fabricating crown capacitor by using oxynitride mask
JP3987239B2 (ja) 半導体装置の製造方法
KR20090016815A (ko) 울퉁불퉁한 표면의 원통형 스토리지전극을 갖는 캐패시터의제조 방법
KR100691484B1 (ko) 반도체소자의 플러그 제조 방법
KR100948092B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100240891B1 (ko) 반도체장치의 캐패시터용 하부전극 형성방법
KR100300867B1 (ko) 실린더 구조의 반도체 소자의 전하저장 전극 형성방법
KR100875658B1 (ko) 반도체소자 제조방법
KR0165409B1 (ko) 반도체 장치의 커패시터 및 그 제조방법
KR0165419B1 (ko) 스페이서를 채용한 원통형 커패시터 제조방법
KR100875674B1 (ko) 캐패시터 누설을 방지하는 반도체소자 제조 방법
KR20070002798A (ko) 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070306