KR100300867B1

KR100300867B1 - 실린더 구조의 반도체 소자의 전하저장 전극 형성방법

Info

Publication number: KR100300867B1
Application number: KR1019990025014A
Authority: KR
Inventors: 백현철; 임규남
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2001-11-01
Also published as: KR20010004383A

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 실린더 구조의 전하저장 전극 형성방법에 관한 것이며, 실린더형 전하저장 전극을 형성함에 있어서, 구조의 변형이나 희생막의 변화를 가하지 않으면서 희생막 내의 보이드로 인하여 후속 공정시 실린더 구조가 떨어져 나가는 문제를 해결할 수 있는 반도체 소자의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 실린더 구조를 형성하기 위한 희생막 증착 후 실시되는 에치백시 증착 단계에서 발생한 보이드에 폴리머를 매립함으로써 후속 공정시 전하저장 전극이 산화되거나, 전하저장 전극이 떨어져 나가는 것을 방지한다.

Description

실린더 구조의 반도체 소자의 전하저장 전극 형성방법{A method for forming cylindrical storage node in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 실린더 구조의 전하저장 전극 형성방법에 관한 것이다.

일반적으로, DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 단위 셀의 면적은 축소되고 있음에도 불구하고, 반도체 소자의 동작 특성을 확보하기 위해서는 일정량 이상의 캐패시턴스를 유지해야 하는 과제를 안고 있다.

이와 같은 과제를 해결하고자 실린더형, 지느러미(fin)형, 풀무(bellows)형 등의 3차원 구조의 전하저장 전극이 제시되어 전하저장 전극의 표면적을 확보하고자 하였다. 이러한 3차원 구조의 전하저장 전극 중 실린더 구조가 양산에 적용되고 있다.

첨부된 도면 도 1a 내지 도 1c는 종래기술에 따른 실린더 구조의 전하저장 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(10)상에 평탄화된 층간절연막(11)을 형성하고 콘택홀을 형성한 다음, 콘택 플러그(12)를 형성한다.

이어서, 도 1b에 도시된 바와 같이 전체구조 상부에 희생막인 제1 PSG(phosphosilicate glass)막(13)을 형성하고, 전하저장 전극이 형성될 영역의 제1 PSG막(13)을 선택적으로 제거한 다음, 전체구조 표면을 따라 폴리실리콘막(14)을 증착하고, 전체구조 상부에 희생막인 제2 PSG막(15)을 증착한다. 이때, 제2 PSG막(15)에 보이드(A)가 형성된다.

다음으로, 도 1c에 도시된 바와 같이 제2 PSG막(15)을 에치백하여 폴리실리콘막(14)을 노출시키고, 제1 PSG막(13) 상의 폴리실리콘막(14)을 제거한다. 계속하여, 제1 PSG막(13) 및 제2 PSG막(15)를 습식 제거하여 전하저장 전극을 형성한다. 이때, 제2 PSG막(15) 내에 형성된 보이드(A)에 의해 제2 PSG막(15)의 에치백 및 습식 제거시 폴리실리콘막(14)의 저부(B)가 함께 식각되어 첨부된 도면 도 2에 도시된 바와 같이 후속 공정에서 전하저장 전극이 떨어져 나가거나, 유전체(도시되지 않음) 형성시 전하저장 전극의 산화로 인한 저항 증가 등의 문제점을 유발하였다.

이러한 문제점을 해결하기 위한 방법의 하나로 실린더 구조에 경사를 주어 산화막의 증착을 용이하게 하는 경우, 콘택 영역의 축소로 인한 저항 상승 문제와 캐패시터의 레이아웃 면적이 넓어지는 문제점이 있으며, BPSG 등을 희생산화막으로 사용하여 플로우를 통해 보이드를 제거하고자 하는 경우에는 열공정의 추가로 인한 크랙(crack) 발생 문제 등이 우려된다.

본 발명은 실린더형 전하저장 전극을 형성함에 있어서, 구조의 변형이나 희생막의 변화를 가하지 않으면서 희생막 내의 보이드로 인하여 후속 공정시 실린더 구조가 떨어져 나가는 문제를 해결할 수 있는 반도체 소자의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래기술에 따른 실린더 구조의 전하저장 전극 형성 공정도.

도 2는 전하저장 전극이 떨어져 나간 상태를 나타낸 주사전자현미경(SEM) 사진.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 실린더 구조의 전하저장 전극 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 실리콘 기판 21 : 층간절연막

22 : 콘택 플러그 23 : 제1 PSG막

24 : 폴리실리콘막 25 : 제2 PSG막

A : 보이드 B : 폴리머

C : 폴리실리콘막의 저부

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 전하저장 전극 형성방법은, 소정의 하부층이 형성된 기판 상에 제1 희생막을 형성하는 제1 단계; 전하저장 전극이 형성될 영역의 상기 제1 희생막을 선택 식각하는 제2 단계; 상기 제2 단계를 마친 전체구조 표면을 따라 전하저장 전극용 전도막을 형성하는 제3 단계; 상기 전도막 상에 제2 희생막을 형성하는 제4 단계; 상기 제2 희생막을 에치백하여 상기 전도막을 노출시키되, 상기 제4 단계에서 상기 제2 희생막 내에 발생한 보이드에 폴리머가 매립되도록 하는 제5 단계; 노출된 상기 전도막을 리세스시켜 상기 제1 희생막을 노출시키는 제6 단계; 및 상기 제1 및 제2 희생막을 제거하는 제7 단계를 포함하여 이루어진다.

즉, 본 발명은 실린더 구조를 형성하기 위한 희생막 증착 후 실시되는 에치백시 증착 단계에서 발생한 보이드에 폴리머를 매립함으로써 후속 공정시 전하저장 전극이 산화되거나, 전하저장 전극이 떨어져 나가는 것을 방지한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 실린더 구조의 전하저장 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 공정은 우선, 도 3a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(20)상에 평탄화된 층간절연막(21)을 형성하고 콘택홀을 형성한 다음, 콘택 플러그(22)를 형성한다. 이어서, 전체구조 상부에 희생막인 제1 PSG(phosphosilicate glass)막(23)을 형성하고, 전하저장 전극이 형성될 영역의 제1 PSG막(23)을 선택적으로 제거한 다음, 전체구조 표면을 따라 폴리실리콘막(24)을 증착하고, 전체구조 상부에 제2 PSG막(25)을 증착한다. 여기까지는 종래기술과 동일하며, 역시 제2 PSG막(25)에 보이드(A)가 형성된다.

다음으로, 도 3b에 도시된 바와 같이 제2 PSG막(25)을 에치백한다. 이때, 에치백 타겟은 제2 PSG막(25) 두께의 5∼30%로 하며, 다음과 같은 조건으로 건식 식각을 실시하여 보이드(A) 내에 폴리머(C)가 매립되도록 한다. 이때, 폴리머(C)에 의해 폴리실리콘막(24)의 저부(B)가 노출되지 않게 된다.

가) 소오스 가스 : C₂F₆, CH₂F₂, C₄F₈, CHF₃및 이들의 조합

나) 챔버 압력 : 100∼500mtorr

다) 파워 : 400∼1000W

계속하여, 도 3c에 도시된 바와 같이 제1 PSG막(23) 상의 폴리실리콘막(24)을 제거한다. 이때, 에치백 타겟은 폴리실리콘막(24) 두께의 25∼40%로 하며, 폴리실리콘과 산화막의 식각 선택비를 1:1로 하는 것이 보통이다. 이때에도 폴리머(C)에 의해 폴리실리콘막(24)의 저부(B)가 손상되지 않는다.

다음으로, 도 3d에 도시된 바와 같이 HF(또는 BOE) 용액을 사용하여 제1 PSG막(23) 및 제2 PSG막(25)을 습식 제거하여 전하저장 전극 패턴을 형성한다. 이때, 폴리머(C)가 함께 제거되며, 도시된 바와 같이 폴리실리콘막(24)의 저부(B)가 손상되지 않기 때문에 유전체 형성 공정시 전하저장 전극이 산화되거나, 후속 공정시 실린더 구조가 떨어져 나가는 것을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 폴리실리콘막의 리세싱(recessing)을 위하여 에치백 공정을 실시하는 경우를 일례로 들어 설명하였으나, 에치백 공정을 화학·기계적 연마(CMP) 공정으로 대체하여 실시하는 경우에도 본 발명을 적용할 수 있다.

또한, 전술한 실시예에서는 폴리실리콘막을 전하저장 전극용 전도막으로 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 전도막으로 대체하여 사용하는 경우에도 적용할 수 있다.

전술한 본 발명은 실린더 구조를 형성하기 위한 희생막 내에 발생한 보이드에 의하여 전하저장 전극이 산화되거나, 후속 공정시 전하저장 전극이 떨어져 나가는 것을 방지할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 향상시키는 효과를 기대할 수 있다.

Claims

소정의 하부층이 형성된 기판 상에 제1 희생막을 형성하는 제1 단계;

전하저장 전극이 형성될 영역의 상기 제1 희생막을 선택 식각하는 제2 단계;

상기 제2 단계를 마친 전체구조 표면을 따라 전하저장 전극용 전도막을 형성하는 제3 단계;

상기 전도막 상에 제2 희생막을 형성하는 제4 단계;

상기 제2 희생막을 에치백하여 상기 전도막을 노출시키되, 상기 제4 단계에서 상기 제2 희생막 내에 발생한 보이드에 폴리머가 매립되도록 하는 제5 단계;

노출된 상기 전도막을 리세스시켜 상기 제1 희생막을 노출시키는 제6 단계; 및

상기 제1 및 제2 희생막을 제거하는 제7 단계

를 포함하여 이루어진 반도체 소자의 전하저장 전극 형성방법.
제1항에 있어서,

상기 제1 및 제2 희생막이,

산화막인 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
제2항에 있어서,

상기 제5 단계에서,

C₂F₆, CH₂F₂, C₄F₈, CHF₃가스 중 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
제3항에 있어서,

상기 제5 단계에서,

400∼1000W의 파워 및 100∼500mtorr의 압력 조건을 사용하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
제1항에 있어서,

상기 제7 단계에서,

상기 제1 및 제2 희생막을 습식 제거하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
제2항에 있어서,

상기 제1 및 제2 희생막이,

PSG(phosphosilicate glass)막인 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 제5 단계에서,

상기 제2 희생막의 에치백 타겟을 상기 제2 희생막의 5∼30%로 설정하여 상기 에치백을 실시하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성방법.