KR100318430B1 - 반도체 소자의 실린더형 전하저장 전극 형성방법 - Google Patents

Abstract

본 발명은 스페이서 형성 시 발생하는 테일 현상에 의해 유발되는 브릿지 페일 현상을 방지할 수 있는 습식식각의 특징인 등방성 식각을 이용하여 스페이서 형성을 위한 전도막 증착 전, 테일 현상이 유발되는 영역에 언더컷(Undercut) 영역을 발생시켜 브릿지 페일 현상 방지에 따른 보다 안정적인 실린더 구조의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부층상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계; 상기 제2 단계가 완료된 결과물의 상부에 제1전도막을 형성하는 제3 단계; 상기 제1전도막 상부에 희생막을 형성하는 제4 단계; 상기 희생막 및 상기 제1전도막을 단위 전하저장전극별로 패터닝하는 제5 단계; 상기 층간절연막을 등방성 식각하여 상기 제1전도막의 하부에 언더컷 영역을 형성하는 제6 단계; 상기 제6 단계 수행 후, 전체구조 표면을 따라 제2전도막을 형성하는 제7 단계; 상기 제2전도막을 이방성 전면 식각하여 상기 언더컷 영역과 상기 제1전도막 및 상기 희생막 측벽에 스페이서 전도막을 형성하는 제8 단계; 및 상기 희생막을 제거하는 제9 단계를 포함하여 이루어진다.

Description

반도체 소자의 실린더형 전하저장 전극 형성방법{A method for forming cylindrical storage node in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 실린더형 전하저장 전극 형성방법에 관한 것이다.

캐패시터의 정전용량(capacitance)은 캐패시터 유전막의 두께에 반비례하고, 전하저장전극의 표면적 및 캐패시터 유전막의 유전률에 비례하는데, 반도체 장치가 고집적화됨에 따라 캐패시터의 정전용량을 증가시키기 위하여 다양한 기술의 개발이 요구되고 있다.

이와 같은 과제를 해결하고자 캐패시터의 전하저장전극을 단순 스택 구조와 같은 2차원 구조에서 실린더(cylinder) 구조, 지느러미(fin) 구조, 풀무(bellows) 구조 등의 다양한 3차원 구조의 전하저장 전극이 제시되어 전하저장 전극의 표면적을 확보하는 기술이 제시되는데, 그 중 실린더 구조의 전하저장 전극이 현재까지도 적용되고 있다.

첨부된 도면 도1a 내지 도1c는 종래기술에 따른 실린더 구조의 전하저장전극형성공정을 나타낸 것이고, 도2는 상기 실린더 구조의 전하저장 전극 형성 후의 모습을 주사전자현미경(Scaning Electron Microscope, SEM)으로 찍은 사진을 나타내고 있다.

종래의 실린더 구조의 형성공정은 먼저, 도1a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(10)상에 평탄화된 층간절연막(11)을 형성하고 콘택홀을 형성한 다음, 전체구조 상부에 폴리실리콘막(12)을 콘택홀이 충분히 매립되도록 증착한다.

이어서, 도1b에 도시된 바와 같이 전체구조 상부에 희생막(13)을 증착하고, 전하저장전극이 형성될 영역의 상기 희생막(13) 및 폴리실리콘막(12)을 패터닝한 다음, 전체구조 표면을 따라 다시 폴리실리콘막(14)을 증착한다.

다음으로, 도1c에 도시된 바와 같이 폴리실리콘막(14)을 전면성 건식식각하여 패터닝된 희생막(13)의 측벽에 폴리실리콘막(14)이 스페이서(Spacer) 형태로 형성되도록 한다. 다음으로, 내부에 남아있는 상기 희생막(13)을 제거하여 실린더 구조의 전하저장 전극 형성공정을 완료한다.

그러나, 상기와 같이 전면성 건식식각법을 사용하여 스페이서를 형성할 때 폴리실리콘막(14)의 하부가 깨끗하게 제거되지 않고 꼬리 형태로 남는 테일(Tail)현상(A)이 발생하는 문제점이 있다.

반도체 소자의 고집적화에 따른 디자인 룰의 축소로 인해 소자간의 공간이 좁아짐에 따라 이러한 테일현상(A)은 브릿지 페일(Bridge Fail) 현상으로 확대되는 문제점이 있다.

도2는 종래 기술에 따라 형성된 전하저장전극의 주사전자현미경(Scanning Electron Microscope)사진으로써, 전술한 바와 같은 이유로 전하저장전극(4)간에 브릿지 페일 현상(B)이 나타남을 확인할 수 있다.

한편, 도3은 캐패시터의 용량확보, 즉 전하저장전극의 표면적증가를 위해 근래에 들어 사용되고 있는, 반구형 실리콘 그레인(hemi-spherical silicon grain, HSG)을 적용한 전하저장전극의 평면 구조를 도시한 도면이다.

상기 도3에 도시된 바와 같이 종래의 상기 실린더 구조 전하저장 전극의 표면에 반구형 실리콘 그레인(hemi-spherical silicon grain, HSG, 30)을 형성하게 되면, 전술한 테일(Tail)현상에 의해 전하저장 전극간의 브릿지 페일 현상(C)이 더욱 심화되는 문제점이 있다.

본 발명은 스페이서 형성 시 발생하는 테일 현상에 의해 유발되는 브릿지 페일 현상을 방지할 수 있는 습식식각의 특징인 등방성 식각을 이용하여 스페이서 형성을 위한 전도막 증착 전, 테일 현상이 유발되는 영역에 언더컷(Undercut) 영역을 발생시켜 브릿지 페일 현상 방지에 따른 보다 안정적인 실린더 구조의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.

도1a 내지 도1c는 종래기술에 따른 실린더 구조의 전하저장전극형성공정을 도시한 도면.

도2는 종래기술에 따른 실린더 구조의 전하저장 전극 형성 후의 모습을 주사전자현미경(Scaning Electron Microscope, SEM)으로 찍은 사진.

도3은 반구형 실리콘 그레인(hemi-spherical silicon grain, HSG)을 적용한 전하저장전극의 평면 구조를 도시한 도면.

도4a 내지 도4f는 본 발명의 일실시예에 따른 실린더 구조의 전하저장 전극 형성 공정을 도시한 도면.

도5는 본 발명의 일실시예에 따른 실린더 구조의 전하저장 전극 형성 후의 모습을 주사전자현미경(Scaning Electron Microscope, SEM)으로 찍은 사진.

*도면의 주요부분에 대한 부호의 간단한 설명

40 : 반도체 기판 41 : BPSG막

42 : PE-TEOS막 43 : PSG막

45 : 제1폴리실리콘막 47a : 측벽스페이서

상기 목적을 달성하기 위한 본 발명은, 소정의 하부층상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계; 상기 제2 단계가 완료된 결과물의 상부에 제1전도막을 형성하는 제3 단계; 상기 제1전도막 상부에 희생막을 형성하는 제4 단계; 상기 희생막 및 상기 제1전도막을단위 전하저장전극별로 패터닝하는 제5 단계; 상기 층간절연막을 등방성 식각하여 상기 제1전도막의 하부에 언더컷 영역을 형성하는 제6 단계; 상기 제6 단계 수행 후, 전체구조 표면을 따라 제2전도막을 형성하는 제7 단계; 상기 제2전도막을 이방성 전면 식각하여 상기 언더컷 영역과 상기 제1전도막 및 상기 희생막 측벽에 스페이서 전도막을 형성하는 제8 단계; 및 상기 희생막을 제거하는 제9 단계를 포함하여 이루어진다.

즉, 본 발명은 습식식각의 특징인 등방성 식각을 이용하여 스페이서 형성을 위한 전도막 증착 전, 테일 현상이 유발되는 영역에 언더컷(Undercut) 영역을 형성시킨 상태에서 스페이서 형성을 위한 전도막을 증착함으로써, 스페이서 형성을 위한 후속 전면 식각 시 테일 현상을 방지할 수 있는 기술이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4a 내지 도4f는 본 발명의 일실시예에 따른 실린더 구조의 전하저장 전극 형성 공정을 도시한 도면으로 하부의 전극 및 층간절연막은 도시하지 않았다.

본 실시예에 따르면 먼저, 도4a에 도시된 바와 같이 소정의 하부층이 형성된 반도체 기판(40) 상부에 층간절연막을 형성한다. 이때, 상기 층간절연막은 적층구조로 형성을 한다. 이를 구체적으로 살펴보면 먼저, 하부의 비트라인(도시되지 않음)과의 절연을 위해 BPSG막(41)을 증착하고, 계속하여 상기 BPSG막(41)의 보호를목적으로 하며 HF 또는 BOE용액에 대해 습식식각 속도가 현저히 낮은 산화막인 PE-TEOS막(42)을 증착하고, 언더컷 영역 형성을 위해 HF 또는 BOE용액에 대해 습식식각 속도가 빠른 산화막인 PSG막(43)을 1500Å 내지 4000Å정도 증착한다.

다음으로, 전하저장전극 형성을 위한 감광막 패턴(44)을 형성한 후 이를 마스크로 하여 상기 PSG막(43), 상기 PE-TEOS막(42) 및 상기 BPSG막(41)을 선택식각하여 콘택홀을 형성한다.

다음으로, 도4b에 도시된 바와 같이 전체 구조물의 상부에 콘택홀이 충분히 매립될 수 있도록 제1폴리실리콘막(45)을 증착한다.

계속하여, 도4c에 도시된 바와 같이 상기 제1폴리실리콘막(45) 상부에 스페이서 구조를 형성하기 위한 감광막을 도포하고 이를 패터닝하여 감광막 패턴(46)을 형성한 후, 이를 마스크로 하여 상기 제1폴리실리콘막(45)을 선택식각한다.

계속하여, 도4d에 도시된 바와 같이 등방성 식각특성을 가진 300:1 ~ 50:1의 HF용액에서 10″~ 200″동안 상기 PSG막(43)의 습식식각을 수행하여 패터닝된 제1폴리실리콘막(45)의 하부에 언더컷(undercut) 영역을 형성한다. 물론, HF용액을 대신하여 BOE용액을 사용할 수 있으며, 등방성 건식식각을 수행할 수도 있다.

다음으로, 도4e에 도시된 바와 같이 전체 구조물의 표면을 따라 제2폴리실리콘막(47)을 670Å정도 증착한다. 이때에도 언더컷 영역의 프로파일이남아 있도록 한다.

다음으로, 도4f에 도시된 바와 같이 상기 제2폴리실리콘막(47)을 전면 식각하여 측벽 스페이서(47a)를 형성한 다음, 상기 감광막 패턴(46)을 제거하여 실린더형 전하저장전극 형성을 완료한다. 여기서, 상기 전면 식각은 평행 플레이트(Pararell Plate), RIE(reactive ion etching), MERIE(magnetically enhanced reactive ion etching), Helicon(PMT), Helical(HDP), TCP(transfomer coupled plasma), ICP, ECR(electron cyclotron resonance) 방식과 같이 고밀도 플라즈마 소오스를 이용하는 플라즈마 건식식각법으로 수행한다. 구체적으로는, SF₄, CF₄, CHF₃, C₂H₆와 같은 플로오린(Fluorine)계열의 가스나 Cl₂또는 O₂가스를 단독으로 또는 혼합하여 플라즈마를 형성하고, 100 ~ 3000mT의 챔버내부 압력, 100 ~ 2000W의 파워(Power), 10 ~ 200℃의 챔버벽 온도 및 0 ~ 100℃의 ESC온도 조건으로 식각을 수행한다. 한편, 감광막 패턴(46)의 제거는 기존의 습식 및 건식제거를 모두 적용할 수 있다.

도5는 본 발명의 일실시예에 따른 실린더 구조의 전하저장 전극 형성 후의 모습을 주사전자현미경으로 찍은 사진으로써, 전극간에 브릿지 페일이 일어나지 않았음이 잘 나타나 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 언더컷 영역 형성을 위한 층간절연막으로 PSG를 사용하는 경우를 일례로 들어 설명하였으나, 다른 절연막을 사용하는 경우에도 본 발명을 적용할 수 있다. 또한, 감광막을 다른 물질막, 즉 언더컷 영역 형성을 위한 층간절연막과 식각선택비를 갖는 물질막을 사용하는 경우에도 본 발명을 적용시킬 수가 있다.

본 발명은 전하저장전극간의 브릿지 페일 감소 및 안정적인 전하저장전극 형성에 따른 소자의 신뢰성 향상 효과 및 수율 향상의 효과가 있다.

Claims (5)

1. 반도체 소자 제조방법에 있어서,

   소정의 하부층상에 층간절연막을 형성하는 제1 단계;

   상기 층간절연막을 선택식각하여 콘택홀을 형성하는 제2 단계;

   상기 제2 단계가 완료된 결과물의 상부에 제1전도막을 형성하는 제3 단계;

   상기 제1전도막 상부에 희생막을 형성하는 제4 단계;

   상기 희생막 및 상기 제1전도막을 단위 전하저장전극별로 패터닝하는 제5 단계;

   상기 층간절연막을 등방성 식각하여 상기 제1전도막의 하부에 언더컷 영역을 형성하는 제6 단계;

   상기 제6 단계 수행 후, 전체구조 표면을 따라 제2전도막을 형성하는 제7 단계;

   상기 제2전도막을 이방성 전면 식각하여 상기 언더컷 영역과 상기 제1전도막 및 상기 희생막 측벽에 스페이서 전도막을 형성하는 제8 단계; 및

   상기 희생막을 제거하는 제9 단계

   를 포함하여 이루어지는 반도체 소자의 실린더 구조 전하저장전극 형성방법.
2. 제1항에 있어서,

   상기 층간절연막이,

   상기 하부층과의 절연을 위한 제1층간절연막;

   상기 제1층간절연막 상에 제공되며, 상기 등방성 식각 시 상기 제1층간절연막을 보호하기 위한 제2층간절연막; 및

   상기 제2층간절연막 상에 제공되며, 상기 등방성 식각 시 식각에 대하여 빠르게 반응하도록 하기 위한 제3층간절연막

   을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 실린더 구조 전하저장전극 형성방법.
3. 제2항에 있어서,

   상기 등방성 식각이

   산화막 습식식각 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자의 실린더 구조 전하저장전극 형성방법.
4. 제2항 또는 제3항에 있어서,

   상기 제1층간절연막은 BPSG이고, 상기 제2층간절연막은 PE-TEOS이며, 상기 제3층간절연막은 PSG 또는 BPSG인 것을 특징으로 하는 반도체 소자의 실린더 구조 전하저장전극 형성방법.
5. 제2항 또는 제3항에 있어서,

   상기 희생막이 감광막인 것을 특징으로 하는 반도체 소자의 실린더 구조 전하저장전극 형성방법.