KR0132859B1 - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법

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KR0132859B1 KR1019930025136A KR930025136A KR0132859B1 KR 0132859 B1 KR0132859 B1 KR 0132859B1 KR 1019930025136 A KR1019930025136 A KR 1019930025136A KR 930025136 A KR930025136 A KR 930025136A KR 0132859 B1 KR0132859 B1 KR 0132859B1
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Abstract

신규한 반도체장치의 커패시터 제조방법이 개시되어 있다.
반도체기판 상에 제1도전층을 형성하고, 상기 제1도전층을 패터닝하여 제1패턴을 형성한 후, 결과물 전면에 제2도전층 및 제1물질층을 차례로 형성한다. 상기 제1물질층을 이방성식각하여 상기 제2도전층의 측벽에 스페이서를 형성한 다음, 상기 스페이서를 마스크로 하여 상기 제2도전층 및 제1패턴을 일부 식각함으로써 제2패턴을 형성하고, 결과물 전면에 제3도전층을 형성한다. 결과물 전면에 상기 제3도전층을 식각대상물로 한 이방성식각을 행하여 원통형 스토리지전극을 형성한 다음, 상기 스페이서를 제거한다. 공정단순화를 도모하여 커패시턴스를 용이하게 증가시킬 수 있다.

Description

반도체장치의 커패시터 제조방법
제1도 내지 제3도는 종래방법에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.
제4도는 본 발명에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 평면도.
제5도 내지 제8도는 본 발명의 제1실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.
제9도는 본 발명의 제1실시예에 의해 제조된 커패시터를 도시한 SEM사진.
제10도 내지 제12도는 본 발명의 제2실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.
제13도 내지 제16도는 본 발명의 제3실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.
＊ 도면의 주요부분에 대한 부호의 설명
1,10 : 반도체 기판 17,32 : 식각저지층
29,34 : 물질층 60,70,80 : 제1도전층
62,74,86 : 제2도전층 66 : 제3도전층
64,72,84 : 스페이서 100,200 : 스토리지 전극
110,210 : 유전체막 120,220 : 플레이트전극
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 커패시턴스를 용이하게 증가시킬 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.
메모리셀 면적의 감소에 따른 커패시턴스의 감소는 DRAM의 집적도증가에 심각한 장애요인이 되는데, 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 한다.
64Mb 급 이상으로 고집적화되는 DRAM에 있어서, 일반적인 2차원적인 구조의 스택 커패시터를 사용한다면 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 사용해도 충분한 커패시턴스를 얻기가 힘들기 때문에 3차원적 구조의 스택 커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 핀(Fin) 구조, 스프레드 스택(Spread Stack) 구조, 및 원통전극(Cylinder Electrode) 구조 등은 커패시턴스 증가를 위해 제안된 대표적인 3차원적 구조의 스토리지전극들이다.
3차원적 스택 커패시터 구조에 있어서, 특히 원통형구조는 원통의 외면뿐만 아니라 내면까지 유효커패시터 면적으로 이용할 수 있어 64Mb급 이상의 고집적 메모리셀에 적합한 구조로 채택되고 있는데, 현재는 단순한 원통구조를 개량하여 커패시턴스를 더욱 증가시킬 수 있는 새로운 커패시터 제조방법들이 제안되고 있다.
IEEE Transcation on Electron Device '91에 발표된 논문, Crown-Shaped Stacked-Capacitor Cell for 1.5V Operation 64Mb DRAMs에서 제안된 CROWN 셀 구조는, 원통전극을 이중의 벽을 가진 왕관모양으로 형성하여 커패시턴스를 증가시킨다. 그러나, 통상의 64Mb급 DRAM 공정에서 사용하는 i-선(파장 365㎚) 노광 기술로는 약 0.8×1.6㎛2의 셀 사이즈에서 인접한 커패시터와의 간격을 한계 노광 선폭인 0.2㎛ 이하로 단축시키지 못하므로, 커패시턴스를 최대화할 수 없다.
본 출원인 (발명자: 안 태혁 등)은 이와 같은 문제점을 해결할 수 있는 새로운 커패시터 제조방법을 발명하여 이를 한국특허 출원 제93-5901호로 출원한 바 있으며, 상기 한국특허 출원은 현재 한국특허청에 계속중이다.
제1도 내지 제3도는 상기 안 등의 커패시터의 제조방법을 설명하기 위한 단면도들이다.
제1도를 참조하면, 필드산화막(2)에 의해 활성영역이 한정된 반도체기판(1)의 상기 활성영역에, 드레인영역(6)과 상기 드레인영역과 접속되는 비트라인(11)을 공유하며, 각각이 하나씩의 소오스영역(4)과 게이트전극(8)을 구비하는 트랜지스터를 형성한 후, 상기 트랜지스터를 절연시키기 위한 목적으로 절연층(13)을 결과물 전면에 형성한다.
이어서, 상기 반도체기판의 표면을 평탄화시킬 목적으로 평탄화층(15)을 형성한 다음, 상기 평탄화층(15) 상에, 실리콘질화막 및 산화막을 차례로 적층하여 식각저지층(17) 및 제1물질층(29)을 형성한다. 계속해서, 사진식각 공정으로 상기 소오스영역(4) 상에 적층된 물질층들을 식각하여 콘택홀을 형성한 후, 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 한다) 방법으로 불순물이 도우프된 다결정실리콘을 증착하여 제1도전층(50)을 형성한다. 이어서, 상기 제1도전층(50) 전면에 산화막 및 다결정실리콘층을 CVD방법으로 차례로 적층하여 제2 및 제3물질층을 형성한 후, 사진식각 공정으로 상기 제3물질층을 패터닝하여 원통전극을 형성하기 위한 제1패턴(55)을 형성한다. 다음에, 결과물 전면에 저온산화막을 CVD방법으로 증착하고, 이를 이방성식각함으로써 상기 제1패턴(55)의 측벽에 스페이서(46)를 형성한다. 이때, 상기 제2물질층은 제1패턴의 바닥부분(48a)을 제외한 부분이 함께 식각된다.
제2도를 참조하면, 상기 스페이서(46)를 마스크로 하고 상기 제1물질층(29)을 식각 종점 검출층으로 한 이방성식각을 행하여 제1도전층을 식각한 후(이때, 상기 제1패턴도 함께 제거된다), 남아있던 제2물질층을 이방성식각으로 제거한다. 이때, 상기 제1물질층(29)이 과도하게 식각될 수 있어(A 참조), 후속공정인 플레이트전극 형성후 보이드 (void)가 발생할 수 있다. 이어서, 결과물 전면에 불순물이 도우프된 다결정실리콘을 CVD방법으로 증착하여 제2도전층을 형성하고, 이를 이방성식각하여 상기 스페이서(46)의 양 측벽에 원통전극 (52a,52b)들을 형성한다.
제3도를 참조하면, 상기 스페이서 및 제1물질층을 습식식각으로 게거하여, 이중 원통전극을 갖는 스토리지전극(200)을 형성한다. 이어서, 상기 스토리지전극(200)의 전면에 유전체막(210) 및 플래이트전극(220)을 차례로 형성함으로써, 커패시터(C1,C2)들을 완성한다.
상술한 종래의 커패시터 제조방법에 의하면, 스토리지전극을 형성하기 위한 실제 마스크패턴에 의해 내부 원통전극을 형성하고, 외부 원통전극을 상기 내부 원통전극에 셀프얼라인 방식으로 형성하기 때문에 이웃한 커패시터와의 간격을 한계 노광 선폭 이하로 단축할 수 있다.
그러나, 상기 제2도에서 설명한 바와 같이 상기 제1물질층이 과도 식각될 경우, 플레이트전극을 형성한 후 보이드가 발생하여 메모리셀의 신뢰성을 저하시키게 된다.
따라서, 본 발명의 목적은 커패시턴스를 용이하게 증가시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 신뢰성있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
상기 목적 및 다른 목적을 달성하기 위한 본 발명의 제1방법은, 반도체기판 상에, 상기 기판의 도전영역에 접속되는 제1 도전층패턴을 형성하는 단계; 상기 제1 도전층 패턴이 형성된 결과물 전면에 제2도전층을 형성하는 단계; 상기 제2도전층의 측벽에 스페이서를 형성하는 단계; 상기 제2도전층 및 제1 도전층 패턴을 소정의 깊이로 식각하여 상기 스페이서를 소정의 길이만큼 돌출시키는 단계; 상기 결과물 전면에 제3도전층을 형성하는 단계; 상기 스페이서의 양측면에 실린더형 스토리지전극을 형성하는 단계; 및 상기 스페이서를 제거하는 단게를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제2방법은, 반도체기판 상에, 상기 기판의 도전영역에 접속되는 제1도전층을 형성하는 단계; 상기 제1도전층을 일부 식각하여 단차부를 갖는 제1패턴을 형성하는 단계; 상기 제1도전층을 일부 식각하여 단차부를 갖는 제1패턴을 형성하는 단계; 상기 제1패턴이 형성된 결과물 전면에 제1물질층을 형성하여 상기 제1패턴의 단차부에 스페이서를 형성하는 단계; 상기 결과물 전면에 제2 도전층을 형성하는 단계; 상기 스페이서를 소정의 길이만큼 돌출시키는 단계; 상기 스페이서의 양측면에 원통형 스토리지전극을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제3방법은, 반도체기판 상에 제1도전층을 형성하는 단계; 상기 제1도전층 상에 제1물질층을 형성하는 단계; 상기 제1물질층을 패터닝하여 제1패턴을 형성하는 단계; 상기 제1패턴이 형성된 결과물 전면에 제2물질층을 형성하는 단계; 상기 제2물질층을 이방성식각하여 제1패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서와 제1패턴을 마스크로 하여 상기 제1도전층을 식각함으로써 제2패턴을 형성하는 단계; 상기 제1패턴을 제거하고, 결과물 전면에 제2도전층을 형성하는 단계; 결과물 전면에 상기 제2도전층을 식각대상으로 한 이방성식각을 행하여 원통형 스토리지전극을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명은, 커패시터의 스토리지전극을 형성하기 위한 도전층들 및 물질층들의 증착단계를 감소시킬 수 있으며, 식각공정시 식각 종점 검출층을 이용하기 때문에 과도식각(Over etch)을 행하여 잔류물(Stringer)이 발생하는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
제4도는 본 발명에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 평면도이다. 참조부호 P1은 반도체기판에 활성영역을 한정하기 위한 소자분리 영역을 형성하기 위한 마스크패턴이고, P2는 게이트전극을 형성하기 위한 마스크패턴이며, P3는 스토리지전극을 트랜지스터의 소오스여영에 접속시키는 콘택홀을 형성하기 위한 마스크패턴이고, P4는 스토리지전극을 형성하기 위한 마스크패턴이며, P5는 비트라인을 트랜지스터의 드레인영역에 접속시키는콘택홀을 형성하기 위한 마스크패턴이고, P6는 비트라인을 형성하기 위한 마스크패턴을 나타낸다.
제5도 내지 제8도는 본 발명의 제1실시에에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
제5도는 트랜지스터가 형성된 반도체기판(10), 상에 평탄화층(30), 식각저지층(32), 물질층(34) 및 제1도전층(60)을 형성하는 단계를 도시한다. 필드산화막(12)에 의해 활성영역이 한정된 반도체기판(10)의 상기 활성영역에, 드레인영역(16)과, 상기 드레인영역에 접속되는 비트라인(20)을 공유하며, 각각이 하나씩의 소오스영역(14)과 게이트전극(18)을 구비하는 트랜지스터들을 형성한 후, 상기 트랜지스터가 형성되어 있는 반도체기판 전면에 상기 트랜지스터를 절연시키기 위한 목적으로 절연층(19)을 형성한다. 이어서, 상기 트랜지시터 및 비트라인을 제조하는 공정에 의해 그 표면에 굴곡이 발생한 상기 반도체기판(10)의 표면을 평탄화시킬 목적으로 평탄화층(30)을 형성하고, 상기 평탄화층(30)상에, 예컨데 50∼300Å 두께의 실리콘질화막 및 500∼2,000Å 두께의 산화막을 차례로 적층하여 식각저지층(32) 및 물질층(34)을 형성한다. 여기서, 상기 식각저지층(32)을 구성하는 물질은 물질층(34)을 제거하기 위한 습식식각에 대해 상기 물질층과는 식각율이 다른 물질을 사용하며, 상기 물질층(34)을 구성하는 물질은 임의의 이방성식각에 대해 이후의 제1도전층을 구성하는 물질과는 다른 식각율(A물질의 식각율을 1로 했을 경우, B물질의 식각율은 4이상으로 하는 것이 바람직하다)을 갖는 물질을 사용한다. 이어서, 상기 제4도의 마스크패턴(P3)을 이용하여 상기 소오스영역(14)상에 적층되어 있는 물질층(34), 식각저지층(32), 평탄화층(30) 및 절연층(19)을 부분적으로 제거해냄으로써, 스토리지전극을 소오스영역(14)에 접속시키기 위한 콘택홀(도시되지 않음)을 형성한다. 다음에, 상기 콘택홀이 형성된 반도체기판(10) 상에, 예컨데 불순물이 도우프된 다결정실리콘과 같은 도전물질을 CVD 방법에 의해 4,000∼6,000Å 정도의 두께로 증착하여 제1도전층(60)을 형성한다.
이때, 상기 제1도전층(60)은 콘택홀을 채우면서 그 표면이 평탄화되도록 형성되는 것이 바람직하다.
제6도는 제1패턴(60a), 제2도전층(62) 및 스페이서(64)를 형성하는 단계를 도시한다. 상기 제4도의 마스크패턴(P4)를 이용하여 상기 제1도전층 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 마스크로 하여 제1도전층을 식각함으로써, 각 셀 단위로 분리된 제1패턴(60a)들을 형성한다. 이어서, 상기 포토레지스트패턴을 제거하고, 결과물 전면에, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질 및 산화물을 CVD방법에 의해 각각 500∼1,500Å 두께로 증착하여 제2도전층(62) 및 제1물질층(도시되지 않음)을 형성한다. 다음에, 상기 제1물질층을 이방성식각하여 상기 제2도전층(62)의 측벽에 제1물질층을 이방성식각하여 상기 제2도전층(62)의 측벽에 제1물질층으로 이루어진 스페이서(64)를 형성한다. 여기서, 상기 제1물질층을 구성하는 물질은 임의의 이방성식각에 대해 상기 제2도전층을 구성하는 물질과는 식각율이 다른물질을 사용하며, 상기 제2도전층을 구성하는 물질은 임의의 이방성식각에 대해 상기 제1도전층을 구성하는 물질과는 비슷한 식각율을 갖는 물질을 사용한다.
제7도는 제2패턴(60a,62a) 및 제3도전층(66)을 형성하는 단계를 도시한다. 결과물 전면에, 상기 스페이서(64)를 식각마스크로 하고 상기 물질층(34)을 식각 종점 검출층으로 한 이방성식각을 행하여 상기 제2도전층 및 제1패턴을 식각함으로써, 제2도전층(62a)과 제1패턴(60a)로 이루어진 제2패턴을 형성한다. 상기 이방성식각 공정시, 제1 및 제2도전층에 대해 식가율이 다른 물질층(34)을 식각 종점 검출층으로 사용하기 때문에, 과도 식각을 수행할 수 있어 도전층들의 잔류물이 생기는 것을 방지할 수 있다. 이때, 상기 제2패턴의 두께(1)는 1,000∼2,000Å정도가 되도록 한다. 이어서, 상기 제2패턴(60a,62a)이 형성된 결과물 전면에, 임의의 이방성식각에 대해 상기 스페이서를 구성하는 물질과는 식각선택성이 좋고, 상기 제2패턴을 구성하는 물질과는 비슷한 식각율을 갖는 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 CVD방법으로 500∼1,500Å 정도의 두께로 증착하여 제3도전층(66)을 형성한다.
제8도는 커패시터(C1,C2)들을 완성하는 단계를 도시한다. 결과물 전면에, 상기 제3도전층(제7도의 참조부호66)을 식각대상으로 하고 상기 스페이서(제7도의 참조부호 64) 및 물질층(제7도의 참조부호 34)을 식각종점 검출층으로 한 이방성식각을 행함으로써, 스페이서의 양 측벽에 제3도전층으로 이루어진 이중 원통전극을 형성한다. 이때, 상기 제3도전층과 비슷한 식각율을 갖는 제2패턴(제7도의 참조부호 60a,62a)도 일부 식각되어, 바닥으로부터의 단차가 거의 같게 된다. 이어서, SBOE(Surfactant Buffered Oxide Etchant; NH4F 와 HF의 혼합물에계면활성제를 첨가한 물질)에서 1∼2분 정도 습식식각을 행하여 상기 스페이서 및 물질층을 제거하여 이중의 원통전극을 갖는 스토리지전극(100)을 형성한 다음, 상기 스토리지전극의 전면에, 예컨대 ONO(Oxide/Nitride/Oxide) 또는 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 도포하여 유전체막(110)을 형성한다. 계속해서, 불순물이 도우프된 다결정실리콘과 같은 도전물질을 상기 유전체막 전면에 증착하여 플레이트전극(120)을 형성함으로써, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 이루어진 커패시터(C1,C2)들을 완성한다.
상술한 본 발명의 제1실시예에 의하면, 3회의 도전층 증착단계와 1회의 물질층 증착단계의 총 4단계의 증착공정에 의해 스토리지전극을 형성할 수 있으므로 공정단순화를 도모할 수 있다. 또한, 모든 식각공정이 식각 종점 검출층을 이용하여 행해지기 때문에 공정제어성을 확보할 수 있으며, 원통전극을 형성하기 위한 스페이서 두께를 조절하여 인접한 커패시터와의 간격을 한계노광 선폭 이하로 단축시킬 수 있으므로 커패시턴스를 용이하게 증가시킬 수 있다.
제9도는 본 발명의 제1실시예에 의해 제조된 커패시터를 도시한 SEM 사진이다.
상기 제9도에 도시된 바와 같이, 본 발명에 의한 커패시터는 식각종점 검출층을 이용한 식각공정으로 형성되기 때문에, 과도식각을 할 수 있어 잔류물이 발생되지 않으며, 종래의 커패시터 제조방법에서 문제시되는 보이드가 발생되지 않는다. 따라서, 신뢰성있는 커패시터를 확보할 수 있다.
제10도 내지 제12도는 본 발명의 제2실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
제10도는 제1패턴(70) 및 스페이서(72)를 형성하는 단계를 도시한다. 상기 제1실시예의 제5도에서 설명한 방법과 동일한 방법으로 트랜지스터의 소오스영역(14)를 노출시키는 콘택홀을 형성한 다음, 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 CVD방법에 의해 4,000∼6,000Å 정도의 두께로 증착하여 제1도전층을 형성한다. 이어서, 상기 제4도의 마스크패턴(P4)를 이용하여 상기 제1도전층 상에 포트레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 마스크로 하여 제1도전층을 소정 깊이로 식각, 예컨대 500∼1,500Å 정도의 두께(m)를 남김으로써 단차부를 갖는 제1패턴(70)을 형성한다. 다음에, 상기 포토레지스트 패턴을 제거하고, 결과물 전면에 임의의 이방성식각에 대해 상기 제1도전층을 구성하는 물질과는 식각율이 다른 물질, 예컨대 산화물을 CVD방법에 의해 500∼1,500Å 두께로 증착하여 제1물질층(도시되지 않음)을 형성한 후, 상기 제1물질층을 이방성식각함으로써 상기 제1패턴(70)의 단차부에 제1물질층으로 이루어진 스페이서(72)를 형성한다.
제11도는 제2패턴(70a) 및 원통전극(74)을 형성하는 단계를 도시한다. 결과물 전면에, 상기 스페이서(72)를 식각마스크로 하고 상기 물질층(34)을 식각 종점 검출층으로 한 이방성식각을 행하여 상기 제1패턴을 식각함으로써, 제2패턴을 형성한다. 이때, 상기 제2패턴의 두께는 1,000∼2,000Å 정도가 되도록 한다. 이어서, 상기 제2패턴(70a)이 형성된 결과물 전면에, 임의의 이방성식각에 대해 상기 스페이서를 구성하는 물질과는 식각선택성이 좋고, 상기 제2패턴을 구성하는 물질과는 비슷한 식각율을 갖는 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 CVD방법으로 500∼1,500Å 정도의 두께로 증착하여 제2도전층(도시되지 않음)을 형성한다. 다음에, 상기 제2도전층을 식각대상으로 하고 상기 스페이서(72) 및 물질층(34)을 식각 종점 검출층으로 한 이방성식각을 결과물 전면에 행함으로써, 스페이서(72)의 양 측벽에 제2도전층으로 이루어진 원통전극(74)을 형성한다. 이때, 상기 제2도전층과 비슷한 식각율을 갖는 제2패턴(70a)도 일부 식각되어, 바닥으로부터의 단차가 거의 같게 된다.
제12도는 커패시터(C1,C2)를 완성하는 단계를 도시한다. 상기 원통전극이 형성된 결과물 전면에, SBOE에서 1∼2분 정도 습식식각을 행함으로써 상기 스페이서(제11도의 참조부호 72) 및 물질층(제11도의 참조부호 34)을 제거하여 이중의 원통전극을 갖는 스토리지전극(100)을 형성한다. 이어서, 상기 스토리지전극의 전면에 고유전물질, 예컨대 ONO또는 오산화탄탈륨을 도포하여 유전체막(110)을 형성하고, 계속해서, 예컨대 불순물이 도우프된 다결정실리콘을 상기 유전체막 전면에 증착하여 플레이트전극(120)을 형성한다. 따라서, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 이루어진 커패시터(C1,C2)들이 완성된다.
상술한 본 발명의 제2실시예에 의하면, 도전층의 증착단계를 2회로 감소시킴으로써 상기 제1실시예의 공정을 더 단순화시킬 수 있다.
제13도 내지 제16도는 본 발명의 제3실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
제13도는 제1도전층(80) 및 제1물질층(82)를 형성하는 단계를 도시한다. 상기 제1실시예의 제5도에서 설명한 방법과 동일한 방법으로 트랜지스터의 소오스영역(14)를 노출시키는 콘택홀을 형성한 다음, 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 CVD방법에 의해 500∼2,000Å 정도의 두께로 증착하여 제1도전층(80)을 형성한다. 이어서, 상기 제1도전층(80) 상에 제1물질층(82)으로, 예컨대 텅스텐을 CVD방법에 의해 3,000∼7,000Å 정도의 두께로 증착한다. 상기 제1물질층(82)을 구성하는 물질로는, 임의의 등방성식각에 대하여 상기 제1도전층(80)을 구성하는 물질과는 식각율이 다른 물질을 사용하며, 본 실시예에서는 상술한 바와 같이, 상기 제1물질층을 구성하는 물질로 텅스텐을 사용하고, 제1도전층을 구성하는 물질로 다결정실리콘을 사용하였다.
제14도는 제1패턴(82a) 및 스페이서(84)를 형성하는 단계를 도시한다. 상기 제4도의 마스크패턴(P4)를 적용한 사진식각 공정에 의해, 상기 제1물질층을 패터닝함으로써 각 셀 단위로 분리된 제1패턴(82a)을 형성한다. 이때, 상기 제1도전층(82a)도 일부 식각되어 약 500∼1,500Å정도의 두께(n)가 남게 된다. 이어서, 결과물 전면에, 임의의 이방성식각에 대하여 상기 제1물질층 및 제1도전층을 구성하는 물질과는 식각율이 다른 물질, 예컨대 산화물을 CVD방법에 의해 500∼1,500Å정도의 두께로 증착하여 제2물질층 (도시되지 않음)을 형성한 다음 , 상기 제2물질층을 이방성식함으로써 제1패턴(80a)의 삭각된 부분에, 제2물질층으로 이루어진 스페이서(84)을 형성한다.
제15도는 제2패턴 (80b) 및 원통전극 (86)을 형성하는 단계를 도시한다.결과를 전면에 상기 스페이서(84)를 삭각마스크로 하고 상기물질층(34)을 식각가 종점 검출층으로 한 이방성식각을 행하여 상기 제1도전층(제14도의 참조부호 80a)을 식각해낸다. 상기 제1패턴 (제14도의 참조부호 82a)을 식각대상으로 하고 상기 제1도전층을 식각 종점 검출층으로 한 등방성식각, 예컨데 H2O2를 사용한 습식식각을 행하여 상기 제1패턴을 제거하고 (참고적으로 H2O2에 대한 텅스텐의 식각율은 170 ∼ 350Å/min이다.) 제 2 패턴 (80b)을 형성한다. 계속해서 결과물 전면에, 임의의 이방성식각에 대해 스페이서(84)를 구성하는 물질과는 식각율이 다른 물질, 예컨대 불순물이 도우프된 다결정실리콘을 CVD방법으로 500∼1,500Å 정도의 두께로 증착하여 제2도전층(도시되지않음)을 형성한 다음, 상기 제2도전층을 식각대상으로 하고 상기 스페이서(84) 및 물질층(34)을 식각 종점 검출층으로 한 이방성식각을 결과물 전면에 행함으로써, 스페이서(84)의 양 측벽에 제2도전층으로 이루어진 원통전극(86)을 형성한다. 이때, 상기 제2도전층과 비슷한 식각율을 갖는 제2패턴(80b)도 일부 식각되어, 바닥으로부터의 단차가 거의 같게 된다.
제16도는 커패시터(C1,C2)를 완성하는 단계를 도시한다. 상기 원통전극이 형성된 결과물 전면에, SBOE를 사용한 습식식각을 1∼2분 정도 행함으로써 상기 스페이서(제15도의 참조부호 84) 및 물질층(제15도의 참조부호 34)을 제거하여 이중의 원통전극을 갖는 스토리지전극(100)을 형성한 다음, 상기 스토리지전극의 전면에 고유전물질을 도포하여 유전체막(110)을 형성한다. 계속해서, 불순물이 도우프된 다결정실리콘을 상기 유전체막 전면에 증착하여 플레이트전극(120)을 형성함으로써, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)으로 이루어진 커패시터(C1,C2)들을 완성한다.
상술한 본 발명의 제3실시예에 의하면, 상기 제2실시예의 경우 식각시간을 조절하여 제1도전층을 식각함으로써 야기될 수 있는 공정제어성의 문제를 해결하기 위하여, 제1도전층에 대해 식각율이 다른 텅스텐을 이용하여 제1패턴을 형성함으로써 우수한 공정제어성을 확보할 수 있다.
따라서, 상술한 바와 같이 본 발명은, 커패시터의 스토리지전극을 형성하기 위한 도전층들 및 물질층들의 증착단계를 감소시킴으로써 공정단순화를 도모할 수 있고, 식각 종점 검출증을 이용하여 식각공정을 수행하기 때문에 잔류물이 발생하는 것을 방지할 수 있어 신뢰성있는 반도체장치의 커패시터를 제조할 수 있다. 또한, 원통전극을 형성하기 위한 스페이서 두께를 조절하여 인접한 커패시터와의 간격을 한계노광 선폭 이하로 단축시킬 수 있으므로 커패시턴스를 용이하게 증가시킬 수 있다.
본 발명이 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (10)

  1. 반도체기판 상에, 상기 기판의 도전영역에 접속되는 제1도전층 패턴을 형성하는 단계; 상기 제1 도전층 패턴이 형성된 결과물 전면에 제2도전층을 형성하는 단계; 상기 제2도전층의 측벽에 스페이서를 형성하는 단계; 상기 제2도전층 및 제1 도전층 패턴을 소정의 깊이로 식각하여 상기 스페이서를 소정의 길이만큼 돌출시키는 단계; 상기 결과물 전면에 제3도전층을 형성하는 단계; 상기 스페이서의 양측면에 실린더형 스토리지전극을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 스페이서를 구성하는 물질로, 임의의 이방성식각에 대해 상기 제2 및 제3도전층을 구성하는 물질과는 식각율이 다른 물질을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제2항에 있어서, 상기 스페이서를 구성하는 물질로 산화물을 사용하고, 상기 제2 및 제3도전층을 구성하는 물질로는 다결정실리콘을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 반도체기판 상에, 상기 기판의 도전영역에 접속되는 제1도전층을 형성하는 단계; 상기 제1도전층을 일부 식각하여 단차부를 갖는 제1패턴을 형성하는 단계; 상기 제1패턴이 형성된 결과물 전면에 제1물질층을 형성하여 상기 제1패턴의 단차부에 스페이서를 형성하는 단계; 상기 결과물 전면에 제2 도전층을 형성하는 단계; 상기 스페이서를 소정의 길이만큼 돌출시키는 단계; 상기 스페이서의 양측면에 원통형 스토리지전극을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제4항에 있어서, 상기 제1물질층을 구성하는 물질로 산화물을 사용하고, 상기 제1 및 제2도전층을 구성하는 물질로는 다결정실리콘을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  6. 반도체기판 상에, 상기 기판의 도전영역에 접속되는 제1도전층을 형성하는 단계; 상기 제1도전층 상에 제1물질층을 형성하는 단계; 상기 제1물질층을 패터닝하여 제1패턴을 형성하는 단계; 상기 제1패턴이 형성된 결과물 전면에 제2물질층을 형성하는 단계; 상기 제2물질층을 이방성식각하여 상기 제1패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서와 제1패턴을 마스크로 하여 상기 제1도전층을 식각함으로써 제2패턴을 형성하는 단계; 상기 제1패턴을 제거하고, 결과물 전면에 제2도전층을 형성하는 단계; 결과물 전면에 상기 제2도전층을 대상으로 한 이방성식각을 행하여 원통형 스토리지전극을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  7. 제6항에 있어서, 상기 제1물질층을 구성하는 물질로, 임의의 동방성식각에 대해 상기 제1도전층을 구성하는 물질과는 식각율이 다른 물질을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  8. 제7항에 있어서, 상기 제1물질층을 구성하는 물질로 텅스텐을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  9. 제7항에 있어서, 상기 제1패턴은 H2O2를 이용한 등방성식각방법에 의해 제거되는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  10. 제7항에 있어서, 상기 제2물질층을 구성하는 물질로 산화물을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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