JP3063606B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3063606B2
JP3063606B2 JP8025618A JP2561896A JP3063606B2 JP 3063606 B2 JP3063606 B2 JP 3063606B2 JP 8025618 A JP8025618 A JP 8025618A JP 2561896 A JP2561896 A JP 2561896A JP 3063606 B2 JP3063606 B2 JP 3063606B2
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oxide film
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に酸化タンタル（Ｔａ2Ｏ5）膜等の金属
酸化物からなる容量膜を有するスタック型キャパシタの
形成方法に関するものである。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭと記す）のメモリセルに用いられ
るスタック型キャパシタの容量を増加させる目的で、キ
ャパシタの下部電極であるストレージノードの側壁に多
結晶シリコンからなるサイドウォールを形成して表面積
を稼ぐ方法がある。ここで、特開平３−１６５５５２号
公報を引用してサイドウォール付スタック型ストレージ
ノードの製造方法を簡単に説明する。
【０００３】まず、図１５（ａ）に示すように、シリコ
ン基板１上に素子領域を分離するフィールド絶縁膜２を
形成し、素子領域にゲート絶縁膜３、ゲート電極４、お
よびｎ型拡散層５を設けた後、シリコン酸化膜６／シリ
コン窒化膜７／シリコン酸化膜８の３層からなる層間絶
縁膜９を形成する。次に、図１５（ｂ）に示すように、
層間絶縁膜９にコンタクトホール１０を開口した後、ス
トレージノードとなる多結晶シリコン１１と、後にスト
レージノードを保護するエッチングストッパーとして機
能するシリコン酸化膜１２の形成を行う。
【０００４】ついで、図１５（ｃ）に示すように、多結
晶シリコン１１とシリコン酸化膜１２を選択的にエッチ
ングしてストレージノード１３を形成する。そして、図
１５（ｄ）に示すように、サイドウォールとなる多結晶
シリコン１４を形成した後、これを反応性イオンエッチ
ング（以下、ＲＩＥと記す）によりエッチングし、図１
５（ｅ）に示すように、ストレージノード１３の側面に
のみ多結晶シリコン１４が残存するようにする。このＲ
ＩＥによるエッチングの際にシリコン酸化膜１２がエッ
チングストッパーとして働き、ストレージノード１３が
エッチングされないように保護する。最後に、図１５
（ｆ）に示すように、ストレージノード１３上のシリコ
ン酸化膜１２を除去する。
【０００５】ところが、この方法を用いた場合、以下の
点が問題となる。すなわち、図１５（ｆ）に示すよう
に、ストレージノード１３上のシリコン酸化膜１２を除
去する際に、ストレージノード１３下部の層間絶縁膜９
最上層のシリコン酸化膜６が浸食を受け、ストレージノ
ード１３下に窪み１５が生じることである。そして、こ
うして形成されたストレージノードを用いて酸化タンタ
ル膜キャパシタを形成した場合、スタック型キャパシタ
下に存在する窪みによってキャパシタの特性が大きく劣
化する。その理由を次に説明する。
【０００６】酸化タンタル膜キャパシタは、下部電極で
あるリンドープの多結晶シリコンと上部プレート電極で
ある高融点金属が酸化タンタル膜を挟むような構造を持
っている。また、上部プレート電極には、リーク電流特
性が最も良好であるという理由から窒化チタン膜を用い
る場合が多い。そこで、窒化チタン膜の成膜方法にはス
パッタ法やＣＶＤ法等があるが、ＣＶＤ法による成膜は
ステップカバレッジ性が良好である一方、成膜技術自体
がまだ開発途上であり、原料ガス等が酸化タンタル膜に
与える影響も大きく、膜質も不安定である。他方、スパ
ッタ法は成膜が容易で膜質も安定しているため、スパッ
タ窒化チタンを用いるメリットは非常に大きい。
【０００７】ところが、スパッタ法の唯一の欠点は、ス
テップカバレッジ（段差被覆性）が悪いことである。例
えば、サイドウォール付スタック型ストレージノードを
下部電極として酸化タンタル膜キャパシタを構成する場
合、上述したように、ストレージノード下に窪みが存在
すると、窪みの内部にスパッタ法による窒化チタン膜を
形成することは非常に困難である。そこで、窒化チタン
膜が形成されずに酸化タンタル膜がむき出しのまま存在
すれば、酸化タンタル膜が窒化チタン膜上層のタングス
テンシリサイド膜やキャパシタ上層の層間膜と接触する
ことで、リーク電流の増加や蓄積電荷容量の減少といっ
た問題が生じることになる。したがって、ストレージノ
ード下の窪みの発生はできる限り防止する必要がある。
【０００８】そこで、提案されたのが、ストレージノー
ド下の層間膜の最上層にシリコン窒化膜を用い、ストレ
ージノード上の保護膜にシリコン酸化膜を用いる方法で
ある。図１６を用いてその形成方法を説明する。
【０００９】まず、図１６（ａ）に示すように、シリコ
ン基板１７上に素子分離用のフィールド絶縁膜１８を形
成し、素子領域上にゲート絶縁膜１９、ゲート電極２
０、およびｎ型拡散層２１を設けた後、その上部にシリ
コン窒化膜２２／シリコン酸化膜２３の２層からなる層
間絶縁膜２４を形成する。次に、図１６（ｂ）に示すよ
うに、層間絶縁膜２４にコンタクトホール２５を開口し
た後、ストレージノードとなる多結晶シリコン２６と、
多結晶シリコンサイドウォール形成時の保護膜となるシ
リコン酸化膜２７の形成を行う。
【００１０】ついで、図１６（ｃ）に示すように、多結
晶シリコン２６とシリコン酸化膜２７を選択的にドライ
エッチングしてストレージノード２８を形成する。そし
て、図１６（ｄ）に示すように、サイドウォールとなる
多結晶シリコン２９を成膜した後、全面にドライエッチ
ングによる異方性エッチングを施す。すると、図１６
（ｅ）に示すように、ストレージノード２８の側面にの
み多結晶シリコン２９が残存して、これがサイドウォー
ルとなる。
【００１１】最後に、図１６（ｆ）に示すように、保護
膜であるストレージノード２８上のシリコン酸化膜２７
を除去する。この際、フッ酸系の薬液を用いてシリコン
酸化膜２７の除去を行えば、シリコン窒化膜２２はフッ
酸系の薬液に対してほとんど浸食を受けないため、スト
レージノード２８下部に窪みは生じない。しかしなが
ら、この場合、半導体素子の上部にシリコン窒化膜２２
が残存することになり、"Extended Abstracts of the 1
994 International Conferenceon Solid StateDevice a
nd Materials,pp.904-906" に記載されているように、
素子分離特性の劣化や接合リークの増大という問題が生
じる。また、水素アロイ時に水素が下層まで到達しな
い、シリコン窒化膜の応力によって層間膜にクラックが
発生する、といった他の問題も発生する。
【００１２】
【発明が解決しようとする課題】従来の技術における第
１の問題点は、サイドウォール付スタック型ストレージ
ノードの形成において、ストレージノード上部の保護膜
であるシリコン酸化膜を除去する際に、ストレージノー
ド下部の層間膜最上層のシリコン酸化膜が浸食を受け、
ストレージノード下に窪みが生じることである。容量絶
縁膜として酸化タンタル膜を用いたスタック型キャパシ
タの場合、上部電極としてスパッタ法による窒化チタン
膜を用いると、スパッタ法による窒化チタン膜はステッ
プカバレッジが悪いため、スタック型キャパシタ下部に
存在する窪みの内部まで覆いきれない。そして、前述し
た通り、ストレージノード下部の窪みの存在により酸化
タンタル膜キャパシタの電気特性が劣化する。すなわ
ち、窪みが発生する理由は、ストレージノード下部の層
間膜最上層とストレージノード上の保護膜に同種のシリ
コン酸化膜を用いているからである。
【００１３】第２の問題点は、第１の問題点を解決する
ために、ストレージノード上部の保護膜としてシリコン
酸化膜を用い、ストレージノード下部の層間膜の最上層
にシリコン窒化膜を用いる場合に生じる。この場合、シ
リコン窒化膜が半導体素子の上部を覆うことが原因とな
って、素子分離特性の劣化や接合リークの増大という問
題が発生し、半導体装置の動作に悪影響を及ぼす。
【００１４】本発明は、上記の課題を解決するためにな
されたものであって、ストレージノード上の保護膜を除
去する際にスタック型キャパシタの電気特性劣化の原因
となる窪みの発生を防止する半導体装置の製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体装置の製造方法は、ＭＯＳ
ＦＥＴが形成されたシリコン基板上を第１のシリコン酸
化膜（注、この第１のシリコン酸化膜の本発明の一実施
の形態での符号は６９である。以下参考までに本発明の
一実施の形態の符号をカッコ内に添記する）で覆う工程
と、第１のシリコン酸化膜（６９）の表面にプラズマ処
理を施す工程と、第１のシリコン酸化膜（６９）を覆う
第１の多結晶シリコン膜（７３）を形成する工程と、第
１の多結晶シリコン膜（７３）を覆う第２のシリコン酸
化膜（７４）を形成する工程と、第２のシリコン酸化膜
（７４）上にパターニングされたレジスト（７５ａ）を
形成する工程と、レジストをマスクとして第２のシリコ
ン酸化膜（７４）および第１の多結晶シリコン膜（７
３）をそれぞれドライエッチングし第１のシリコン酸化
膜（６９）の表面の一部を露出する工程と、第２のシリ
コン酸化膜（７４）および第１の多結晶シリコン膜（７
３）および第１のシリコン酸化膜（６９）を第２の多結
晶シリコン膜（７８）により全面で覆う工程と、第２の
多結晶シリコン膜（７８）の全面に異方性エッチングを
施し前記第１の多結晶シリコン膜（７３）の側面に第２
の多結晶シリコン膜（７８）からなるサイドウォールを
形成する工程と、第１のシリコン酸化膜（６９）が第２
のシリコン酸化膜（７４）よりエッチング耐性が高い条
件でエッチングを行って第２のシリコン酸化膜（７４）
を除去して第１の多結晶シリコン膜（７３）の上面を露
出する工程とを有し、スタック型キャパシタのサイドウ
ォール付ストレージノードを形成することを特徴とする
ものである。
【００１６】また、本発明の第２の半導体装置の製造方
法は、ＭＯＳＦＥＴが形成されたシリコン基板を覆う複
数の絶縁膜（注、これら複数の絶縁膜の本発明の一実施
の形態での符号は６７，６８，６９である。以下参考ま
でに本発明の一実施の形態の符号をカッコ内に添記す
る）からなり絶縁膜の最上層に第１のシリコン酸化膜
（６９）を含む層間膜を形成する工程と、第１のシリコ
ン酸化膜（６９）の表面にプラズマ処理を施す工程と、
層間膜にＭＯＳＦＥＴの不純物拡散層に通じるコンタク
トホール（７２）を形成する工程と、層間膜を覆いコン
タクトホール（７２）を埋め込む第１の多結晶シリコン
膜（７３）を形成する工程と、第１の多結晶シリコン膜
（７３）を覆う第２のシリコン酸化膜（７４）を形成す
る工程と、コンタクトホール（７２）の上方を覆うよう
にパターニングされたレジスト（７５ａ）を第２のシリ
コン酸化膜（７４）上に形成する工程と、レジストをマ
スクとして第２のシリコン酸化膜（７４）および第１の
多結晶シリコン膜（７３）をそれぞれドライエッチング
し第１のシリコン酸化膜（６９）の表面の一部を露出す
る工程と、第２のシリコン酸化膜（７４）および第１の
多結晶シリコン膜（７３）および第１のシリコン酸化膜
（６９）を覆う第２の多結晶シリコン膜（７８）を形成
する工程と、第２の多結晶シリコン膜（７８）の全面に
異方性エッチングを施し第１の多結晶シリコン膜（７
３）の側面に第２の多結晶シリコン膜（７８）からなる
サイドウォールを形成するとともに第２のシリコン酸化
膜（７４）の上面を覆う第２の多結晶シリコン膜（７
８）を除去して露出する工程と、第１のシリコン酸化膜
（６９）が第２のシリコン酸化膜（７４）よりエッチン
グ耐性が高い条件でエッチングを行って第２のシリコン
酸化膜（７４）を除去して第１の多結晶シリコン膜（７
３）の上面を露出する工程とを有し、スタック型キャパ
シタのサイドウォール付ストレージノードを形成するこ
とを特徴とするものである。
【００１７】前記第１および第２の半導体装置の製造方
法において、前記プラズマ処理が、フッ酸系のエッチン
グ液に対する腐食耐性を向上する処理であり、前記第２
のシリコン酸化膜を除去して前記第１の多結晶シリコン
膜の上面を露出する工程で行う前記エッチングにフッ酸
系のエッチング液を用いることが好ましい。
【００１８】また、前記第１のシリコン酸化膜としては
リンやボロン等の不純物を含まないシリコン酸化膜を用
いるのが好ましい。 第１のシリコン酸化膜として不純物
を含まないシリコン酸化膜を用いると、リン酸に対する
エッチングレートがより小さくなり、シリコン窒化膜と
のエッチング選択比が大きくなるからである。（例え
ば、逆に不純物を含む酸化膜としてよく知られているＢ
ＰＳＧ膜を使用すると、エッチング選択比は半分程度に
低下してしまう。）
【００１９】また、前記プラズマ処理には、窒素を含有
するプラズマを用いることが好ましい。
【００２０】さらに、前記第１の多結晶シリコン膜およ
び前記サイドウォールの露出面に金属酸化物からなる容
量膜を形成する工程を有し、前記第１のシリコン酸化膜
の表面と前記サイドウォールとの間に、前記容量膜が内
部に形成できない窪みがないようにすることが望まし
い。
【００２１】また、本発明の第２の半導体装置の製造方
法で、複数の絶縁膜として、上層から順に第１のシリコ
ン酸化膜（６９）、ＢＰＳＧ膜（６８）および第３のシ
リコン酸化膜（６７）を含むものを用いることができる
（注、参考までに本発明の一実施の形態の符号をカッコ
内に添記する）。
【００２２】上記第１および第２の製造方法では、スト
レージノード（下部電極）の下地となる部分に第１のシ
リコン酸化膜を用い、サイドウォールを形成する前に、
第１のシリコン酸化膜の表面に窒素を含有するプラズマ
を用いた処理を施す。すると、第１のシリコン酸化膜表
面は、フッ酸系のエッチング液に対する腐食耐性が高ま
り、保護膜の役目を果たす第２のシリコン酸化膜を除去
する際、下部電極下の窪みの発生が極力防止される。
【００２３】
【発明の実施の形態】まず最初に、半導体装置の製造方
法の一参考例を図１〜図８を参照して説明する。図１は
本参考例の方法を用いて製造された半導体装置を示す図
であり、図２〜図６は本参考例の製造方法、特にスタッ
ク型キャパシタの形成工程を示すプロセスフロー図であ
る。まず、半導体装置の構造について図１を用いて説明
するが、図１（ａ）はサイドウォール形成直後の状態、
図１（ｂ）はキャパシタ完成後の状態をそれぞれ示して
いる。
【００２４】図１（ａ）に示すように、シリコン基板３
１上に素子分離用のフィールド酸化膜３９を介してＭＯ
ＳＦＥＴ３２、３２が形成され、その上方はシリコン酸
化膜３３、ボロンフォスフォシリケートガラス（以下、
ＢＰＳＧと記す）膜３４、シリコン酸化膜３５からなる
層間膜３６で覆われている。層間膜３６には各ＭＯＳＦ
ＥＴ３２の不純物拡散層３７に通じるコンタクトホール
３８が形成され、このコンタクトホール３８を埋め込ん
で層間膜３６の上部に位置するように、多結晶シリコン
からなるストレージノード４０が形成されている。スト
レージノード４０の側面には多結晶シリコンからなるサ
イドウォール４１が形成されており、ストレージノード
４０上面にはサイドウォール４１形成時の保護膜４２と
して機能するシリコン窒化膜が形成されている。
【００２５】そして、図１（ｂ）に示すように、サイド
ウォール４１が形成された後、保護膜４２は除去され
（この図においてストレージノード４０ａはサイドウォ
ール４１が一体化した状態で示す）、酸化タンタル膜４
３からなる容量膜、窒化チタン膜４４およびタングステ
ンシリサイド膜４５からなるプレート電極が形成されて
いる。
【００２６】次に、上記構成の半導体装置の製造方法に
ついて順を追って説明する。まず、図２（ａ）に示すよ
うに、シリコン基板３１の表面に素子分離用のフィール
ド酸化膜３９を選択的に形成し、分離された素子領域上
にゲート絶縁膜４６、ゲート電極４７、およびＭＯＳＦ
ＥＴ３２のソース、ドレイン領域となる不純物拡散層３
７を形成する。その後、膜厚２００ｎｍのシリコン酸化
膜３５を低圧ＣＶＤ（以下、ＬＰＣＶＤと記す）法によ
り堆積し、その上に膜厚３００ｎｍのＢＰＳＧ膜３４を
常圧ＣＶＤ法により堆積する。
【００２７】さらに、その上に不純物を含まないシリコ
ン酸化膜３３をＬＰＣＶＤ法により２００ｎｍ厚に堆積
した後、窒素中、８５０℃、１０分間の熱処理を加え
る。これらシリコン酸化膜３５、ＢＰＳＧ膜３４、シリ
コン酸化膜３３が層間膜３６を構成する。
【００２８】次に、コンタクトホールを開口するため
に、図２（ｂ）に示すように、シリコン酸化膜３３上に
レジスト４８ａを塗布してパターニングを行い、図３
（ｃ）に示すように、ドライエッチング法により層間膜
３６をエッチングしてコンタクトホール３８を開口す
る。その後、レジスト４８ａを除去する。
【００２９】ついで、図３（ｄ）に示すように、膜厚８
００ｎｍの多結晶シリコン４９をＣＶＤ法により堆積
し、これにリンをドープした後、膜厚５０ｎｍのシリコ
ン窒化膜５０を形成する。次に、図４（ｅ）に示すよう
に、シリコン窒化膜５０上にレジスト４８ｂを塗布して
パターニングを行った後、図４（ｆ）に示すように、こ
のレジスト４８ｂをマスクとしてシリコン窒化膜５０と
多結晶シリコン膜４９をそれぞれ選択的にドライエッチ
ングすることによって、ストレージノード４０と、この
後のサイドウォール形成時のストレージノード４０の保
護膜４２を形成する。
【００３０】次に、図５（ｇ）に示すように、この上に
サイドウォールとなる多結晶シリコン５１を膜厚１００
ｎｍに堆積し、リンをドープする。その後、ドライエッ
チングにより多結晶シリコン５１の全面に異方性エッチ
ングを施すことによって、層間膜３６と保護膜４２上に
ある多結晶シリコン５１のみを除去する。このドライエ
ッチングの際に、ストレージノード４０がエッチングさ
れないように保護膜４２がストレージノード４０を保護
するわけである。その結果、図５（ｈ）に示すように、
ストレージノード４０の側面にのみ多結晶シリコン５１
が残り、サイドウォール４１が形成される。
【００３１】ついで、図６（ｉ）に示すように、１６０
℃に加熱したリン酸を用いて、ストレージノード４０上
部に残る保護膜４２を除去する。保護膜４２として形成
した５０ｎｍ厚のシリコン窒化膜を完全に除去するに
は、５〜１０分のリン酸によるウェットエッチングが必
要である。なお、リン酸に対するシリコン窒化膜／シリ
コン酸化膜のエッチング選択比は１０〜２０程度あり、
保護膜４２としてのシリコン窒化膜を除去する間に、ス
トレージノード４０下のシリコン酸化膜３３は数ｎｍ程
度エッチングされるだけである。したがって、ストレー
ジノード４０の下には数ｎｍのごく小さな窪みが生じる
恐れはあるが、後の工程で形成するキャパシタ容量膜に
よって埋められるため、問題にはならない。
【００３２】また、本参考例では不純物を含まないシリ
コン酸化膜３３を用いたため、リン酸に対するエッチン
グレートがより小さくなり、充分大きいエッチング選択
比を確保することができる。さらに、シリコン酸化膜３
３を堆積した後、窒素中、８５０℃、１０分間の熱処理
を加えるのも、熱処理によりシリコン酸化膜３３を緻密
化してエッチング選択比を大きくするための処理であ
る。その結果、図６（ｉ）に示すような窪みのないサイ
ドウォール付ストレージノード４０ａが形成される。
【００３３】その後、サイドウォール付ストレージノー
ド４０ａの表面に対してアンモニアガス中、９００℃、
１分間の急速熱窒化処理を施し、ついで、図６（ｊ）に
示すように、有機タンタル（例えばＴａ（ＯＣＨ5）5）
を気化させた原料ガスと酸素ガスを原料としたＣＶＤ法
により膜厚１１ｎｍの酸化タンタル膜４３を堆積する。
さらに、スパッタ法または反応性スパッタ法による膜厚
１００ｎｍの窒化チタン膜４４、およびスパッタ法によ
る膜厚１１０ｎｍのタングステンシリサイド膜４５を形
成し、これらをプレート電極５２として加工する。以上
の工程でスタック型キャパシタが完成する。
【００３４】本参考例においては、ストレージノード４
０上部の保護膜４２としてシリコン窒化膜を用い、層間
膜３６の最上層にシリコン酸化膜を用いることとし、保
護膜４２を除去する際にシリコン窒化膜／シリコン酸化
膜のエッチング選択比の大きい、熱リン酸によるウェッ
トエッチングを用いるようにしたため、層間膜３６最上
層のシリコン酸化膜３３がほとんど浸食されず、窪みの
ないサイドウォール付ストレージノード４０ａを形成す
ることができる。また、層間膜３６の最上層をシリコン
酸化膜としたことで、層間膜の最上層にシリコン窒化膜
を用いた従来の技術のように、素子分離特性の劣化や接
合リークの増大といった問題が発生することがない。こ
のように、本参考例の方法によれば、電気的特性に優れ
た半導体装置を提供することができる。
【００３５】そこで、本参考例の方法を用いて実際に製
造した酸化タンタル膜キャパシタの断面写真を図７
（ａ）に示す。一方、従来の技術の項で説明した方法で
製造した酸化タンタル膜キャパシタの断面顕微鏡写真を
図７（ｂ）に示す。これらの写真を見るとわかるよう
に、本参考例の方法で形成したスタック型ストレージノ
ード下の層間膜は保護膜除去時の浸食を受けないため、
窪みは全く観察されない。それに対して、従来の技術を
用いて形成した場合、ストレージノード下部のサイドウ
ォール下の層間膜に窪みが生じているのが明らかに観察
される。
【００３６】また、本参考例の方法と従来の方法の双方
で形成した酸化タンタル膜キャパシタのリーク電流特性
を比較したグラフを図８に示す。この図によれば、本参
考例によるキャパシタのリーク電流特性は、従来の技術
を用いた窪みのあるキャパシタの特性に比べて優れてい
ることがわかる。
【００３７】以下、本発明の一実施の形態を図９〜図１
４を参照して説明する。図９〜図１３は本実施の形態の
製造方法、特にスタック型キャパシタの形成工程を示す
プロセスフロー図である。
【００３８】まず、上記参考例と同様、図９（ａ）に示
すように、シリコン基板６１の表面にフィールド酸化膜
６２を形成し、素子領域上にゲート絶縁膜６３、ゲート
電極６４、および不純物拡散層６５からなるＭＯＳＦＥ
Ｔ６６を形成する。その後、膜厚２００ｎｍのシリコン
酸化膜６７（第３のシリコン酸化膜）と膜厚３００ｎｍ
のＢＰＳＧ膜６８と膜厚２００ｎｍのシリコン酸化膜６
９（第１のシリコン酸化膜）を順次堆積する。これらシ
リコン酸化膜６７、ＢＰＳＧ膜６８、シリコン酸化膜６
９が層間膜７０を構成する。
【００３９】次に、図９（ｂ）に示すように、シリコン
酸化膜６９の表面に窒素プラズマ処理を施す。窒素プラ
ズマ処理は、パワー２００ワット（Ｗ）、１３．５６メ
ガヘルツ（ＭＨｚ）の高周波を用い、圧力１．０トール
（Ｔｏｒｒ）の条件で１分間行う。この際、窒素を含有
するプラズマ７１は、窒素（Ｎ2）、亜酸化窒素（Ｎ
2Ｏ）、アンモニア（ＮＨ3 ）を含むガスを用いて生成
する。この窒素プラズマ処理によって、シリコン酸化膜
６９の表面はフッ酸系のエッチング液に対する腐食耐性
が向上する。その効果を図１４に示す。
【００４０】図１４（ａ）は上記の条件で窒素プラズマ
処理を施した場合、図１４（ｂ）は窒素プラズマ処理を
施さない場合、のシリコン酸化膜を１３０バッファード
フッ酸を用いてエッチングした後の断面顕微鏡写真であ
る。これらの写真を見ると、窒素プラズマ処理を施した
場合、シリコン酸化膜表面は１３０バッファードフッ酸
による浸食をほとんど受けないが、窒素プラズマ処理を
施さない場合、シリコン酸化膜表面が大きく浸食を受け
ることがわかる。
【００４１】次に、図１０（ｃ）に示すように、層間膜
７０にコンタクトホール７２を開口し、ついで、図１０
（ｄ）に示すように、膜厚８００ｎｍの多結晶シリコン
７３（第１の多結晶シリコン膜）をＣＶＤ法により堆積
する。そして、この多結晶シリコン７３にリンをドープ
した後、膜厚５０ｎｍのシリコン酸化膜７４（第２のシ
リコン酸化膜）を形成する。次に、図１１（ｅ）に示す
ように、シリコン酸化膜７４上にレジスト７５ａを塗布
してパターニングを行った後、図１１（ｆ）に示すよう
に、このレジスト７５ａをマスクとしてシリコン酸化膜
７４と多結晶シリコン膜７３をそれぞれ選択的にドライ
エッチングすることにより、ストレージノード７６と、
この後のサイドウォール形成時のストレージノード７６
の保護膜７７を形成する。その後、レジスト７５ａを除
去する。
【００４２】次に、図１２（ｇ）に示すように、この上
にサイドウォールとなる多結晶シリコン７８（第２の多
結晶シリコン膜）を膜厚１００ｎｍに堆積し、リンをド
ープする。その後、ドライエッチングにより多結晶シリ
コン７８の全面に異方性エッチングを施すことによっ
て、層間膜７０と保護膜７７上にある多結晶シリコン７
８のみを除去する。このドライエッチングの際に、スト
レージノード７６がエッチングされないように保護膜７
７がストレージノード７６を保護する。その結果、図１
２（ｈ）に示すように、ストレージノード７６の側面に
のみ多結晶シリコン７８が残り、サイドウォール７９が
形成される。
【００４３】ついで、図１３（ｉ）に示すように、１３
０バッファードフッ酸を用いて、ストレージノード７６
上部に残る保護膜７７を除去する。保護膜７７として形
成した５０ｎｍ厚のシリコン酸化膜を完全に除去するに
は、３分間のウェットエッチングで充分である。上述し
たように、窒素プラズマ処理を施した層間膜７０最上層
のシリコン酸化膜６９は１３０バッファードフッ酸によ
る腐食耐性が向上しているため、図１３（ｉ）に示すよ
うな窪みのないサイドウォール付ストレージノード７６
ａが形成される。
【００４４】その後、サイドウォール付ストレージノー
ド７６ａの表面にアンモニアガス中、９００℃、１分間
の急速熱窒化処理を施し、ついで、図１３（ｊ）に示す
ように、有機タンタル（例えばＴａ（ＯＣＨ5）5）を気
化させた原料ガスと酸素ガスを原料としたＣＶＤ法によ
り膜厚１１ｎｍの酸化タンタル膜８０を堆積する。さら
に、スパッタ法または反応性スパッタ法による膜厚１０
０ｎｍの窒化チタン膜８１、およびスパッタ法による膜
厚１１０ｎｍのタングステンシリサイド膜８２を形成
し、これらをプレート電極８３として加工する。以上の
工程でスタック型キャパシタが完成する。
【００４５】本実施の形態においては、参考例と異な
り、ストレージノード７６上の保護膜７７と層間膜７０
の最上層の双方ともにシリコン酸化膜を用いるが、層間
膜７０最上層のシリコン酸化膜６９に窒素プラズマ処理
を施したことで層間膜側のシリコン酸化膜６９のウェッ
トエッチング液に対する腐食耐性を向上させたため、層
間膜７０最上層のシリコン酸化膜６９がウェットエッチ
ング液によって浸食されず、窪みのないサイドウォール
付ストレージノード７６ａを形成することができる。ま
た、層間膜７０の最上層がシリコン酸化膜のため、素子
分離特性の劣化や接合リークの増大等の問題が発生する
ことがない。このように、本実施の形態においても、参
考例と同様、電気的特性に優れた半導体装置を提供する
ことができる。
【００４６】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種の膜の膜厚や各工程の処理条件等の具体的な数
値に関しては、上記実施の形態に限ることなく、適宜変
更することが可能である。
【００４７】また、請求項の記載に関連して、本発明は
さらに次の態様を採り得る。 （１） 窒素を含有するプラズマは、窒素（Ｎ2）、亜
酸化窒素（Ｎ2Ｏ）、アンモニア（ＮＨ3 ）を含むガス
を用いて生成する。 （２） スタック型キャパシタの容量膜である金属酸化
膜は、酸化タンタル膜（Ta2O5）、酸化ハフニウム膜（H
fO2）、酸化ジルコニウム膜（ZrO2）、 酸化ニオビウム
膜（Nb2O5）、酸化イットリウム膜（YO3）、酸化アルミ
ニウム膜（Al2O3）、酸化チタン膜（TiO2）、から少な
くとも１種類を選択する。 （３） スタック型キャパシタの上部電極は、スパッタ
法または化学気相成長法により形成されたチタン（T
i）、タングステン（W）、モリブデン（Mo）、 タンタ
ル（Ta）、あるいはそれらの窒素化合物の中から選択し
た単層膜、あるいはその上部にそれら金属のシリサイド
化合物と多結晶シリコンを含めた中から選択した１種類
以上の膜を用いて積層構造とする。
【００４８】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、スタック型キャパシタ
の下部電極下の層間膜に窪みが発生するのを防止するこ
とができる。その理由は、下部電極上の保護膜（第２の
シリコン酸化膜）を除去する際に用いる薬液（フッ酸系
エッチング液）に対して下部電極の下地膜（第１のシリ
コン酸化膜）に腐食耐性を高める処理（窒素プラズマ処
理）を施す方法を採ったためである。従来の方法では、
下部電極下に窪みが存在したことで電気特性が劣化した
が、本発明により優れた電気的特性を持つ半導体装置を
提供することができる。
【００４９】さらに、本発明によれば、半導体素子の上
部にシリコン窒化膜が残存しないため、素子分離特性の
劣化や接合リークの増大という問題、または水素アロイ
時に水素が下層まで到達しないという問題やシリコン窒
化膜の応力によって層間膜にクラックが発生するという
問題を解消することもできる。
【図面の簡単な説明】
【図１】参考例の半導体装置の構造を示す断面図であ
る。
【図２】同、参考例の半導体装置の製造方法を工程順を
追って示すプロセスフロー図である。
【図３】同、プロセスフロー図の続きである。
【図４】同、プロセスフロー図の続きである。
【図５】同、プロセスフロー図の続きである。
【図６】同、プロセスフロー図の続きである。
【図７】（ａ）同、参考例の方法に従って形成した酸化
タンタル膜キャパシタ、（ｂ）従来の方法に従って形成
した酸化タンタル膜キャパシタ、の断面をそれぞれ示す
顕微鏡写真である。
【図８】同、参考例の効果を示す、酸化タンタル膜キャ
パシタのリーク電流特性を示すグラフである。
【図９】本発明の一実施の形態である半導体装置の製造
方法を工程順を追って示すプロセスフロー図である。
【図１０】同、プロセスフロー図の続きである。
【図１１】同、プロセスフロー図の続きである。
【図１２】同、プロセスフロー図の続きである。
【図１３】同、プロセスフロー図の続きである。
【図１４】同、実施の形態の効果を示す、（ａ）窒素プ
ラズマ処理を施したシリコン酸化膜、（ｂ）窒素プラズ
マ処理を施さないシリコン酸化膜、の表面および断面の
様子をそれぞれ示す顕微鏡写真である。
【図１５】従来の半導体装置の製造方法の一例を示すプ
ロセスフロー図である。
【図１６】従来の半導体装置の製造方法の他の例を示す
プロセスフロー図である。
【符号の説明】
１，１７，３１，６１ シリコン基板 ２，１８，３９，６２ フィールド酸化膜 ３，１９，４６，６３ ゲート絶縁膜 ４，２０，４７，６４ ゲート電極 ５，２１，３７，６５ 不純物拡散層（ｎ型拡散層） ６，８，１２，２３，２７，３３，３５，６７，６９，
７４ シリコン酸化膜 ７，２２，５０ シリコン窒化膜 ９，２４，３６，７０ 層間膜（層間絶縁膜） １０，２５，３８，７２ コンタクトホール １１，１４，２６，２９，４９，５１，７３，７８ 多
結晶シリコン １３，２８，４０，７６ ストレージノード １５ 窪み ３２，６６ ＭＯＳＦＥＴ ３４，６８ ＢＰＳＧ膜 ４０ａ，７６ａ サイドウォール付ストレージノード ４１，７９ サイドウォール ４２，７７ 保護膜 ４３，８０ 酸化タンタル膜 ４４，８１ 窒化チタン膜 ４５，８２ タングステンシリサイド膜 ４８ａ，４８ｂ，７５ａ レジスト ５２，２３ プレート電極 ７１ 窒素を含有するプラズマ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−172149（ＪＰ，Ａ) 特開 平８−236720（ＪＰ，Ａ) 特開 平７−211790（ＪＰ，Ａ) 特開 平６−338593（ＪＰ，Ａ) 特開 平６−120444（ＪＰ，Ａ) 特開 平５−259405（ＪＰ，Ａ) 特開 平５−190537（ＪＰ，Ａ) 特開 平４−318966（ＪＰ，Ａ) 特開 平４−29319（ＪＰ，Ａ) 特開 平３−214767（ＪＰ，Ａ) 特開 平３−165552（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＭＯＳＦＥＴが形成されたシリコン基板
    上を第１のシリコン酸化膜で覆う工程と、前記第１のシ
    リコン酸化膜の表面にプラズマ処理を施す工程と、前記
    第１のシリコン酸化膜を覆う第１の多結晶シリコン膜を
    形成する工程と、該第１の多結晶シリコン膜を覆う第２
    のシリコン酸化膜を形成する工程と、該第２のシリコン
    酸化膜上にパターニングされたレジストを形成する工程
    と、該レジストをマスクとして前記第２のシリコン酸化
    膜および前記第１の多結晶シリコン膜をそれぞれドライ
    エッチングし前記第１のシリコン酸化膜の表面の一部を
    露出する工程と、前記第２のシリコン酸化膜および前記
    第１の多結晶シリコン膜および前記第１のシリコン酸化
    膜を第２の多結晶シリコン膜により全面で覆う工程と、
    該第２の多結晶シリコン膜の全面に異方性エッチングを
    施し前記第１の多結晶シリコン膜の側面に前記第２の多
    結晶シリコン膜からなるサイドウォールを形成する工程
    と、前記第１のシリコン酸化膜が前記第２のシリコン酸
    化膜よりエッチング耐性が高い条件でエッチングを行っ
    て前記第２のシリコン酸化膜を除去して前記第１の多結
    晶シリコン膜の上面を露出する工程とを有し、スタック
    型キャパシタのサイドウォール付ストレージノードを形
    成することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 ＭＯＳＦＥＴが形成されたシリコン基板
    を覆う複数の絶縁膜からなり該複数の絶縁膜の最上層に
    第１のシリコン酸化膜を含む層間膜を形成する工程と、
    前記第１のシリコン酸化膜の表面にプラズマ処理を施す
    工程と、前記層間膜に前記ＭＯＳＦＥＴの不純物拡散層
    に通じるコンタクトホールを形成する工程と、前記層間
    膜を覆い前記コンタクトホールを埋め込む第１の多結晶
    シリコン膜を形成する工程と、該第１の多結晶シリコン
    膜を覆う第２のシリコン酸化膜を形成する工程と、前記
    コンタクトホールの上方を覆うようにパターニングされ
    たレジストを前記第２のシリコン酸化膜上に形成する工
    程と、前記レジストをマスクとして前記第２のシリコン
    酸化膜および前記第１の多結晶シリコン膜をそれぞれド
    ライエッチングし前記第１のシリコン酸化膜の表面の一
    部を露出する工程と、前記第２のシリコン酸化膜および
    前記第１の多結晶シリコン膜および前記第１のシリコン
    酸化膜を覆う第２の多結晶シリコン膜を形成する工程
    と、該第２の 多結晶シリコン膜の全面に異方性エッチン
    グを施し前記第１の多結晶シリコン膜の側面に前記第２
    の多結晶シリコン膜からなるサイドウォールを形成する
    とともに前記第２のシリコン酸化膜の上面を覆う前記第
    ２の多結晶シリコン膜を除去して露出する工程と、前記
    第１のシリコン酸化膜が前記第２のシリコン酸化膜より
    エッチング耐性が高い条件でエッチングを行って前記第
    ２のシリコン酸化膜を除去して前記第１の多結晶シリコ
    ン膜の上面を露出する工程とを有し、スタック型キャパ
    シタのサイドウォール付ストレージノードを形成するこ
    とを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１または２に記載の半導体装置の
    製造方法において、前記プラズマ処理が、フッ酸系のエ
    ッチング液に対する腐食耐性を向上する処理であり、前
    記第２のシリコン酸化膜を除去して前記第１の多結晶シ
    リコン膜の上面を露出する工程で行う前記エッチングに
    フッ酸系のエッチング液を用いることを特徴とする半導
    体装置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    において、前記第１のシリコン酸化膜として、不純物を
    含まないシリコン酸化膜を用いることを特徴とする半導
    体装置の製造方法。
  5. 【請求項５】 請求項３に記載の半導体装置の製造方法
    において、前記プラズマ処理に、窒素を含有するプラズ
    マを用いることを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項３に記載の半導体装置の製造方法
    において、さらに前記第１の多結晶シリコン膜および前
    記サイドウォールの露出面に金属酸化物からなる容量膜
    を形成する工程を有し、前記第１のシリコン酸化膜の表
    面と前記サイドウォールとの間に、前記容量膜が内部に
    形成できない窪みがないことを特徴とする半導体装置の
    製造方法。
  7. 【請求項７】 請求項２に記載の半導体装置の製造方法
    において、前記複数の絶縁膜が、上層から順に前記第１
    のシリコン酸化膜、ＢＰＳＧ膜および第３のシリコン酸
    化膜を含むことを特徴とする半導体装置の製造方法。
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