KR970063711A - 캐패시터가 적층되어 있는 반도체 장치를 제조하는 방법 - Google Patents

캐패시터가 적층되어 있는 반도체 장치를 제조하는 방법 Download PDF

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Abstract

반도체 장치의 층간 절연층 상에 측벽들을 갖고 있는 저장 노드를 형성하는 데 있어서, 상기 층간 절연층은 최상위 실리콘 산화물층을 갖고 있고, 실리콘 질화물층은 층간 절연층 상에 형성된 폴리-실리콘의 저장 노드상에 보호층으로서 형성되며, 이후에는, 폴리-실리콘층이 형성되고 이 폴리-실리콘층은 저장 노드의 측 표면상이 폴리-실리콘층의 일부분들이 측벽들로서 잔존하도록 이방성 에칭 처리된다. 그 결과, 저장 노드가 보호층에 의해서 에칭으로부터 보호되며 최상위 실리콘 산화막이 에칭되지 않는다. 대안적으로, 최상위 실리콘 산화막은 저장 노드를 형성하기 전에 질소 플라즈마 처리되고 실리콘 산화막은 보호층으로서 이용될 수 있다. 측벽들을 갖고 있는 저장 노드는 보호층을 제거한 후에 반도체 장치 내의 적층형 캐패시터의 하부 전극으로서 이용될 수 있다.

Description

캐패시터가 적층되어 있는 반도체 장치를 제조하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 및 제3b도는 본 발명의 제1실시예에 따른 반도체 장치를 제조하는 공정에 있어서의 특정 단계와 완성 단계를 보여주는 단면도.

Claims (7)

  1. 반도체 기판 상에 실리콘 산화물로 이루어진 최상위 막을 갖고 있는 층간 절연층 상에 형성된 측벽들을 갖고 있는 저장 노드를 구비하는 반도체 장치를 제조하는 방법에 있어서, 상부에 상기 층간 전열층이 형성되어 있는 반도체 기판을 준비하는 단계와, 상기 층간 절연층을 오버레이하는 제1폴리-실리콘층을 피착하는 단계와, 상기 제1폴리-실리콘층을 오버레이하는 실리콘 질화물층을 피착하는 단계와, 상기 제1폴리-실리콘층과 상기 실리콘 질화물층을 선택 에칭하여 상기 층간 절연막상의 소정 영역에 상기 제1폴리-실리콘의 저장 노드를 형성하고 측 표면들을 갖고 있는 상기 저장 노드 상에는 상기 실리콘 질화물의 보호층을 형성하는 단계와, 상기 층간 절연막, 상기 보호층 및 상기 저장 노드의 측 표면들을 오버레이하는 제2폴리-실리콘층을 피착하는 단계와, 상기 저장노드의 상기 측 표면들 상의 제2폴리-실리콘층의 부분들이 상기 측벽돌로서 잔존하게 상기 제2폴리-실리콘층을 이방성 에칭을 이용해서 부분적으로 제거하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 하부 전극으로서 상기 측벽을 갖고 있는 상기 저장 노드를 이용하여 적층형 캐패시터를 형성하는데 있어, 상기 방법은 이방성 에칭으로 상기 제2폴리-실리콘층을 부분적으로 제거한 후에 인산을 이용하는 등방성 에칭 처리로 상기 보호층을 제거하는 단계와, 상기 저장 노드, 상기 측벽들 및 상기 층간 절연층 위에 용량성 절연층으로서 금속 산화물을 피착하는 단계와, 상기 적층형 캐패시터를 완성하기 위해 상기 금속산화물 위에 상부 전극을 피착하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 실리콘 산화물로 이루어진 최상위 막은 불순물이 없는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 실리콘 질화물층은 두께가 30-100mm인 반도체 장치 제조 방법.
  5. 반도체 기판 상에 실리콘 산화물로 이루어진 최상위 막을 갖고 있는 층간 절연층 상에 형성된 측벽들을 갖고 있는 저장 노드를 구비하는 반도체 장치를 제조하는 방법에 있어서, 상부에 층간 절연층이 형성되어 있는 반도체 기판을 준비하는 단계와, 상기 실리콘 산화물로 이루어진 최상위막을 질소 플라즈마 처리하는 단계와, 상기 측벽들을 갖고 있는 저장 노드를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 측벽들을 갖고 있는 상기 저장 노드를 형성하는 상기 단계는 상기 층간 절연층을 오버레이하는 제1폴리-실리콘층을 피착하는 단계와, 상기 제1폴라 실리콘층을 오버레이하는 실리콘 산화물층을 피착하는 단계와, 상기층간 절연층 상의 소정 영역에 상기 제1폴리-실리콘의 상기 저장 노드를 형성하고 측 표면들을 갖고 있는 상기 저장 노드 상에 상기 실리콘 산화물로 이루어진 보호층을 형성하기 위하여 상기 제1폴리-실리콘 층과 상기 실리콘 산화물층을 선택적으로 에칭하는 단계와, 상기 층간 절연층, 상기 보호층 및 상기 저장 노드의 상기 측 표면들을 오버레이하는 제2폴리-실리콘층을 피착하는 단계와, 상기 저장 노드의 상기 측 표면들 상에 상기 측벽들로서 상기 제2폴리-실리콘층의 부분들이 잔존하도록 상기 제2폴리-실리콘층을 이방성 에칭으로 부분적으로 제거하는 단계를 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 하부전극으로서 상기 측벽들을 갖고 있는 상기 저장 노드를 이용하여 적층형 캐패시터를 형성하는데 있어 상기 방법은 상기 이방성 에칭으로 상기 제2폴리-실리콘층을 부분적으로 제거한 후에 불화 수소산을 이용하는 등방성 에칭 처리로 상기 보호층을 제거하는 단계와, 상기 저장 노드, 상기 측벽들, 및 상기 층간 절연층 위에 용량성 절연층으로서 금속산화물을 피착하는 단계와, 상기 적층형 캐패시터를 완성하기 위해 상기 금속 산화물 위에 상부 전극을 피착하는 단계를 더 포함하는 반도체 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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