JPH07211790A

JPH07211790A - 半導体記憶装置の製造方法

Info

Publication number: JPH07211790A
Application number: JP6002185A
Authority: JP
Inventors: Tatsuo Kasaoka; 竜雄笠岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-01-13
Filing date: 1994-01-13
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】ＤＲＡＭのメモリセルの円筒キャパシタを形
成する際の工程を削減し、工程を簡略化する。【構成】円筒キャパシタの下部電極部１１を構成する
芯となる部材として、従来の酸化膜に代えて窒化膜１６
を用いる。後にこれを熱リン酸によりエッチングし除去
する場合に、酸化膜１０と窒化膜１６との選択比が大き
くなるため、従来必要とされた凹部１９の保護のための
レジスト形成が不要となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ等の微細な半導体記憶装置の製造方法に
関するものである。

【０００２】

【従来の技術】図９は、従来の半導体記憶装置の製造途
中の断面を模式的に示した図であり、１は半導体基板、
２は素子分離酸化膜、３はタングステンシリサイド膜、
４はゲート電極、５はタングステンシリサイド膜３を覆
う酸化膜であり、タングステンシリサイド膜３、ゲート
電極４、酸化膜５はゲート６ａ〜６ｄを構成している。
７はポリシリコン膜、８はタングステンシリサイド膜で
あり、ポリシリコン膜７とタングステンシリサイド膜８
はビット線９を構成している。１０は酸化膜による層間
膜、１１はポリシリコンからなり、半導体基板の所定の
部分に接続された円筒キャパシタの下部電極部、１２は
円筒キャパシタの誘電膜、１３は円筒キャパシタの上部
電極部となるポリシリコン膜、１５は絶縁膜である。

【０００３】ところで、円筒キャパシタは高集積度が要
求される半導体記憶装置のメモリセルを構成するキャパ
シタであり、その形状は概略図１０の斜視図に示すよう
になっている。

【０００４】次に、従来技術による円筒キャパシタ製造
方法について説明する。図１１〜１５は各製造工程にお
ける半導体装置の断面を示した図である。まず、半導体
基板１上に素子分離酸化膜２、ゲート６ａ〜６ｄさらに
ゲート６ｂ、６ｃの間にビット線９を形成し、これらに
重ねて層間膜１０を形成する。そして所定のコンタクト
ホールを設けた後、ポリシリコン膜２１を堆積する。す
るとコンタクトホールはポリシリコン膜２１により埋め
尽くされる。このポリシリコン膜２１が円筒キャパシタ
の下部電極部１１の一部を形成する。さらに、ポリシリ
コン膜２１に重ねて円筒キャパシタの芯（内部）を形成
するための酸化膜２０を成膜する。そして、レジストを
塗布したのち写真製版工程を行ないパターンのレジスト
１７を形成する。この状態を図１１に示す。

【０００５】次に、レジスト１７をマスクとして異方性
エッチングであるリアクティブイオンエッチング（以
下、ＲＩＥと記す）を行い、不要な部分の酸化膜２０及
びポリシリコン膜２１を除去する。この状態を図１２に
示す。

【０００６】次に、全面に図示しないポリシリコン層を
堆積した後、ＲＩＥにより酸化膜２０が露出するまでエ
ッチバックを行う。すると、凹部１９の部分には上記図
示しないポリシリコン層が、酸化膜２０とポリシリコン
膜２１の側壁状に残る。この図示しない全面に堆積され
たポリシリコンからエッチバックにより形成された側壁
状のポリシリコンとポリシリコン膜２１とが一体となっ
て円筒キャパシタの下部電極部１１を形成する。この状
態を図１３に示す。

【０００７】次に、凹部１９にレジスト２２を形成す
る。レジスト２２は、次の工程において層間膜１０の露
出部（凹部１９）がエッチングされないようにするため
の保護膜である。この状態を図１４に示す。

【０００８】最後に、円筒キャパシタの下部電極部１１
の芯部分の酸化膜２０をエッチングにより除去した後、
レジスト２２を除去すると、図１５に示すように円筒キ
ャパシタの下部電極部１１が形成される。そして、図１
５に重ねて誘電膜１２、ポリシリコン１３を重ねて図９
に示すような円筒キャパシタが形成される。

【０００９】

【発明が解決しようとする課題】上記のような従来の半
導体記憶装置の製造方法では、円筒キャパシタの下部電
極部１１を製造するための円筒中の酸化膜２０を除去す
る工程において、凹部１９の層間膜１０とその下部に存
在するビット線９とを保護する必要があり、レジスト２
２を形成して保護しつつ、酸化膜２０を除去しなければ
ならず、レジスト２２を形成する工程が必要で、製造工
程が増え、複雑になるという問題点があった。

【００１０】本発明は上記のような問題点を解消するた
めになされたもので、工程が少なく、簡略化できる半導
体記憶装置の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１に係る半導体記
憶装置の製造方法は、半導体基板上に第１のポリシリコ
ンを堆積した後、窒化膜を重ねて堆積する第１の工程
と、エッチングを行い上記第１のポリシリコン及び上記
窒化膜をパターニングする第２の工程と、重ねて第２の
ポリシリコンを堆積した後エッチバックを行い上記第１
のポリシリコン及び上記窒化膜に側壁を形成し、円筒キ
ャパシタを形成する第３の工程と、上記円筒キャパシタ
の内部の上記窒化膜をエッチング除去する第４の工程と
を備えたものである。

【００１２】請求項２に係る半導体記憶装置の製造方法
は、半導体基板上に第１のポリシリコンを堆積した後、
窒化膜と酸化膜をこの順に重ねて堆積する第１の工程
と、エッチングを行い上記第１のポリシリコン、上記窒
化膜及び上記酸化膜をパターニングする第２の工程と、
重ねて第２のポリシリコン膜を堆積した後エッチバック
を行い上記第１のポリシリコン、上記窒化膜及び上記酸
化膜に側壁を形成し、円筒キャパシタを形成する第３の
工程と、上記円筒キャパシタの内部の上記酸化膜をエッ
チングにより除去する第４の工程と、上記円筒キャパシ
タの内部の上記窒化膜をエッチング除去する第５の工程
とを備えたものである。

【００１３】

【作用】請求項１の発明においては、第４工程における
窒化膜を選択的に除去するエッチングにより、半導体基
板上の酸化膜をあまり除去せずに円筒キャパシタの内部
の窒化膜を除去する。

【００１４】請求項２の発明においては、第３工程にお
けるエッチバックの際に酸化膜が窒化膜を保護し、第５
工程における窒化膜を選択的に除去する第２のエッチン
グにより、半導体基板上の酸化膜をあまり除去せずに円
筒キャパシタの内部の窒化膜を除去する。

【００１５】

【実施例】

実施例１．図１乃至図４は、この実施例１による半導体
記憶装置の製造方法を説明するための断面図であり、１
は半導体基板、２は素子分離酸化膜、３はタングステン
シリサイド膜、４はゲート電極、５はタングステンシリ
サイド膜３を覆う酸化膜であり、タングステンシリサイ
ド膜３、ゲート電極４、酸化膜５はそれぞれゲート６ａ
〜６ｄを構成している。７はポリシリコン膜、８はタン
グステンシリサイド膜であり、ポリシリコン膜７とタン
グステンシリサイド膜８はビット線９を構成している。
１０は酸化膜による層間膜、１１はポリシリコンからな
り、半導体基板の所定の部分に接続された円筒キャパシ
タの下部電極部、１６はポリシリコン１１に重ねて形成
された窒化膜、１７はレジストパターン、２１は円筒キ
ャパシタの下部電極部１１を形成するためのポリシリコ
ン膜である。

【００１６】この実施例１は、円筒キャパシタの芯とな
る膜に、従来の酸化膜に代えて窒化膜１６を用いる点に
特徴がある。以下、図１乃至図４を用いてこの実施例１
の半導体記憶装置の製造方法について説明する。

【００１７】工程Ａまず、半導体基板１上に素子分離酸化膜２、ゲート６ａ
〜６ｄ、ゲート６ｂ、６ｃの間にビット線９を形成し、
これらに重ねて層間膜１０を形成する。そして所定のコ
ンタクトホールを設けた後、ポリシリコン膜２１を堆積
する。するとコンタクトホールはポリシリコン膜２１に
より埋め尽くされる。このポリシリコン膜２１が円筒キ
ャパシタの下部電極部１１の一部を形成する。さらに、
ポリシリコン膜２１に重ねて円筒キャパシタの芯（内
部）を形成するための窒化膜１６を成膜する。そして、
レジストを塗布したのち写真製版工程を行ない所定のパ
ターンのレジスト１７を形成する。この状態を図１に示
す。

【００１８】工程Ｂ次に、レジスト１７をマスクとして異方性エッチングで
あるＲＩＥを行い、窒化膜１６を除去する。そしてレジ
スト１７を除去した後、今度は窒化膜１６をマスクとし
て同じくＲＩＥによりポリシリコン２１を除去し、凹部
１９において層間膜１０を露出させる。その後レジスト
１７を除去する。この状態を図２に示す。

【００１９】工程Ｃ次に、全面に図示しないポリシリコン層を堆積した後、
ＲＩＥにより窒化膜１６が露出するまでエッチバックを
行う。すると、凹部１９の部分には上記図示しないポリ
シリコン層が、窒化膜１６とポリシリコン２１の側壁状
に残る。この側壁状のポリシリコンとポリシリコン２１
とが一体となって円筒キャパシタの下部電極部１１を形
成する。この状態を図３に示す。

【００２０】工程Ｄ次に、円筒キャパシタの下部電極部１１の芯部分の窒化
膜１６を熱リン酸を用いたウエットエッチングにより除
去すると、図４に示すように円筒キャパシタの下部電極
部１１が形成される。以下は従来例の場合と同様に、誘
電膜１２、ポリシリコン１３を重ねて円筒キャパシタが
形成される。

【００２１】この工程Ｄにおいて用いるウエットエッチ
ングは、酸化膜（層間膜１０）と窒化膜１６に対する選
択比は５０以上であり酸化膜はほとんどエッチングされ
ないから、凹部１９の層間膜１０をレジストにより保護
する必要がなく、工程数を削減し、工程を簡略化するこ
とができる。

【００２２】実施例２．図５乃至図８は、他の実施例に
よる半導体記憶装置の製造方法を示した図である。この
実施例２は、円筒キャパシタの芯となる窒化膜１６の上
部に酸化膜１８を設ける点に特徴がある。以下、図５乃
至図８を用いてこの実施例２の半導体記憶装置の製造方
法について説明する。

【００２３】工程Ａまず、半導体基板１上に素子分離酸化膜２、ゲート６ａ
〜６ｄ、ゲート６ｂ、６ｃの間にビット線９を形成し、
これらに重ねて層間膜１０を形成する。そして所定のコ
ンタクトホールを設けた後、ポリシリコン膜２１を堆積
する。するとコンタクトホールはポリシリコン膜２１に
より埋め尽くされる。このポリシリコン膜２１が円筒キ
ャパシタの下部電極部１１の一部を形成する。ポリシリ
コン膜２１に重ねて円筒キャパシタの芯（内部）を形成
するための窒化膜１６を成膜し、さらに酸化膜１８を形
成する。そして、レジストを塗布したのち写真製版工程
を行ない所定のパターンのレジスト１７を形成する。こ
の状態を図５に示す。

【００２４】工程Ｂ次に、レジスト１７をマスクとして異方性エッチングで
あるＲＩＥを行い、酸化膜１８、窒化膜１６を除去す
る。そしてレジスト１７を除去した後、今度は酸化膜１
８と窒化膜１６をマスクとし、同じくＲＩＥによりポリ
シリコン２１を除去し、凹部１９において層間膜１０を
露出させる。このとき、窒化膜１６は酸化膜１８により
カバーされているため、選択比の関係で窒化膜１６のみ
の場合と比べエッチングされにくい。したがって円筒キ
ャパシタの高さに対応する窒化膜１６と酸化膜１８の合
計の厚みはほとんど減少しない。この状態を図６に示
す。

【００２５】工程Ｃ次に、全面に図示しないポリシリコン層を堆積した後、
ＲＩＥにより酸化膜１８が露出するまでエッチバックを
行う。すると、凹部１９の部分には上記図示しないポリ
シリコン層が、酸化膜１８、窒化膜１６、ポリシリコン
膜２１の側壁状に残る。この側壁状のポリシリコンとポ
リシリコン膜２１とが一体となって円筒キャパシタの下
部電極部１１を形成する。ところで、実際には酸化膜１
８が露出した後もオーバーエッチングを行うことがあ
る。この場合、窒化膜１６の表面は酸化膜１８に覆われ
ているから、工程Ｂと同様の理由で円筒キャパシタの高
さが減少するということはほとんどなくなる。この状態
を図７に示す。

【００２６】工程Ｄ次に、円筒キャパシタの下部電極部１１の芯部分の酸化
膜１８をフッ酸を用いたウエットエッチングにより除去
する。この間に凹部１９の層間膜１０も除去されるが、
酸化膜１８は薄く完全に除去するまでわずかの時間しか
かからない。

【００２７】工程Ｅ次に、残る窒化膜１６を熱リン酸を用いたウエットエッ
チングにより除去すると、図８に示すように円筒キャパ
シタの下部電極部１１が形成される。以下は従来例の場
合と同様に、重ねて誘電膜１２、ポリシリコン１３を重
ねて円筒キャパシタが形成される。

【００２８】この実施例２の工程Ｄにおけるエッチング
は短時間ですむから凹部１９の層間膜１０に対する保護
は必要とせず、さらに、工程Ｅにおけるウエットエッチ
ングは、酸化膜（層間膜１０）と窒化膜１６に対する選
択比が５０以上であり酸化膜はほとんどエッチングされ
ないから、凹部１９の層間膜１０をレジストにより保護
する必要がなく、工程数を削減し、工程を簡略化するこ
とができる。

【００２９】さらに、この実施例２においては、工程Ｂ
で酸化膜１８、窒化膜１６とポリシリコン膜２１とをエ
ッチングする時に窒化膜１６の上部に酸化膜１８がある
ことにより選択性が向上し、円筒キャパシタ高さの減少
を抑えることができる。また、工程Ｃで図示しないポリ
シリコンをエッチバックする時にも窒化膜１６の上部に
酸化膜１８があることから、オーバーエッチングをした
場合でも工程Ｂと同様に円筒キャパシタ高さの減少を抑
えることができる。そしてこのことにより円筒キャパシ
タの容量の減少を防止することができる。

【００３０】なお、上記実施例１、２において、円筒キ
ャパシタを備える半導体記憶装置の製造方法を例にとり
説明したが、これに限らず抜き円筒キャパシタを備える
半導体記憶装置の製造方法にも適用できる。

【００３１】

【発明の効果】以上のように請求項１の発明によれば、
窒化膜を用いて円筒キャパシタを形成したので、層間膜
を保護するレジストが不要になり、工程数が減少し、工
程を簡略化することができる。

【００３２】以上のように請求項２の発明によれば、酸
化膜及び窒化膜を用いて円筒キャパシタを形成したの
で、層間膜を保護するレジストが不要になり、レジスト
により保護する必要がなく、工程数を削減し、工程を簡
略化することができるとともに、円筒キャパシタ高さの
減少を抑えることができ、円筒キャパシタの容量の減少
を防止することができる。

【図面の簡単な説明】

【図１】この発明の実施例１の半導体記憶装置の製造方
法を示す断面図である。

【図２】この発明の実施例１の半導体記憶装置の製造方
法を示す断面図である。

【図３】この発明の実施例１の半導体記憶装置の製造方
法を示す断面図である。

【図４】この発明の実施例１の半導体記憶装置の製造方
法を示す断面図である。

【図５】この発明の実施例２の半導体記憶装置の製造方
法を示す断面図である。

【図６】この発明の実施例２の半導体記憶装置の製造方
法を示す断面図である。

【図７】この発明の実施例２の半導体記憶装置の製造方
法を示す断面図である。

【図８】この発明の実施例２の半導体記憶装置の製造方
法を示す断面図である。

【図９】半導体記憶装置の断面図である。

【図１０】半導体記憶装置の円筒キャパシタの下部電極
部の斜視図である。

【図１１】従来の半導体記憶装置の製造方法を示す断面
図である。

【図１２】従来の半導体記憶装置の製造方法を示す断面
図である。

【図１３】従来の半導体記憶装置の製造方法を示す断面
図である。

【図１４】従来の半導体記憶装置の製造方法を示す断面
図である。

【図１５】従来の半導体記憶装置の製造方法を示す断面
図である。

【符号の説明】

１半導体基板２素子分離酸化膜３タングステンシリコン膜４ゲート電極５酸化膜６ゲート７ポリシリコン膜８タングステンシリコン膜９ビット線１０層間膜１１円筒キャパシタの下部電極部１２誘電膜１３ポリシリコン膜１５層間膜１６窒化膜１７レジスト１８酸化膜２０酸化膜２１ポリシリコン膜２２レジスト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 7210−4ＭＨ０１Ｌ 27/10 ３２５Ｍ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に第１のポリシリコンを堆
積した後、窒化膜を重ねて堆積する第１の工程と、エッ
チングを行い上記第１のポリシリコン及び上記窒化膜を
パターニングする第２の工程と、重ねて第２のポリシリ
コンを堆積した後エッチバックを行い上記第１のポリシ
リコン及び上記窒化膜に側壁を形成し、円筒キャパシタ
を形成する第３の工程と、上記円筒キャパシタの内部の
上記窒化膜をエッチング除去する第４の工程とを備える
半導体記憶装置の製造方法。
【請求項２】半導体基板上に第１のポリシリコンを堆
積した後、窒化膜と酸化膜をこの順に重ねて堆積する第
１の工程と、エッチングを行い上記第１のポリシリコ
ン、上記窒化膜及び上記酸化膜をパターニングする第２
の工程と、重ねて第２のポリシリコン膜を堆積した後エ
ッチバックを行い上記第１のポリシリコン、上記窒化膜
及び上記酸化膜に側壁を形成し、円筒キャパシタを形成
する第３の工程と、上記円筒キャパシタの内部の上記酸
化膜をエッチングにより除去する第４の工程と、上記円
筒キャパシタの内部の上記窒化膜をエッチング除去する
第５の工程とを備える半導体記憶装置の製造方法。