JP2002222872A - 半導体素子のシリンダ型キャパシタの製造方法 - Google Patents

半導体素子のシリンダ型キャパシタの製造方法

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JP2002222872A JP2001359842A JP2001359842A JP2002222872A JP 2002222872 A JP2002222872 A JP 2002222872A JP 2001359842 A JP2001359842 A JP 2001359842A JP 2001359842 A JP2001359842 A JP 2001359842A JP 2002222872 A JP2002222872 A JP 2002222872A
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Abstract

(57)【要約】 【課題】 工程が単純で生産性が高く、生産コストの低
い半導体素子のシリンダ型キャパシタの製造方法を提供
する。 【解決手段】 本発明では、導電領域が形成された半導
体基板上に第１絶縁膜、第１エッチング阻止膜、第２絶
縁膜及び第２エッチング阻止膜を順次形成する。第１絶
縁膜の一部の表面を露出させるストレッジノードホール
が形成されるように第２エッチング阻止膜、第２絶縁膜
及び第１エッチング阻止膜の一部をエッチングして第２
エッチング阻止膜パターン、第２絶縁膜パターン及び第
１エッチング阻止膜パターンを形成する。ストレッシ゛ノート゛ホール
の内壁上にスペーサを形成する。導電領域を露出させる
ノードコンタクトホールが形成されるように第２エッチ
ング阻止膜パターン及びスヘ゜ーサをマスクとして露出された
第１絶縁膜をエッチングして第１絶縁膜パターンを形成
する。第２エッチング阻止膜パターン及びスヘ゜ーサを除去
し、第１エッチング阻止膜パターン、第１絶縁膜パター
ン及び導電領域に接する下部電極を形成する。次に、下
部電極上に誘電膜及び上部電極を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタの製造方法に係り、特に、半導体素子のシリンダ型
キャパシタの製造方法に関する。
【０００２】
【従来の技術】半導体素子のうち特にＤＲＡＭなどのメ
モリセルの特性はセルキャパシタの静電容量と直接的な
関係がある。例えば、セルキャパシタの静電容量が増え
るほど、メモリセルの低電圧特性及びソフトエラー特性
などが向上する。最近、半導体素子の高集積化に伴い、
キャパシタが形成される単位セルの面積は狭まりつつあ
る。これにより、限られた面積内においてキャパシタの
静電容量を増やすための方法が要求されている。
【０００３】誘電膜の薄膜化方法、高い誘電率を有する
物質を誘電膜として用いる方法、電極をシリンダ型、フ
ィン型などに立体化したり、あるいは電極の表面にＨＳ
Ｇを成長させて電極の有効面積を広げる方法などが提案
されている。以下では、図１ないし図５を参照し、従来
の半導体素子のシリンダ型キャパシタの製造方法につい
て説明する。図中、同一の参照符号は同一の層及び要素
を表わす。
【０００４】図１を参照すれば、導電領域１１０が形成
された半導体基板１００上に第１絶縁膜１２０を形成す
る。導電領域１１０に対応する位置に第１開口部Ａを有
する第１フォトレジストパターン１２２を第１絶縁膜１
２０上に形成する。図２を参照すれば、第１フォトレジ
ストパターン１２２をマスクとして第１絶縁膜１２０の
露出部分をエッチングすることにより、導電領域１１０
を露出させるコンタクトホール１２５を有する第１絶縁
膜パターン１２０ａを形成する。第１フォトレジストパ
ターン１２２を除去した後に、コンタクトホール１２５
を埋める第１導電層１３０を形成する。
【０００５】図３を参照すれば、第１絶縁膜パターン１
２０ａの上部表面が露出されるまで図２に示した結果物
の上部表面を平坦化させてコンタクトプラグ１３０ａを
形成する。第１絶縁膜パターン１２０ａ及びコンタクト
プラグ１３０ａの上部表面にエッチング阻止膜１４０及
び第２絶縁膜１５０を順次形成する。コンタクトプラグ
１３０ａに対応する位置に第２開口部Ｂを有する第２フ
ォトレジストパターン１５２を第２絶縁膜１５０上に形
成する。
【０００６】図４を参照すれば、第２フォトレジストパ
ターン１５２をマスクとして第２絶縁膜１５０及びエッ
チング阻止膜１４０をエッチングすることにより、コン
タクトプラグ１３０ａの上部表面を露出させるストレッ
ジノードホール１５５を有する第２絶縁膜パターン１５
０ａ及びエッチング阻止膜パターン１４０ａを形成す
る。第２フォトレジストパターン１５２を除去した後
に、ストレッジノードホール１５５が完全に占領されな
い程度の厚さを有する第２導電層１６０を形成する。図
５を参照すれば、第２導電層１６０の上部及び第２絶縁
膜パターン１５０ａを除去し、分離されたストレッジノ
ード１６０ａを形成する。ストレッジノード１６０ａ上
に誘電膜１８０及び上部電極１９０を形成する。
【０００７】前述したように、従来の方法によれば、コ
ンタクトプラグ及びストレッジノードを形成するために
は、図１及び図３を参照して説明したように、２回のフ
ォトリソグラフィ工程が必要である。そして、図２及び
図４を参照して説明したように、２回の導電層形成工程
が必要である。しかし、フォトリソグラフィ工程は、限
界解像力に優れた露光設備を用いなければならないだけ
ではなく、生産コストが極めて高い。しかも、導電層の
形成工程は大体ポリシリコン膜を拡散により形成するた
め、長時間かかるという問題もある。したがって、前述
した従来の半導体素子のシリンダ型キャパシタの製造方
法は工数が多く、しかも生産コストが高いという問題が
ある。
【０００８】
【発明が解決しようとする課題】本発明は、工程を単純
化させることにより生産コストを低くすることのできる
半導体素子のシリンダ型キャパシタを製造する方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、導電領域が形成された半導体基板上に第
１絶縁膜、第１エッチング阻止膜、第２絶縁膜及び第２
エッチング阻止膜を順次形成する。次に、第１絶縁膜の
一部の表面を露出させるストレッジノードホールが形成
されるように第２エッチング阻止膜、第２絶縁膜及び第
１エッチング阻止膜の一部をエッチングして第２エッチ
ング阻止膜パターン、第２絶縁膜パターン及び第１エッ
チング阻止膜パターンを形成する。次に、ストレッジノ
ードホールの内壁上にスペーサを形成する。次に、前記
導電領域を露出させるノードコンタクトホールが形成さ
れるように第２エッチング阻止膜パターン及びスペーサ
をマスクとして露出された第１絶縁膜をエッチングして
第１絶縁膜パターンを形成する。次に、第２エッチング
阻止膜パターン及びスペーサを除去する。次に、第１エ
ッチング阻止膜パターン、第１絶縁膜パターン及び導電
領域に接する下部電極を形成する。次に、下部電極上に
誘電膜及び上部電極を形成する。
【００１０】本発明において、導電領域は、半導体基板
の表面に存在する活性領域または半導体基板の上部に存
在するコンタクトパッドである。本発明は、半導体基板
上に形成された隣接する２つのゲート電極により自己整
列されるコンタクトパッドを形成する段階をさらに含
み、導電領域はコンタクトパッドであることが好まし
い。この時、コンタクトパッドを形成する段階は、２つ
のゲート電極間の空間を完全にふさぐ層間絶縁膜を形成
する段階と、層間絶縁膜をパターニングして隣接する２
つのゲート電極間で半導体基板の表面を露出させるコン
タクトホールを形成する段階及びコンタクトホール内に
導電物質を満たす段階を含み得る。ゲート電極は、ポリ
シリコン層上にシリサイド層が形成されたポリサイド構
造に形成できる。層間絶縁膜は、ＢＰＳＧ膜、ＳＯＧ
膜、ＵＳＧ膜、ＨＤＰ-ＣＶＤ法を用いて形成したシリ
コン酸化膜、及びＰＥ-ＣＶＤ法を用いて形成したＴＥ
ＯＳ膜からなる群から選ばれるいずれか１種である。
【００１１】本発明は、第２エッチング阻止膜上にシリ
コン酸化膜を形成し、ストレッジノードホールを形成す
るためにシリコン酸化膜の一部をエッチングしてシリコ
ン酸化膜パターンを形成し、ノードコンタクトホールを
形成する間にシリコン酸化膜パターンを除去する段階を
含み得る。この時、シリコン酸化膜はＰＥ-ＣＶＤ法を
用いて形成したシリコン酸化膜または高温酸化膜である
ことが好ましい。本発明は、第１絶縁膜としてシリコン
酸化膜をＨＤＰ-ＣＶＤ法により形成でき、第２絶縁膜
としてＴＥＯＳ膜をＰＥ-ＣＶＤ法により形成でき、第
１エッチング阻止膜及び第２エッチング阻止膜として各
々シリコン窒化膜をＬＰ-ＣＶＤ法により形成できる。
【００１２】本発明において、第１絶縁膜の厚さは８，
０００Å〜１２，０００Åであり、第２絶縁膜の厚さは
５，０００Å〜２０，０００Åであり、第１エッチング
阻止膜及び第２エッチング阻止膜の厚さは各々３００Å
〜５００Åであることが好ましい。本発明の、スペーサ
を形成する段階は、ストレッジノードホールが完全にふ
さがらない程度の厚さを有する第３絶縁膜を形成する段
階及び第３絶縁膜をエッチバックする段階を含み得る。
この時、第３絶縁膜としてシリコン窒化膜またはシリコ
ン酸化窒化膜をＰＥ-ＣＶＤ法により形成できる。
【００１３】本発明の、第２エッチング阻止膜パターン
及びスペーサを除去する段階は、第２エッチング阻止膜
パターンを除去した後にスペーサを除去したり、あるい
は第２エッチング阻止膜パターン及びスペーサを同時に
除去したりして行われる。本発明の、第２エッチング阻
止膜パターン及びスペーサを除去する段階は、過酸化水
素、水及びフッ酸の混合液を用いた湿式エッチング法に
より行われる。
【００１４】本発明の、下部電極を形成する段階は、ノ
ードコンタクトホールが形成された結果物の全面にスト
レッジノードホール及びノードコンタクトホールが完全
にふさがらない程度の厚さを有する導電層を形成する段
階及び導電層の上部及び第２絶縁膜パターンを除去して
各々分離された複数のストレッジノードを形成する段階
を含み得る。導電層としてポリシリコン膜を拡散により
形成できる。ストレッジノードを形成する段階は、導電
層上にストレッジノードホール及びノードコンタクトホ
ールを完全にふさぐ酸化膜を形成する段階、第２絶縁膜
パターンが露出されるように酸化膜の一部及び導電層の
上部を除去する段階及びストレッジノードホール及びノ
ードコンタクトホールをふさぐ酸化膜と、第２絶縁膜パ
ターンを湿式エッチング法により除去する段階とを含み
得る。この時、酸化膜はＵＳＧ膜、ＢＰＳＧ膜、シリコ
ン酸化膜及びＵＳＧ膜からなる複合酸化膜、及びシリコ
ン酸化膜及びＢＰＳＧ膜からなる複合酸化膜からなる群
から選ばれたいずれか１種であることが好ましい。
【００１５】本発明の下部電極を形成する段階は、スト
レッジノードの表面にＨＳＧを形成する段階をさらに含
み得る。本発明において、誘電膜は、Ａｌ２Ｏ３膜、Ｔ
ａ２Ｏ５膜、ＳｒＴｉＯ３（ＳＴＯ）膜、（Ｂａ，Ｓ
ｒ）ＴｉＯ３（ＢＳＴ）膜、ＰｂＴｉＯ３膜、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ３（ＰＺＴ）膜、ＳｒＢｉ２Ｔａ２Ｏ
９（ＳＢＴ）膜 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３
膜及びＢａＴｉＯ３（ＢＴＯ）膜よりなる群から選ばれ
るいずれか１種であることが好ましい。あるいは、誘電
膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸
化膜よりなる３重膜、またはシリコン窒化膜及びシリコ
ン酸化膜よりなる２重膜であることが好ましい。
【００１６】
【発明の実施の形態】以下、添付図面に基づき、本発明
の望ましい実施形態を詳細に説明する。しかし、本発明
の実施例は各種の形態に変形でき、本発明の範囲が後述
する実施例に限定されることはない。本発明の実施例は
当業者に本発明をより完全に説明するために提供される
ものである。したがって、図中の要素の形状はより明確
な説明のために誇張されている。図中、同一符号は同一
要素を表わす。また、ある層が他の層または半導体基板
の"上"にあると記載される場合、ある層は他の層または
半導体基板に直接的に接触して存在でき、あるいはそれ
らの間に第３の層が介在する。
【００１７】図６乃至図１４は、本発明の第１の実施の
形態である半導体素子のシリンダ型キャパシタの製造方
法を説明するための断面図である。まず、図６を参照す
れば、半導体基板２００上にゲート絶縁膜２０１を形成
し、その上部にはキャッピング層２０３を、側壁にはゲ
ート用スペーサ２０４が形成されたゲート電極２０５を
形成する。ゲート電極２０５が形成された半導体基板２
００に不純物をイオン注入し、半導体基板２００の表面
に活性領域２１０及び２１０'を形成する。活性領域２
１０及び２１０'が形成された結果物上に第１絶縁膜２
２０、第１エッチング阻止膜２３０、第２絶縁膜２４０
及び第２エッチング阻止膜２５０を順次形成する。
【００１８】第１絶縁膜２２０及び第２絶縁膜２４０は
同一の膜質であっても構わないが、第２絶縁膜２４０は
ストレッジノード分離時に容易に除去でき、第１絶縁膜
２２０よりもエッチング選択比の大きい膜質から形成す
る。例えば、第１絶縁膜２２０としてシリコン酸化膜を
ＨＤＰ-ＣＶＤ法により形成し、第２絶縁膜２４０とし
てＴＥＯＳ膜をＰＥ-ＣＶＤ法により形成する。第１絶
縁膜２２０の厚さは形成しようとする素子の配置設計を
考慮して決定するが、８，０００Å〜１２，０００Åに
できる。第２絶縁膜２４０の厚さは、設計しようとする
ストレッジノードの高さを考慮してストレッジノードの
高さと同一であるか、あるいはそれ以上の厚さに形成す
るが、５，０００Å〜２０，０００Åの厚さにできる。
【００１９】望ましくは、第１エッチング阻止膜２３0
及び第２エッチング阻止膜２５０として各々シリコン窒
化膜をＬＰ-ＣＶＤ法により形成する。第１エッチング
阻止膜２３０及び第２エッチング阻止膜２５０の厚さ
は、各々第２絶縁膜２４０及び第１絶縁膜２２０がエッ
チングされないように、エッチング阻止機能が行える程
度であれば良い。例えば、第１エッチング阻止膜２３０
及び第２エッチング阻止膜２５０の厚さは各々３００Å
〜５００Åにできる。
【００２０】図７を参照すれば、活性領域２１０及び２
１０'のうちいずれか一つの活性領域２１０に対応する
位置に幅Ｗ２１である開口部を有するフォトレジストパ
ターン２５２を第２エッチング阻止膜２５０上に形成す
る。フォトレジストパターン２５２をマスクとして第２
エッチング阻止膜２５０、第２絶縁膜２４０及び第１エ
ッチング阻止膜２３０をエッチングすることにより、第
１絶縁膜２２０の一部の表面を露出させるストレッジノ
ードホール２５５が形成されるように第２エッチング阻
止膜パターン２５０ａ、第２絶縁膜パターン２４０ａ及
び第１エッチング阻止膜パターン２３０ａを形成する。
【００２１】図８を参照すれば、フォトレジストパター
ン２５２を除去した後、ストレッジノードホール２５５
が完全にふさがらない程度の厚さを有する第３絶縁膜２
６０を形成する。この時、第３絶縁膜２６０としてシリ
コン窒化膜またはシリコン酸化窒化膜をＰＥ-ＣＶＤ法
により形成する。第３絶縁膜２６０の厚さは、第１絶縁
膜２２０内に形成されるノードコンタクトホールの幅を
考慮して決定する。図９を参照すれば、第３絶縁膜２６
０をエッチバックしてストレッジノードホール２５５の
内壁上にスペーサ２６０ａを形成する。この時、第１絶
縁膜２２０の上部の表面が幅Ｗ２２（Ｗ２２<Ｗ２１）
だけ露出される。図１０を参照すれば、第２エッチング
阻止膜パターン２５０ａ及びスペーサ２６０ａをマスク
として露出された第１絶縁膜２２０をエッチングするこ
とにより、活性領域２１０の一部の表面が露出されるノ
ードコンタクトホール２６５を有する第１絶縁膜パター
ン２２０ａを形成する。
【００２２】図１１を参照すれば、第２エッチング阻止
膜パターン２５０ａ及びスペーサ２６０ａを除去する。
第２エッチング阻止膜パターン２５０ａは、図９及び図
１０を参照して説明した工程中になくなる場合もある。
図９及び図１０を参照して説明した工程後にも第２エッ
チング阻止膜パターン２５０ａが残っているならば、ス
ペーサ２６０ａを除去する時に合わせて除去する。すな
わち、第２エッチング阻止膜パターン２５０ａ及びスペ
ーサ２６０ａを除去する段階は、第２エッチング阻止膜
パターン２５０ａを除去した後にスペーサ２６０ａを除
去する方式、または第２エッチング阻止膜パターン２５
０ａ及びスペーサ２６０ａを同時に除去する方式により
行われる。望ましくは、第１絶縁膜パターン２２０ａ、
第２絶縁膜パターン２４０ａ及び半導体基板２００に比
べてスペーサ２６０ａに対するエッチング選択比が高い
エッチング液あるいはエッチングガスを用いる。例え
ば、過酸化水素、水及びフッ酸が含まれたエッチング液
を用いて湿式エッチングできる。エッチング液あるいは
エッチングガスのエッチング選択比が高くないため、第
２絶縁膜パターン２４０ａがエッチングされる場合、ス
トレッジノードが低くなり、静電容量の低下が招かれる
恐れがある。
【００２３】図１２を参照すれば、図１１に示した結果
物の全面にストレッジノードホール２５５及びノードコ
ンタクトホール２６５が完全にふさがらない程度の厚さ
を有する導電層２７０を形成する。望ましくは、導電層
２７０としてポリシリコン膜を拡散により形成する。導
電層２７０上にストレッジノードホール２５５及びノー
ドコンタクトホール２６５を完全にふさがない酸化膜２
８０を形成する。この時、酸化膜２８０はＵＳＧ膜、Ｂ
ＰＳＧ膜、シリコン酸化膜及びＵＳＧ膜よりなる複合酸
化膜、及びシリコン酸化膜及びＢＰＳＧ膜よりなる複合
酸化膜よりなる群から選ばれるいずれか一種である。Ｕ
ＳＧ膜またはＢＰＳＧ膜を形成する前にエッチング耐性
に優れたシリコン酸化膜を形成して、シリコン酸化膜及
びＵＳＧ膜よりなる複合酸化膜またはシリコン酸化膜及
びＢＰＳＧ膜よりなる複合酸化膜から酸化膜２８０を形
成すれば、活性領域２１０をエッチングから保護でき
る。
【００２４】図１３を参照すれば、図１２に示した結果
物の上面をエッチバックまたは化学機械的研磨して第２
絶縁膜パターン２４０ａが露出するように酸化膜２８０
の一部及び導電層２７０の上部を除去する。ストレッジ
ノードホール２５５及びノードコンタクトホール２６５
をふさぐ酸化膜２８０、及び第２絶縁膜パターン２４０
ａを湿式エッチング法により除去して分離されたストレ
ッジノード２７０ａを形成する。ストレッジノード２７
０ａはシリンダ型キャパシタの下部電極となる。
【００２５】図１４を参照すれば、ストレッジノード２
７０ａ上に誘電膜２８０及び上部電極２９０を形成す
る。誘電膜２８０は、例えば、Ａｌ２Ｏ３膜、Ｔａ２Ｏ
５膜、ＳＴＯ膜、ＢＳＴ膜、ＰｂＴｉＯ３膜、ＰＺＴ
膜、ＳＢＴ膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜及
びＢＴＯ膜よりなる群から選ばれるいずれか１種から形
成する。あるいは、シリコン酸化膜、シリコン窒化膜及
びシリコン酸化膜よりなる３重膜、またはシリコン窒化
膜及びシリコン酸化膜よりなる２重膜から形成しても良
い。上部電極２９０としてポリシリコン膜を拡散により
形成する。前述したように、この実施例によれば、フォ
トリソグラフィ工程及び導電層形成工程を各々１回ずつ
行うので、工程が単純化する。そして、図１４と図５と
を比較してみると、図１４の方が有効面積が広い。した
がって、静電容量の大きいキャパシタを製造できる。
【００２６】図１５は、本発明の第２の実施の形態であ
る半導体素子のシリンダ型キャパシタの製造方法を説明
するための断面図である。図１５を参照すれば、半導体
基板３００上にゲート絶縁膜３０１を形成し、その上部
にはキャッピング層３０３を、側壁にはゲート用スペー
サ３０４が形成されたゲート電極３０５を形成する。ゲ
ート電極３０５が形成された半導体基板３００の表面に
活性領域３１０及び３１０'を形成する。活性領域３１
０及び３１０'が形成された結果物上に第１絶縁膜パタ
ーン３２０ａ、第１エッチング阻止膜パターン３３０ａ
を形成する。そして第１エッチング阻止膜パターン３３
０ａ、第１絶縁膜パターン３２０ａ及び活性領域３１０
に接するストレッジノードを形成する。静電容量を大き
くするために、ストレッジノードの表面にＨＳＧを形成
して下部電極３７０ｂを完成する。下部電極３７０ｂ上
に誘電膜３８０及び上部電極３９０を形成する。ＨＳＧ
形成工程を除いては第１の実施の形態と同一なため、そ
の詳細な説明を省略する。
【００２７】図１６ないし図１８は、本発明の第３の実
施の形態である半導体素子のシリンダ型キャパシタの製
造方法を説明するための断面図である。図１６を参照す
れば、半導体基板４００上に複数のゲート電極４０５を
形成する。ゲート電極４０５の下方にはゲート絶縁膜４
０１を介在させる。ゲート電極４０５の上部にキャッピ
ング層４０３を、側壁にはゲート用スペーサ４０４を形
成する。ゲート電極４０５はポリシリコン層４０５ａ上
にシリサイド層４０５ｂ、例えばタングステンシリサイ
ド層が形成されたポリサイド構造に形成できる。そして
複数のゲート電極４０５間の空間を完全に埋め立てる層
間絶縁膜４０７を形成する。層間絶縁膜４０７としてＢ
ＰＳＧ膜、ＳＯＧ膜、ＵＳＧ膜、ＨＤＰ-ＣＶＤ法を用
いて形成したシリコン酸化膜、またはＰＥ-ＣＶＤ法を
用いて形成したＴＥＯＳ膜を形成できる。
【００２８】図１７を参照すれば、層間絶縁膜４０７上
にフォトレジストパターン（図示せず）を形成し、これ
をマスクとして層間絶縁膜４０７をパターニングする。
これにより、隣接する２つのゲート電極４０５間で半導
体基板４００の表面を露出させるコンタクトホールＨを
有する層間絶縁膜パターン４０７ａが形成される。コン
タクトホールＨ内に導電物質を満たしてコンタクトパッ
ド４１０を形成する。
【００２９】図１８を参照すれば、コンタクトパッド４
１０が形成された結果物上に第１絶縁膜パターン４２０
ａ、第１エッチング阻止膜パターン４３０ａを形成す
る。第１エッチング阻止膜パターン４３０ａ、第１絶縁
膜パターン４２０ａ及びコンタクトパッド４１０に接す
るストレッジノード４７０ａを形成する。ストレッジノ
ード４７０ａ上に誘電膜４８０及び上部電極４９０を形
成する。この実施の形態は、シリンダ型キャパシタがコ
ンタクトパッド４１０に接して形成されることを除いて
は第１の実施の形態と同一なため、その詳細な説明を省
略する。
【００３０】図１９は、本発明の第４の実施の形態であ
る半導体素子のシリンダ型キャパシタの製造方法を説明
するための断面図である。図１９を参照すれば、半導体
基板５００上にゲート絶縁膜５０１を形成し、その上部
にはキャッピング層５０３を、側壁にはゲート用スペー
サ５０４が形成されたゲート電極５０５を複数形成す
る。ゲート電極５０５はポリシリコン層５０５ａ上にシ
リサイド層５０５ｂ、例えばタングステンシリサイド層
が形成されたポリサイド構造に形成する。ゲート電極５
０５が形成された結果物上に層間絶縁膜パターン５０７
ａ及びコンタクトパッド５１０を形成する。コンタクト
パッド５１０が形成された結果物上に第１絶縁膜パター
ン５２０ａ、第１エッチング阻止膜パターン５３０ａを
形成する。第１エッチング阻止膜パターン５３０ａ、第
１絶縁膜パターン５２０ａ及びコンタクトパッド５１０
に接するストレッジノードを形成する。静電容量を大き
くするために、ストレッジノードの表面にＨＳＧを形成
して下部電極５７０ｂを完成する。下部電極５７０ｂ上
に誘電膜５８０及び上部電極５９０を形成する。この実
施の形態は、ＨＳＧ形成工程を除いては第３の実施の形
態と同一なため、その詳細な説明を省略する。
【００３１】図２０乃至図２４は、本発明の第５の実施
の形態による半導体素子のシリンダ型キャパシタの製造
方法を説明するための断面図である。図２０を参照すれ
ば、半導体基板６００上にゲート絶縁膜６０１を形成
し、その上部にはキャッピング層６０３を、側壁にはゲ
ート用スペーサ６０４が形成されたゲート電極６０５を
形成する。ゲート電極６０５が形成された半導体基板６
００の表面に活性領域６１０及び６１０'を形成する。
活性領域６１０及び６１０'が形成された結果物上に第
１絶縁膜６２０、第１エッチング阻止膜６３０、第２絶
縁膜６４０及び第２エッチング阻止膜６５０を順次形成
する。第２エッチング阻止膜６５０上にシリコン酸化膜
６５１を形成する。この時、シリコン酸化膜６５１はＰ
Ｅ-ＣＶＤ法を用いて形成したシリコン酸化膜または高
温酸化膜である。
【００３２】図２１を参照すれば、活性領域６１０及び
６１０'のうちいずれか一つの活性領域６１０に対応す
る位置に幅Ｗ ３１ の開口部を有するフォトレジストパタ
ーン６５２をシリコン酸化膜６５１上に形成する。フォ
トレジストパターン６５２をマスクとしてシリコン酸化
膜６５１、第２エッチング阻止膜６５０、第２絶縁膜６
４０及び第１エッチング阻止膜６３０をエッチングする
ことにより、第１絶縁膜６２０の一部の表面を露出させ
るストレッジノードホール６５５を有するシリコン酸化
膜パターン６５１ａ、第２エッチング阻止膜パターン６
５０ａ、第２絶縁膜パターン６４０ａ及び第１エッチン
グ阻止膜パターン６３０ａを形成する。
【００３３】図２２を参照すれば、フォトレジストパタ
ーン６５２を除去した後、ストレッジノードホール６５
５が完全にふさがらない程度の厚さを有する第３絶縁膜
６６０を形成する。この時、望ましくは、前記第３絶縁
膜６６０としてシリコン窒化膜またはシリコン酸化窒化
膜をＰＥ-ＣＶＤ法により形成する。
【００３４】図２３を参照すれば、第３絶縁膜６６０を
エッチバックしてストレッジノードホール６５５の内壁
上にスペーサ６６０ａを形成する。第１絶縁膜６２０は
幅Ｗ ３２ だけ露出される。第１絶縁膜６２０の露出され
た表面に残留するシリコン窒化膜またはシリコン酸化窒
化膜を除去する必要がある場合には、選択比のない残写
処理工程を行う。この時、シリコン酸化膜パターン６５
１ａは前記第２エッチング阻止膜パターン６５０ａを保
護する。第２エッチング阻止膜パターン６５０ａがなく
なれば、後続するノードコンタクトホール形成工程にお
いて第２絶縁膜パターン６４０ａがエッチングされ、そ
の結果、ストレッジノードが低くなる。これは、キャパ
シタの静電容量の減少につながるが、シリコン酸化膜パ
ターン６５１ａを形成することによりこのような問題を
防止する。シリコン酸化膜パターン６５１ａは残写処理
工程中になくなる場合もあり、残留する場合もある。
【００３５】図２４を参照すれば、第２エッチング阻止
膜パターン６５０ａ及びスペーサ６６０ａをマスクとし
て露出された第１絶縁膜６２０をエッチングすることに
より、活性領域６１０の一部の表面が露出されるノード
コンタクトホール６６５を有する第１絶縁膜パターン６
２０ａを形成する。残写処理工程後に残留するシリコン
酸化膜パターン６５１ａ及び第１絶縁膜６２０は同一の
膜質であるため、シリコン酸化膜パターン６５１ａはこ
の段階で完全に除去される。次に、図１１乃至図１４を
参照して説明したような工程、または図１５の結果物を
得るための工程を行う。
【００３６】
【発明の効果】前述したように、本発明によれば、フォ
トリソグラフィ工程を１回のみ行ってストレッジノード
ホールを形成し、スペーサを用いてノードコンタクトホ
ールを形成した後、導電層形成工程を１回のみ行う。す
なわち、従来の製造方法においてコンタクトプラグ及び
ストレッジノードを形成するために２回ずつ行っていた
フォトリソグラフィ工程及び導電層形成工程を各々１回
ずつのみ行う。これにより、工程が単純化され、その結
果、生産性の向上及び低コスト化が図れる。
【００３７】また、従来の製造方法によるシリンダ型キ
ャパシタのコンタクトプラグに該当する部分までキャパ
シタの下部電極として活用できるので、キャパシタ電極
の有効面積が拡張し、キャパシタの静電容量が増加する
という効果もある。以上、本発明を望ましい実施例を挙
げて詳細に説明したが、本発明は前記実施例に限定され
ることなく、本発明の技術的な思想内において、当業者
にとって各種の変形が可能であることは言うまでもな
い。
【図面の簡単な説明】
【図１】従来の半導体素子のシリンダ型キャパシタの製
造方法を説明するための断面図。
【図２】従来の半導体素子のシリンダ型キャパシタの製
造方法を説明するための断面図。
【図３】従来の半導体素子のシリンダ型キャパシタの製
造方法を説明するための断面図。
【図４】従来の半導体素子のシリンダ型キャパシタの製
造方法を説明するための断面図。
【図５】従来の半導体素子のシリンダ型キャパシタの製
造方法を説明するための断面図。
【図６】本発明の第１の実施の形態である半導体素子の
シリンダ型キャパシタの製造方法を説明するための断面
図。
【図７】本発明の第１の実施の形態である半導体素子の
シリンダ型キャパシタの製造方法を説明するための断面
図。
【図８】本発明の第１の実施の形態である半導体素子の
シリンダ型キャパシタの製造方法を説明するための断面
図。
【図９】本発明の第１の実施の形態である半導体素子の
シリンダ型キャパシタの製造方法を説明するための断面
図。
【図１０】本発明の第１の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１１】本発明の第１の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１２】本発明の第１の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１３】本発明の第１の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１４】本発明の第１の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１５】本発明の第２の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１６】本発明の第３の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１７】本発明の第３の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１８】本発明の第３の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図１９】本発明の第４の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図２０】本発明の第５の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図２１】本発明の第５の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図２２】本発明の第５の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図２３】本発明の第５の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【図２４】本発明の第５の実施の形態である半導体素子
のシリンダ型キャパシタの製造方法を説明するための断
面図。
【符号の説明】
２１０ 活性領域 ２２０ 第１絶縁膜 ２２０ａ 第１絶縁膜パターン ２５０ａ 第２エッチング阻止膜パターン ２６０ａ スペーサ ２６５ ノードコンタクトホール

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 導電領域が形成された半導体基板上に第
    １絶縁膜、第１エッチング阻止膜、第２絶縁膜及び第２
    エッチング阻止膜を順次形成する段階と、 前記第１絶縁膜の一部の表面を露出させるストレッジノ
    ードホールが形成されるように前記第２エッチング阻止
    膜、第２絶縁膜及び第１エッチング阻止膜の一部をエッ
    チングして第２エッチング阻止膜パターン、第２絶縁膜
    パターン及び第１エッチング阻止膜パターンを形成する
    段階と、 前記ストレッジノードホールの内壁上にスペーサを形成
    する段階と、 前記導電領域を露出させるノードコンタクトホールが形
    成されるように前記第２エッチング阻止膜パターン及び
    スペーサをマスクとして露出された前記第１絶縁膜をエ
    ッチングして第１絶縁膜パターンを形成する段階と、 前記第２エッチング阻止膜パターン及びスペーサを除去
    する段階と、 前記第１エッチング阻止膜パターン、前記第１絶縁膜パ
    ターン及び前記導電領域に接する下部電極を形成する段
    階と、 前記下部電極上に誘電膜及び上部電極を形成する段階と
    を含むことを特徴とする半導体素子のシリンダ型キャパ
    シタの製造方法。
  2. 【請求項２】 前記導電領域は、前記半導体基板の表面
    に存在する活性領域または前記半導体基板の上部に存在
    するコンタクトパッドであることを特徴とする請求項１
    に記載の半導体素子のシリンダ型キャパシタの製造方
    法。
  3. 【請求項３】 前記半導体基板上に形成された隣接する
    ２つのゲート電極により自己整列されるコンタクトパッ
    ドを形成する段階を含み、 前記導電領域は前記コンタクトパッドであることを特徴
    とする請求項１に記載の半導体素子のシリンダ型キャパ
    シタの製造方法。
  4. 【請求項４】 前記コンタクトパッドを形成する段階
    は、 前記２つのゲート電極間の空間を完全にふさぐ層間絶縁
    膜を形成する段階と、 前記層間絶縁膜をパターニングして隣接する２つの前記
    ゲート電極間で前記半導体基板の表面を露出させるコン
    タクトホールを形成する段階と、 前記コンタクトホール内に導電物質を満たす段階とを含
    むことを特徴とする請求項３に記載の半導体素子のシリ
    ンダ型キャパシタの製造方法。
  5. 【請求項５】 前記ゲート電極は、ポリシリコン層上に
    シリサイド層が形成されたポリサイド構造に形成される
    ことを特徴とする請求項４に記載の半導体素子のシリン
    ダ型キャパシタの製造方法。
  6. 【請求項６】 前記層間絶縁膜はＢＰＳＧ膜、ＳＯＧ
    膜、ＵＳＧ膜、ＨＤＰ-ＣＶＤ法を用いて形成したシリ
    コン酸化膜及びＰＥ-ＣＶＤ法を用いて形成したシリコ
    ン酸化膜及びＴＥＯＳ膜よりなる群から選ばれたいずれ
    か一種であることを特徴とする請求項４に記載の半導体
    素子のシリンダ型キャパシタの製造方法。
  7. 【請求項７】 前記第１絶縁膜は、シリコン酸化膜であ
    ることを特徴とする請求項１に記載の半導体素子のシリ
    ンダ型キャパシタの製造方法。
  8. 【請求項８】 前記第１絶縁膜は、ＨＤＰ-ＣＶＤ法に
    より形成することを特徴とする請求項７に記載の半導体
    素子のシリンダ型キャパシタの製造方法。
  9. 【請求項９】 前記第２絶縁膜は、ＴＥＯＳ膜であるこ
    とを特徴とする請求項１に記載の半導体素子のシリンダ
    型キャパシタの製造方法。
  10. 【請求項１０】 前記第２絶縁膜は、ＰＥ-ＣＶＤ法に
    より形成することを特徴とする請求項９に記載の半導体
    素子のシリンダ型キャパシタの製造方法。
  11. 【請求項１１】 前記第１エッチング阻止膜及び第２エ
    ッチング阻止膜は各々、シリコン窒化膜であることを特
    徴とする請求項１に記載の半導体素子のシリンダ型キャ
    パシタの製造方法。
  12. 【請求項１２】 前記第１エッチング阻止膜及び第２エ
    ッチング阻止膜は、ＬＰ-ＣＶＤ法により形成すること
    を特徴とする請求項１１に記載の半導体素子のシリンダ
    型キャパシタの製造方法。
  13. 【請求項１３】 前記第１絶縁膜の厚さは、８，０００
    Å以上かつ１２，０００Å以下であることを特徴とする
    請求項１に記載の半導体素子のシリンダ型キャパシタの
    製造方法。
  14. 【請求項１４】 前記第２絶縁膜の厚さは、５，０００
    Å以上かつ２０，０００Å以下であることを特徴とする
    請求項１に記載の半導体素子のシリンダ型キャパシタの
    製造方法。
  15. 【請求項１５】 前記第１エッチング阻止膜及び第２エ
    ッチング阻止膜の厚さは各々、３００Å以上かつ５００
    Å以下であることを特徴とする請求項１に記載の半導体
    素子のシリンダ型キャパシタの製造方法。
  16. 【請求項１６】 前記第２エッチング阻止膜上にシリコ
    ン酸化膜を形成する段階と、 前記ストレッジノードホールを形成するために、前記シ
    リコン酸化膜の一部をエッチングしてシリコン酸化膜パ
    ターンを形成する段階と、 前記ノードコンタクトホールを形成する間に前記シリコ
    ン酸化膜パターンを除去する段階とを具備することを特
    徴とする請求項１に記載の半導体素子のシリンダ型キャ
    パシタの製造方法。
  17. 【請求項１７】 前記シリコン酸化膜は、ＰＥ-ＣＶＤ
    法を用いて形成したシリコン酸化膜または高温酸化膜で
    あることを特徴とする請求項１６に記載の半導体素子の
    シリンダ型キャパシタ形成方法。
  18. 【請求項１８】 前記スペーサを形成する段階は、 前記ストレッジノードホールが完全に埋め立てられない
    程度の厚さを有する第３絶縁膜を形成する段階と、 前記第３絶縁膜をエッチバックする段階とを含むことを
    特徴とする請求項１に記載の半導体素子のシリンダ型キ
    ャパシタの製造方法。
  19. 【請求項１９】 前記第３絶縁膜は、シリコン窒化膜ま
    たはシリコン酸化窒化膜であることを特徴とする請求項
    １８に記載の半導体素子のシリンダ型キャパシタの製造
    方法。
  20. 【請求項２０】 前記第３絶縁膜は、ＰＥ-ＣＶＤ法に
    より形成することを特徴とする請求項１９に記載の半導
    体素子のシリンダ型キャパシタの製造方法。
  21. 【請求項２１】 前記第２エッチング阻止膜パターン及
    びスペーサを除去する段階では、前記第２エッチング阻
    止膜パターンを除去した後に前記スペーサを除去するこ
    とを特徴とする請求項１に記載の半導体素子のシリンダ
    型キャパシタの製造方法。
  22. 【請求項２２】 前記第２エッチング阻止膜パターン及
    びスペーサを除去する段階では、前記第２エッチング阻
    止膜パターン及び前記スペーサを同時に除去することを
    特徴とする請求項１に記載の半導体素子のシリンダ型キ
    ャパシタの製造方法。
  23. 【請求項２３】 前記第２エッチング阻止膜パターン及
    びスペーサの除去は、過酸化水素、水及びフッ酸の混合
    液を用いた湿式エッチング法により行われることを特徴
    とする請求項１に記載の半導体素子のシリンダ型キャパ
    シタの製造方法。
  24. 【請求項２４】 前記下部電極を形成する段階は、 前記ノードコンタクトホールが形成された結果物の全面
    に前記ストレッジノードホール及びノードコンタクトホ
    ールが完全にふさがらない程度の厚さを有する導電層を
    形成する段階と、 前記導電層の上部及び第２絶縁膜パターンを除去して各
    々分離された複数のストレッジノードを形成する段階と
    を含むことを特徴とする請求項１に記載の半導体素子の
    シリンダ型キャパシタの製造方法。
  25. 【請求項２５】 前記導電層は、ポリシリコン膜を用い
    て形成することを特徴とする請求項２４に記載の半導体
    素子のシリンダ型キャパシタの製造方法。
  26. 【請求項２６】 前記ポリシリコン膜は、拡散により形
    成することを特徴とする請求項２５に記載の半導体素子
    のシリンダ型キャパシタの製造方法。
  27. 【請求項２７】 前記ストレッジノードを形成する段階
    は、 前記導電層上に前記ストレッジノードホール及びノード
    コンタクトホールを完全にふさぐ酸化膜を形成する段階
    と、 前記第２絶縁膜パターンが露出されるように前記酸化膜
    の一部及び導電層の上部を除去する段階と、 前記ストレッジノードホール及びノードコンタクトホー
    ルをふさぐ前記酸化膜と、前記第２絶縁膜パターンを湿
    式エッチング法により除去する段階とを含むことを特徴
    とする請求項２４に記載の半導体素子のシリンダ型キャ
    パシタの製造方法。
  28. 【請求項２８】 前記酸化膜は、ＵＳＧ膜、ＢＰＳＧ
    膜、シリコン酸化膜及びＵＳＧ膜からなる２重膜、及び
    シリコン酸化膜及びＢＰＳＧ膜からなる２重膜からなる
    群から選ばれたいずれか一種であることを特徴とする請
    求項２７に記載の半導体素子のシリンダ型キャパシタの
    製造方法。
  29. 【請求項２９】 前記下部電極を形成する段階は、前記
    ストレッジノードの表面にＨＳＧを形成する段階を含む
    ことを特徴とする請求項２４に記載の半導体素子のシリ
    ンダ型キャパシタの製造方法。
  30. 【請求項３０】 前記誘電膜はＡｌ２Ｏ３膜、Ｔａ２Ｏ
    ５膜、ＳｒＴｉＯ３（ＳＴＯ）膜、（Ｂａ，Ｓｒ）Ｔｉ
    Ｏ３（ＢＳＴ）膜、ＰｂＴｉＯ３膜、Ｐｂ（Ｚｒ，Ｔ
    ｉ）Ｏ３（ＰＺＴ）膜、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢ
    Ｔ）膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜及びＢａ
    ＴｉＯ３（ＢＴＯ）膜からなる群から選ばれるいずれか
    １種であることを特徴とする請求項１に記載の半導体素
    子のシリンダ型キャパシタの製造方法。
  31. 【請求項３１】 前記誘電膜はシリコン酸化膜、シリコ
    ン窒化膜及びシリコン酸化膜からなる３重膜、またはシ
    リコン窒化膜及びシリコン酸化膜からなる２重膜である
    ことを特徴とする請求項１に記載の半導体素子のシリン
    ダ型キャパシタの製造方法。
  32. 【請求項３２】 前記上部電極は、ポリシリコン膜を用
    いて形成することを特徴とする請求項１に記載の半導体
    素子のシリンダ型キャパシタの製造方法。
  33. 【請求項３３】 前記ポリシリコン膜は、拡散により形
    成することを特徴とする請求項３２に記載の半導体素子
    のシリンダ型キャパシタの製造方法。
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