JPH07326716A - ディーラム キャパシター製造方法 - Google Patents
ディーラム キャパシター製造方法Info
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- JPH07326716A JPH07326716A JP6327619A JP32761994A JPH07326716A JP H07326716 A JPH07326716 A JP H07326716A JP 6327619 A JP6327619 A JP 6327619A JP 32761994 A JP32761994 A JP 32761994A JP H07326716 A JPH07326716 A JP H07326716A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【目的】 ディーラムに用いられるキャパシターの容量
を増大させること。 【構成】 高集積半導体素子であるディーラムに適用さ
れるキャパシター製造方法に関し、キャパシターの容量
を増大させるためにシリコン基板にトランジスタを一定
間隔隔離させ形成する段階と、全体構造上部に絶縁膜を
厚く形成する段階と、ビットライン コンタクトホール
を形成する段階と、前記ビットライン コンタクトホー
ルに導電体を埋め込んだビットラインを形成する段階
と、前記ビットラインの側壁に残存する絶縁膜の一定厚
さをエッチングしてトポロジーを有するビットラインの
上部面と側面を露出させる段階と、前記ビットラインと
その上部に形成された導電層と絶縁するために絶縁膜を
堆積する段階と、貯蔵電極用コンタクトホールを形成す
る段階と、前記トランジスタに接続され、前記ビットラ
インの最上部面にオーバラップする貯蔵電極を形成する
段階と、前記貯蔵電極上部に誘電体膜とプレート電極を
形成する段階とを含む。
を増大させること。 【構成】 高集積半導体素子であるディーラムに適用さ
れるキャパシター製造方法に関し、キャパシターの容量
を増大させるためにシリコン基板にトランジスタを一定
間隔隔離させ形成する段階と、全体構造上部に絶縁膜を
厚く形成する段階と、ビットライン コンタクトホール
を形成する段階と、前記ビットライン コンタクトホー
ルに導電体を埋め込んだビットラインを形成する段階
と、前記ビットラインの側壁に残存する絶縁膜の一定厚
さをエッチングしてトポロジーを有するビットラインの
上部面と側面を露出させる段階と、前記ビットラインと
その上部に形成された導電層と絶縁するために絶縁膜を
堆積する段階と、貯蔵電極用コンタクトホールを形成す
る段階と、前記トランジスタに接続され、前記ビットラ
インの最上部面にオーバラップする貯蔵電極を形成する
段階と、前記貯蔵電極上部に誘電体膜とプレート電極を
形成する段階とを含む。
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体素子のキャ
パシター製造方法に関し、特にディーラム（ダイナミッ
ク・ランダム・アクセス・メモリ：ＤＲＡＭ）に用いら
れるキャパシターの容量を増大させることができるよう
にするキャパシター製造方法に関する。
パシター製造方法に関し、特にディーラム（ダイナミッ
ク・ランダム・アクセス・メモリ：ＤＲＡＭ）に用いら
れるキャパシターの容量を増大させることができるよう
にするキャパシター製造方法に関する。
【０００２】
【従来の技術】一般に、半導体回路の集積度を向上させ
ると、単位セルの平面積は減少している。そのためメモ
リ素子であるディーラムの単位セルの面積も減少する。
しかし、単位セルの面積は減少してもディーラムに用い
られるキャパシターの容量はおおよそ４０ｆＦ（femto
Farad)値を維持しなければならない。
ると、単位セルの平面積は減少している。そのためメモ
リ素子であるディーラムの単位セルの面積も減少する。
しかし、単位セルの面積は減少してもディーラムに用い
られるキャパシターの容量はおおよそ４０ｆＦ（femto
Farad)値を維持しなければならない。
【０００３】そのため、高集積化を実現しながらも適正
なキャパシター容量を得るため多様な構造のキャパシタ
ーが現れるようになった。このようなキャパシターの構
造のうち、一番代表的なものがスタック構造である。
なキャパシター容量を得るため多様な構造のキャパシタ
ーが現れるようになった。このようなキャパシターの構
造のうち、一番代表的なものがスタック構造である。
【０００４】以下、図面により、従来のスタック構造の
キャパシターを有するディーラムを例として説明する。
キャパシターを有するディーラムを例として説明する。
【０００５】図１３は公知の技術でシリコン基板（５
１）のフィールド領域に素子分離膜（５２）を形成した
後、アクティブ領域にゲート酸化膜（５３）、ゲート電
極（５４）、ソース／ドレイン電極（５５）でなるトラ
ンジスタを形成すると同時に、フィールド領域を通過す
るワードライン（５４Ａ）を素子分離膜（５２）上部に
形成した後、全体構造上部に絶縁用酸化膜（５７）を形
成して予定された貯蔵電極コンタクト領域を露出させ、
露出したソース／ドレイン電極（５５）にコンタクトさ
れる貯蔵電極（５８）を形成し、貯蔵電極（５８）の表
面に誘電体膜（５９）とプレート電極（６０）を形成し
た断面図である。ここで図面符号（５６）はゲート電極
（５４）の側壁に形成される絶縁膜スペーサーである。
１）のフィールド領域に素子分離膜（５２）を形成した
後、アクティブ領域にゲート酸化膜（５３）、ゲート電
極（５４）、ソース／ドレイン電極（５５）でなるトラ
ンジスタを形成すると同時に、フィールド領域を通過す
るワードライン（５４Ａ）を素子分離膜（５２）上部に
形成した後、全体構造上部に絶縁用酸化膜（５７）を形
成して予定された貯蔵電極コンタクト領域を露出させ、
露出したソース／ドレイン電極（５５）にコンタクトさ
れる貯蔵電極（５８）を形成し、貯蔵電極（５８）の表
面に誘電体膜（５９）とプレート電極（６０）を形成し
た断面図である。ここで図面符号（５６）はゲート電極
（５４）の側壁に形成される絶縁膜スペーサーである。
【０００６】
【発明が解決しようとする課題】前記のような従来の方
法は、貯蔵電極の表面積を増大させるために、貯蔵電極
の平面積を増大させたり貯蔵電極の縁の厚さを増加させ
ることになる。しかし、ディーラムが超高集積化される
ことにより前記のような単純なスタック構造ではキャパ
シターの容量を充足させることに限界がある。
法は、貯蔵電極の表面積を増大させるために、貯蔵電極
の平面積を増大させたり貯蔵電極の縁の厚さを増加させ
ることになる。しかし、ディーラムが超高集積化される
ことにより前記のような単純なスタック構造ではキャパ
シターの容量を充足させることに限界がある。
【０００７】従って、本発明は超高集積化に適用したキ
ャパシターの製造方法を提供することをその目的とする
ものである。
ャパシターの製造方法を提供することをその目的とする
ものである。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、第１の発明は、シリコン基板にトランジスタを一定
間隔隔離させて形成する段階と、全体構造上部に絶縁膜
を厚く形成する段階と、ビットライン コンタクトホー
ルを形成する段階と、このビットライン コンタクトホ
ールに導電体を埋め込んだビットラインを形成する段階
と、ビットラインの側壁に残存する絶縁膜の一定厚さを
エッチングし、高段差（トポロジー）を有するビットラ
インの上部面と側面を露出させる段階と、ビットライン
とその上部に形成される導電層とを絶縁するための絶縁
膜を堆積する段階と、貯蔵電極用コンタクトホールを形
成する段階と、前記トランジスタに接続され、前記ビッ
トラインの最上部面にオーバラップする貯蔵電極を形成
する段階と、貯蔵電極上部に誘電体膜とプーレト電極を
形成する段階とを含んでいる。
に、第１の発明は、シリコン基板にトランジスタを一定
間隔隔離させて形成する段階と、全体構造上部に絶縁膜
を厚く形成する段階と、ビットライン コンタクトホー
ルを形成する段階と、このビットライン コンタクトホ
ールに導電体を埋め込んだビットラインを形成する段階
と、ビットラインの側壁に残存する絶縁膜の一定厚さを
エッチングし、高段差（トポロジー）を有するビットラ
インの上部面と側面を露出させる段階と、ビットライン
とその上部に形成される導電層とを絶縁するための絶縁
膜を堆積する段階と、貯蔵電極用コンタクトホールを形
成する段階と、前記トランジスタに接続され、前記ビッ
トラインの最上部面にオーバラップする貯蔵電極を形成
する段階と、貯蔵電極上部に誘電体膜とプーレト電極を
形成する段階とを含んでいる。
【０００９】また、第２の発明は、シリコン基板にトラ
ンジスタを一定間隔隔離させて形成する段階と、全体構
造上部に絶縁膜を厚く形成する段階と、ビットライン
コンタクトホールを形成する段階と、トランジスタに接
続される高段差（topology)を有するビットラインを形
成する段階と、ビットラインとその上部に形成された導
電層と絶縁するための絶縁膜を堆積する段階と、貯蔵電
極用コンタクトホールを形成する段階と、前記トランジ
スタに接続され、前記ビットラインの最上部面にオーバ
ラップする１次貯蔵電極を形成する段階と、前記構造上
部に絶縁膜を厚く堆積し、１次貯蔵電極上部にある絶縁
膜を再び取り除いて溝を形成する段階と、全体構造上部
に貯蔵電極用導電層を堆積し、導電層凹部に感光膜を充
填する段階と、露出した導電層をエッチングしてシリン
ダ構造の２次貯蔵電極を形成する段階と、前記感光膜と
絶縁膜を取り除いた後、１次及び２次貯蔵電極表面にキ
ャパシター誘電体膜を形成し、その上部にプレート電極
を形成する段階をとを含んでいる。
ンジスタを一定間隔隔離させて形成する段階と、全体構
造上部に絶縁膜を厚く形成する段階と、ビットライン
コンタクトホールを形成する段階と、トランジスタに接
続される高段差（topology)を有するビットラインを形
成する段階と、ビットラインとその上部に形成された導
電層と絶縁するための絶縁膜を堆積する段階と、貯蔵電
極用コンタクトホールを形成する段階と、前記トランジ
スタに接続され、前記ビットラインの最上部面にオーバ
ラップする１次貯蔵電極を形成する段階と、前記構造上
部に絶縁膜を厚く堆積し、１次貯蔵電極上部にある絶縁
膜を再び取り除いて溝を形成する段階と、全体構造上部
に貯蔵電極用導電層を堆積し、導電層凹部に感光膜を充
填する段階と、露出した導電層をエッチングしてシリン
ダ構造の２次貯蔵電極を形成する段階と、前記感光膜と
絶縁膜を取り除いた後、１次及び２次貯蔵電極表面にキ
ャパシター誘電体膜を形成し、その上部にプレート電極
を形成する段階をとを含んでいる。
【００１０】
【作用】本発明によれば、ビットラインを貯蔵電極より
先に形成すると共にソース／ドレインにコンタクトされ
る部分でビットラインの段差を増大させ、後工程で製造
される貯蔵電極をビットラインにオーバラップするよう
形成したので、貯蔵電極の表面積が増大する。
先に形成すると共にソース／ドレインにコンタクトされ
る部分でビットラインの段差を増大させ、後工程で製造
される貯蔵電極をビットラインにオーバラップするよう
形成したので、貯蔵電極の表面積が増大する。
【００１１】また、貯蔵電極構造にシリンダ型貯蔵電極
を複合形態で製造することにより、貯蔵電極の表面積が
さらに増大する。
を複合形態で製造することにより、貯蔵電極の表面積が
さらに増大する。
【００１２】
【実施例】図１乃至４は、本発明の第１実施例によりデ
ィーラム キャパシターを形成する段階を示す断面図で
ある。
ィーラム キャパシターを形成する段階を示す断面図で
ある。
【００１３】図１は、素子分離膜（２）が形成されたシ
リコン基板（１）にソース／ドレイン（５）とゲート酸
化膜（３）、ゲート電極（４）でなるMOSFETを公知の技
術で形成した後、全体構造上部に絶縁用酸化膜（６）、
窒化膜（７）及び平坦化用絶縁膜（８）を順次形成した
断面図である。
リコン基板（１）にソース／ドレイン（５）とゲート酸
化膜（３）、ゲート電極（４）でなるMOSFETを公知の技
術で形成した後、全体構造上部に絶縁用酸化膜（６）、
窒化膜（７）及び平坦化用絶縁膜（８）を順次形成した
断面図である。
【００１４】図２は、貯蔵電極コンタクト マスク（図
示せず）を用いて前記平坦化用絶縁膜（８）、窒化膜
（７）、絶縁用酸化膜（６）を一定部分エッチングして
ソース／ドレイン（５）が露出したコンタクトホールを
形成し、全体構造上部に第１ポリシリコン層（９）を形
成した断面図である。
示せず）を用いて前記平坦化用絶縁膜（８）、窒化膜
（７）、絶縁用酸化膜（６）を一定部分エッチングして
ソース／ドレイン（５）が露出したコンタクトホールを
形成し、全体構造上部に第１ポリシリコン層（９）を形
成した断面図である。
【００１５】図３は、前記平坦化用絶縁膜（８）をエッ
チング静止層にし、前記第１ポリシリコン膜（９）をブ
ランケット エッチングして前記ソース／ドレイン
（５）にコンタクトするビットライン（９Ａ）を一定高
さを有する構造に形成した後、残存する前記平坦化用絶
縁膜（８）を弗酸（ＨＦ）で完全に取り除き、露出する
ビットライン（９Ａ）表面に転移金属膜によるシリサイ
ド膜（１０）を選択的に形成した断面図である。
チング静止層にし、前記第１ポリシリコン膜（９）をブ
ランケット エッチングして前記ソース／ドレイン
（５）にコンタクトするビットライン（９Ａ）を一定高
さを有する構造に形成した後、残存する前記平坦化用絶
縁膜（８）を弗酸（ＨＦ）で完全に取り除き、露出する
ビットライン（９Ａ）表面に転移金属膜によるシリサイ
ド膜（１０）を選択的に形成した断面図である。
【００１６】図４は、全体的に酸化膜（１１）を形成し
貯蔵電極コンタクトマスク（図示せず）を用いたエッチ
ング工程で予定されたソース／ドレイン（５）が露出す
るコンタクトホールを形成した後、貯蔵電極用第２ポリ
シリコン層（１２）を全体構造上部に堆積してから、貯
蔵電極マスク（図示せず）を用いたエッチング工程で前
記第２ポリシリコン層（１２）の一定部分をエッチング
し、前記ビットライン（９Ａ）の突出した部分までオー
バラップする貯蔵電極（１２Ａ）を形成し、その上部に
キャパシター誘電体膜（１３）とプレート電極（１４）
を形成した状態の断面図であり、前記貯蔵電極（１２
Ａ）はビットライン（９Ａ）上部面で隣り合う貯蔵電極
（１２Ａ）と分離され貯蔵電極の表面積が増大すること
を示す。
貯蔵電極コンタクトマスク（図示せず）を用いたエッチ
ング工程で予定されたソース／ドレイン（５）が露出す
るコンタクトホールを形成した後、貯蔵電極用第２ポリ
シリコン層（１２）を全体構造上部に堆積してから、貯
蔵電極マスク（図示せず）を用いたエッチング工程で前
記第２ポリシリコン層（１２）の一定部分をエッチング
し、前記ビットライン（９Ａ）の突出した部分までオー
バラップする貯蔵電極（１２Ａ）を形成し、その上部に
キャパシター誘電体膜（１３）とプレート電極（１４）
を形成した状態の断面図であり、前記貯蔵電極（１２
Ａ）はビットライン（９Ａ）上部面で隣り合う貯蔵電極
（１２Ａ）と分離され貯蔵電極の表面積が増大すること
を示す。
【００１７】図５及び図６は、本発明の第２実施例によ
り貯蔵電極の表面積を一層増大させたキャパシター製造
工程を示した断面図である。
り貯蔵電極の表面積を一層増大させたキャパシター製造
工程を示した断面図である。
【００１８】図５は、前記図３までは同様な方法でビッ
トライン（９Ａ）とシリサイド膜（１０）を形成した
後、全体構造上部に窒化膜（２１）を堆積し、貯蔵電極
コンタクト マスク（図示せず）を用いたエッチング工
程で予定されたソース／ドレイン（５）が露出するコン
タクトホールを形成し、貯蔵電極用第２ポリシリコン層
（２２）を堆積し再び貯蔵電極マスクを用いたエッチン
グ工程で第２ポリシリコン層（２２）をエッチングして
前記ビットライン（９Ａ）の上段部とオーバラップする
１次貯蔵電極（２２Ａ）を形成し、全体構造上に厚いＣ
ＶＤ酸化膜を堆積した後、前記１次貯蔵電極（２２Ａ）
の端部にはＣＶＤ酸化膜（２３）がオーバラップするＣ
ＶＤ酸化膜（２３）パターンを形成して前記１次貯蔵電
極（２２Ａ）の上部面を露出させ、貯蔵電極用第３ポリ
シリコン層（２４）を堆積し、第３ポリシリコン層（２
４）の凹部に感光膜（２５）を満たした断面図である。
トライン（９Ａ）とシリサイド膜（１０）を形成した
後、全体構造上部に窒化膜（２１）を堆積し、貯蔵電極
コンタクト マスク（図示せず）を用いたエッチング工
程で予定されたソース／ドレイン（５）が露出するコン
タクトホールを形成し、貯蔵電極用第２ポリシリコン層
（２２）を堆積し再び貯蔵電極マスクを用いたエッチン
グ工程で第２ポリシリコン層（２２）をエッチングして
前記ビットライン（９Ａ）の上段部とオーバラップする
１次貯蔵電極（２２Ａ）を形成し、全体構造上に厚いＣ
ＶＤ酸化膜を堆積した後、前記１次貯蔵電極（２２Ａ）
の端部にはＣＶＤ酸化膜（２３）がオーバラップするＣ
ＶＤ酸化膜（２３）パターンを形成して前記１次貯蔵電
極（２２Ａ）の上部面を露出させ、貯蔵電極用第３ポリ
シリコン層（２４）を堆積し、第３ポリシリコン層（２
４）の凹部に感光膜（２５）を満たした断面図である。
【００１９】図６は、露出した第３ポリシリコン層（２
４）をエッチングして前記１次貯蔵電極（２２Ａ）に電
気的に接続するシリンダ形態の２次貯蔵電極（２４Ａ）
を形成した後、前記感光膜（２５）とＣＶＤ酸化膜（２
３）を取り除き前記１次及び２次貯蔵電極（２２Ａ、２
４Ａ）表面にキャパシター誘電体膜（２６）を形成し、
その上部にプレート電極（２７）を形成してキャパシタ
ーを製造した断面図である。
４）をエッチングして前記１次貯蔵電極（２２Ａ）に電
気的に接続するシリンダ形態の２次貯蔵電極（２４Ａ）
を形成した後、前記感光膜（２５）とＣＶＤ酸化膜（２
３）を取り除き前記１次及び２次貯蔵電極（２２Ａ、２
４Ａ）表面にキャパシター誘電体膜（２６）を形成し、
その上部にプレート電極（２７）を形成してキャパシタ
ーを製造した断面図である。
【００２０】図７乃至図１０は、本発明の第３実施例に
よりディーラムのキャパシターを製造する工程段階を示
す断面図である。
よりディーラムのキャパシターを製造する工程段階を示
す断面図である。
【００２１】図７は、フィールド酸化膜（２）を備えた
シリコン基板（１）の上部にゲート酸化膜（３）、ゲー
ト電極（４）、ソース／ドレイン（５）でなるトランジ
スタを形成した後、全体構造の上部に酸化膜（６）、窒
化膜（７）及び平坦化用酸化膜（８）を形成した断面図
であり、前記平坦化用酸化膜はテオス膜（tetra ethyl
ortho silicate) で一定厚さに堆積した後ブランケット
エッチング工程で平坦化過程を行う。
シリコン基板（１）の上部にゲート酸化膜（３）、ゲー
ト電極（４）、ソース／ドレイン（５）でなるトランジ
スタを形成した後、全体構造の上部に酸化膜（６）、窒
化膜（７）及び平坦化用酸化膜（８）を形成した断面図
であり、前記平坦化用酸化膜はテオス膜（tetra ethyl
ortho silicate) で一定厚さに堆積した後ブランケット
エッチング工程で平坦化過程を行う。
【００２２】図８は、ビットライン コンタクト マス
クを用いて前記平坦化用酸化膜（８）、第１窒化膜
（７）、絶縁用酸化膜（６）をエッチングして予定され
たソース／ドレイン（５）が露出するコンタクトホール
を形成し、全体構造の上部にビットライン用第１ポリシ
リコン膜（９）を堆積した断面図である。前記第１ポリ
シリコン膜（９）上にはビットライン マスク用感光膜
パターン（２８）が形成される。
クを用いて前記平坦化用酸化膜（８）、第１窒化膜
（７）、絶縁用酸化膜（６）をエッチングして予定され
たソース／ドレイン（５）が露出するコンタクトホール
を形成し、全体構造の上部にビットライン用第１ポリシ
リコン膜（９）を堆積した断面図である。前記第１ポリ
シリコン膜（９）上にはビットライン マスク用感光膜
パターン（２８）が形成される。
【００２３】図９は、前記ビットライン マスク用感光
膜パターン（２８）を用いて露出した第１ポリシリコン
膜（９）をエッチングしてビットライン（２９）を形成
し、前記平坦化用酸化膜（８）を取り除くため窒化膜
（７）をエッチング静止層に用い、前記酸化膜（８）を
湿式エッチングで取り除き、転移金属（図示せず）を選
択堆積し熱処理をして露出したビットライン（２９）の
表面にシリサイド（３０）を形成した断面図である。
膜パターン（２８）を用いて露出した第１ポリシリコン
膜（９）をエッチングしてビットライン（２９）を形成
し、前記平坦化用酸化膜（８）を取り除くため窒化膜
（７）をエッチング静止層に用い、前記酸化膜（８）を
湿式エッチングで取り除き、転移金属（図示せず）を選
択堆積し熱処理をして露出したビットライン（２９）の
表面にシリサイド（３０）を形成した断面図である。
【００２４】図１０は、全体構造上部に熱酸化膜（３
１）を形成し貯蔵電極コンタクト マスクを用いたエッ
チング工程でコンタクト領域にある絶縁膜をエッチング
してソース／ドレイン（５）が露出したコンタクトホー
ルを形成し、全体構造上部に貯蔵電極用第２ポリシリコ
ン膜（３２）を形成した後、貯蔵電極用マスクを用いた
エッチング工程で第２ポリシリコン膜（３２）を一定部
分エッチングして貯蔵電極（３２Ａ）を形成し、貯蔵電
極（３２Ａ）の表面に誘電体膜（３３）とプレート電極
（３４）を形成した断面図である。
１）を形成し貯蔵電極コンタクト マスクを用いたエッ
チング工程でコンタクト領域にある絶縁膜をエッチング
してソース／ドレイン（５）が露出したコンタクトホー
ルを形成し、全体構造上部に貯蔵電極用第２ポリシリコ
ン膜（３２）を形成した後、貯蔵電極用マスクを用いた
エッチング工程で第２ポリシリコン膜（３２）を一定部
分エッチングして貯蔵電極（３２Ａ）を形成し、貯蔵電
極（３２Ａ）の表面に誘電体膜（３３）とプレート電極
（３４）を形成した断面図である。
【００２５】この第３実施例は、本発明の第１実施例よ
りビットライン（２９）の上部面が広くなりそのため貯
蔵電極（３２Ａ）がビットライン（２９）の側面により
屈曲が頻繁に発生して貯蔵電極の表面積が増大すること
を示す。
りビットライン（２９）の上部面が広くなりそのため貯
蔵電極（３２Ａ）がビットライン（２９）の側面により
屈曲が頻繁に発生して貯蔵電極の表面積が増大すること
を示す。
【００２６】図１１および図１２は、本発明の第４実施
例によりディーラムに適用されるキャパシター製造段階
を示した断面図である。
例によりディーラムに適用されるキャパシター製造段階
を示した断面図である。
【００２７】図１１は、前記図９まで同様に工程を進め
た後全体構造上部に窒化膜（３１Ａ）を形成し、貯蔵電
極コンタクト マスクを用いたエッチング工程でコンタ
クト領域の絶縁膜をエッチングしてソース／ドレイン
（５）を露出させた後、全体構造上部に貯蔵電極用第２
ポリシリコン膜（３２）を形成し、貯蔵電極用マスクを
用いたエッチング工程で第２ポリシリコン膜（３２）を
一定部分エッチングして１次貯蔵電極（３２Ａ）を形成
し、全体構造上部にＣＶＤ酸化膜（３５）を厚く堆積
し、前記１次貯蔵電極（３２Ａ）の中央部がオープンさ
れるよう前記ＣＶＤ酸化膜（３５）をエッチングして溝
を形成し、全体構造上部に貯蔵電極用第３ポリシリコン
膜（３６）を堆積し、前記第３ポリシリコン膜（３６）
の凹部に感光膜（３７）を充填して第３ポリシリコン膜
（３６）の最上部面が露出するようにしたことを示した
断面図である。
た後全体構造上部に窒化膜（３１Ａ）を形成し、貯蔵電
極コンタクト マスクを用いたエッチング工程でコンタ
クト領域の絶縁膜をエッチングしてソース／ドレイン
（５）を露出させた後、全体構造上部に貯蔵電極用第２
ポリシリコン膜（３２）を形成し、貯蔵電極用マスクを
用いたエッチング工程で第２ポリシリコン膜（３２）を
一定部分エッチングして１次貯蔵電極（３２Ａ）を形成
し、全体構造上部にＣＶＤ酸化膜（３５）を厚く堆積
し、前記１次貯蔵電極（３２Ａ）の中央部がオープンさ
れるよう前記ＣＶＤ酸化膜（３５）をエッチングして溝
を形成し、全体構造上部に貯蔵電極用第３ポリシリコン
膜（３６）を堆積し、前記第３ポリシリコン膜（３６）
の凹部に感光膜（３７）を充填して第３ポリシリコン膜
（３６）の最上部面が露出するようにしたことを示した
断面図である。
【００２８】図１２は、前記感光膜（３７）をマスクに
用いて露出した貯蔵電極用第３ポリシリコン膜（３６）
をエッチングして２次貯蔵電極（３６Ａ）を形成し、残
存する感光膜（３７）とＣＶＤ酸化膜（３５）を各々取
り除き、前記１次貯蔵電極（３２Ａ）、２次貯蔵電極
（３６Ａ）でなる貯蔵電極表面に誘電体膜（３８）及び
プレート電極（３９）を形成した断面図である。
用いて露出した貯蔵電極用第３ポリシリコン膜（３６）
をエッチングして２次貯蔵電極（３６Ａ）を形成し、残
存する感光膜（３７）とＣＶＤ酸化膜（３５）を各々取
り除き、前記１次貯蔵電極（３２Ａ）、２次貯蔵電極
（３６Ａ）でなる貯蔵電極表面に誘電体膜（３８）及び
プレート電極（３９）を形成した断面図である。
【００２９】前記した本発明の第４実施例によれば第３
実施例により製造された貯蔵電極構造にシリンダ型貯蔵
電極を複合形態に製造し貯蔵電極の表面積を増大する。
実施例により製造された貯蔵電極構造にシリンダ型貯蔵
電極を複合形態に製造し貯蔵電極の表面積を増大する。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
ビットラインを貯蔵電極より先に形成すると共にソース
／ドレインにコンタクトされる部分でビットラインの段
差を増大させ、後工程で製造される貯蔵電極をビットラ
インにオーバラップするよう形成したので、貯蔵電極の
表面積が増大する。そのため、ＤＲＡＭ半導体回路の集
積度をさらに向上させることができる。
ビットラインを貯蔵電極より先に形成すると共にソース
／ドレインにコンタクトされる部分でビットラインの段
差を増大させ、後工程で製造される貯蔵電極をビットラ
インにオーバラップするよう形成したので、貯蔵電極の
表面積が増大する。そのため、ＤＲＡＭ半導体回路の集
積度をさらに向上させることができる。
【図１】本発明の第１実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図２】本発明の第１実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図３】本発明の第１実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図４】本発明の第１実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図５】本発明の第２実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図６】本発明の第２実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図７】本発明の第３実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図８】本発明の第３実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図９】本発明の第３実施例によるディーラム キャパ
シターの製造段階を示した断面図。
シターの製造段階を示した断面図。
【図１０】本発明の第３実施例によるディーラム キャ
パシターの製造段階を示した断面図。
パシターの製造段階を示した断面図。
【図１１】本発明の第４実施例によるディーラム キャ
パシターの製造段階を示した断面図。
パシターの製造段階を示した断面図。
【図１２】本発明の第４実施例によるディーラム キャ
パシターの製造段階を示した断面図。
パシターの製造段階を示した断面図。
【図１３】従来技術により製造したスタック構造のキャ
パシターを備えるディーラムを示した断面図。
パシターを備えるディーラムを示した断面図。
９Ａ，２９…ビットライン、１０，３０…シリサイド、
１２Ａ，２２Ａ，２４Ａ，３２Ａ，３５Ａ，５８…貯蔵
電極、１３，２６，３３，３８，５９…誘電体膜、１
４，２７，３４，３９，６０…プレート電極、２５，３
７…感光膜。
１２Ａ，２２Ａ，２４Ａ，３２Ａ，３５Ａ，５８…貯蔵
電極、１３，２６，３３，３８，５９…誘電体膜、１
４，２７，３４，３９，６０…プレート電極、２５，３
７…感光膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｂ
Claims (11)
- 【請求項１】 ディーラム セル キャパシター製造方
法において、 シリコン基板にトランジスタを一定間隔隔離させて形成
する段階と、 全体構造上部に絶縁膜を厚く形成する段階と、 ビットライン コンタクトホールを形成する段階と、 前記ビットライン コンタクトホールに導電体を埋め込
んだビットラインを形成する段階と、 前記ビットラインの側壁に残存する前記絶縁膜の一定厚
さをエッチングし、高段差（トポロジー）を有する前記
ビットラインの上部面と側面を露出させる段階と、 前記ビットラインとその上部に形成される導電層とを絶
縁するための絶縁膜を堆積する段階と、 貯蔵電極用コンタクトホールを形成する段階と、 前記トランジスタに接続され、前記ビットラインの最上
部面にオーバラップする貯蔵電極を形成する段階と、 前記貯蔵電極上部に誘電体膜とプーレト電極を形成する
段階を含むディーラムキャパシター製造方法。 - 【請求項２】 前記トランジスタ上部に形成する絶縁膜
は、多層に形成することを特徴とする請求項１記載のデ
ィーラム キャパシター製造方法。 - 【請求項３】 前記多層でなる絶縁膜は、酸化膜、窒化
膜、平坦化酸化膜で形成することを特徴とする請求項２
記載のディーラム キャパシター製造方法。 - 【請求項４】 前記ビットラインを形成した後、ビット
ライン表面にシリサイド膜を形成することを特徴とする
請求項１記載のディーラム キャパシター製造方法。 - 【請求項５】 前記ビットライン コンタクトホールを
形成してから全体構造上部にポリシリコン膜を堆積した
後、下部の絶縁膜が露出するまで前記ポリシリコン膜を
全面エッチングして前記ビットラインを形成することを
特徴とする請求項１記載のディーラム キャパシター製
造方法。 - 【請求項６】 前記ビットライン コンタクトホールを
形成してから全体構造上部にポリシリコン膜を堆積した
後、その上部にビットライン マスク用感光膜パターン
を形成し、露出した前記ポリシリコン膜を乾式エッチン
グして前記ビットラインを形成することを特徴とする請
求項１記載のディーラム キャパシター製造方法。 - 【請求項７】 ディーラム キャパシター製造方法にお
いて、 シリコン基板にトランジスタを一定間隔隔離させて形成
する段階と、 全体構造上部に絶縁膜を厚く形成する段階と、 ビットライン コンタクトホールを形成する段階と、 前記トランジスタに接続される高段差（topology) を有
するビットラインを形成する段階と、 前記ビットラインとその上部に形成される導電層とを絶
縁するための絶縁膜を堆積する段階と、 貯蔵電極用コンタクトホールを形成する段階と、 前記トランジスタに接続され、前記ビットラインの最上
部面にオーバラップする１次貯蔵電極を形成する段階
と、 前記構造上部に絶縁膜を厚く堆積し、前記１次貯蔵電極
上部にある絶縁膜を再び取り除いて溝を形成する段階
と、 全体構造上部に貯蔵電極用導電層を堆積し、導電層凹部
に感光膜を充填する段階と、 露出した導電層をエッチングしてシリンダ構造の２次貯
蔵電極を形成する段階と、 前記感光膜と絶縁膜を取り除いた後、前記１次及び２次
貯蔵電極表面にキャパシター誘電体膜を形成し、その上
部にプレート電極を形成する段階を含むディーラム キ
ャパシター製造方法。 - 【請求項８】 前記トランジスタ上部に形成する絶縁膜
を、多層に厚く形成することを特徴とする請求項７記載
のディーラム キャパシター製造方法。 - 【請求項９】 前記ビットラインを形成し、ビットライ
ン表面にシリサイド膜を形成することを含む請求項７記
載のディーラム キャパシター製造方法。 - 【請求項１０】 前記ビットライン コンタクトホール
を形成してから全体構造上部にポリシリコン膜を堆積し
た後、下部の絶縁膜が露出するまで前記ポリシリコン膜
を全面エッチングして前記ビットラインを形成すること
を特徴とする請求項７記載のディーラム キャパシター
製造方法。 - 【請求項１１】 前記ビットライン コンタクトホール
を形成してから全体構造上部にポリシリコン膜を堆積し
た後、その上部にビットライン マスク用感光膜パター
ンを形成し、露出した前記ポリシリコン膜を乾式エッチ
ングして前記ビットラインを形成することを特徴とする
請求項７記載のディーラム キャパシター製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93030479A KR970011675B1 (en) | 1993-12-28 | 1993-12-28 | Method of manufacturing dram capacitor |
| KR93031922A KR0122519B1 (en) | 1993-12-31 | 1993-12-31 | Manufacturing method of capacitor of semiconductor device |
| KR93-31922 | 1993-12-31 | ||
| KR93-30479 | 1993-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326716A true JPH07326716A (ja) | 1995-12-12 |
| JP2620529B2 JP2620529B2 (ja) | 1997-06-18 |
Family
ID=26630114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327619A Expired - Fee Related JP2620529B2 (ja) | 1993-12-28 | 1994-12-28 | ディーラム キャパシター製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5536671A (ja) |
| JP (1) | JP2620529B2 (ja) |
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|---|---|---|---|---|
| JP2770789B2 (ja) * | 1995-05-22 | 1998-07-02 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5595929A (en) * | 1996-01-16 | 1997-01-21 | Vanguard International Semiconductor Corporation | Method for fabricating a dram cell with a cup shaped storage node |
| US7329218B2 (en) * | 2005-09-16 | 2008-02-12 | Raymond George Montague Kisch | Feed apparatus and method for feeding blanks into container forming machines |
| FR3018952B1 (fr) * | 2014-03-21 | 2016-04-15 | Stmicroelectronics Rousset | Structure integree comportant des transistors mos voisins |
| KR102335280B1 (ko) | 2015-10-02 | 2021-12-03 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치 및 이의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR940006587B1 (ko) * | 1991-05-23 | 1994-07-22 | 삼성전자 주식회사 | 디램셀의 캐패시터 제조방법 |
| KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
-
1994
- 1994-12-28 JP JP6327619A patent/JP2620529B2/ja not_active Expired - Fee Related
- 1994-12-28 US US08/365,344 patent/US5536671A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2620529B2 (ja) | 1997-06-18 |
| US5536671A (en) | 1996-07-16 |
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