JPH05211312A - Ｄｒａｍセルの製造方法 - Google Patents
Ｄｒａｍセルの製造方法Info
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- JPH05211312A JPH05211312A JP4221550A JP22155092A JPH05211312A JP H05211312 A JPH05211312 A JP H05211312A JP 4221550 A JP4221550 A JP 4221550A JP 22155092 A JP22155092 A JP 22155092A JP H05211312 A JPH05211312 A JP H05211312A
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- H10B12/03—Making the capacitor or connections thereto
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- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Abstract
(57)【要約】 （修正有）
【目的】 高集積化ＤＲＡＭセルの製造方法を提供す
る。 【構成】 本発明は、高集積半導体素子のＤＲＡＭセル
製造方法に関するもので、ＤＲＡＭセルをさらに高集積
化するため、基板の予定された領域に基板の予定された
部分がエッチングされていない突出部が形成され、突出
部の周りの側壁にゲート酸化膜３およびゲート電極４が
形成され、突出部上部面にソース電極５′が形成され突
出部下部面の周りの基板にはドレイン電極５が形成さ
れ、ゲート電極と下部基板の上部に層間絶縁層６が形成
され、突出部のソース電極に接続された電荷蓄積電極が
突出部を取り囲んだ構造で形成され、電荷蓄積電極の上
部に誘電体膜１２が形成され、誘電体膜の上部にプレー
ト電極１３が形成された構造でなる。
る。 【構成】 本発明は、高集積半導体素子のＤＲＡＭセル
製造方法に関するもので、ＤＲＡＭセルをさらに高集積
化するため、基板の予定された領域に基板の予定された
部分がエッチングされていない突出部が形成され、突出
部の周りの側壁にゲート酸化膜３およびゲート電極４が
形成され、突出部上部面にソース電極５′が形成され突
出部下部面の周りの基板にはドレイン電極５が形成さ
れ、ゲート電極と下部基板の上部に層間絶縁層６が形成
され、突出部のソース電極に接続された電荷蓄積電極が
突出部を取り囲んだ構造で形成され、電荷蓄積電極の上
部に誘電体膜１２が形成され、誘電体膜の上部にプレー
ト電極１３が形成された構造でなる。
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体素子のＤ
ＲＡＭセルの製造方法に関するものであり、特に突出部
を有する基板を製作した後、スタックドキャパシタを突
出部の周囲に形成することにより高集積度を形成するの
に適したＤＲＡＭセルの製造方法に関するものである。
ＲＡＭセルの製造方法に関するものであり、特に突出部
を有する基板を製作した後、スタックドキャパシタを突
出部の周囲に形成することにより高集積度を形成するの
に適したＤＲＡＭセルの製造方法に関するものである。
【０００２】
【従来の技術】一般的にＤＲＡＭセルは、１つのトラン
ジスタに１つのキャパシタが接続されて構成される。す
なわち、ＤＲＡＭセルの構造において、基板の表面に平
行にチャンネルの領域が形成されるＭＯＳＦＥＴを有
し、上記ＭＯＳＦＥＴの上部にはスタックドキャパシタ
が形成されてＭＯＳＦＥＴのソース電極に接続され、上
記のスタックドキャパシタの上部にはビットラインが形
成されてＭＯＳＦＥＴのドレインに接続される。
ジスタに１つのキャパシタが接続されて構成される。す
なわち、ＤＲＡＭセルの構造において、基板の表面に平
行にチャンネルの領域が形成されるＭＯＳＦＥＴを有
し、上記ＭＯＳＦＥＴの上部にはスタックドキャパシタ
が形成されてＭＯＳＦＥＴのソース電極に接続され、上
記のスタックドキャパシタの上部にはビットラインが形
成されてＭＯＳＦＥＴのドレインに接続される。
【０００３】ＤＲＡＭセルが高集積化されるに従って、
単位セルが占める面積は減少されなければならない。し
かし、予定されたキャパシタの容量を確保するためにキ
ャパシタが占める面積を縮めることには限界がある。ま
た、ゲート電極の線幅を縮めることもチャネル効果によ
り制限を受ける。したがって、電荷蓄積電極またはビッ
トラインを基板に接続するとき所定の面積が要求される
ので、現在のＤＲＡＭセルの構造でＤＲＡＭセルの面積
を縮めることには限界がある。
単位セルが占める面積は減少されなければならない。し
かし、予定されたキャパシタの容量を確保するためにキ
ャパシタが占める面積を縮めることには限界がある。ま
た、ゲート電極の線幅を縮めることもチャネル効果によ
り制限を受ける。したがって、電荷蓄積電極またはビッ
トラインを基板に接続するとき所定の面積が要求される
ので、現在のＤＲＡＭセルの構造でＤＲＡＭセルの面積
を縮めることには限界がある。
【０００４】図９は、上述した問題点を解決するための
従来の縦型ＤＲＡＭセルの構造の断面図である。この構
造は、Ｐ型シリコン基板（１２１）上に形成されたＰ型
シリコンアイランド（１２２）と、高濃度でドープされ
たＮ型不純物拡散層（１１８）と、ゲート電極で動作す
るワード線（１１７）と、ゲート絶縁体（１０７）と、
高濃度でドープされたＮ型不純物拡散層（１１２）とを
含む。高濃度でドープされたＮ型不純物拡散層とキャパ
シタ絶縁体（１０３）およびプレート電極（１１３）で
電荷蓄積素子が形成される。
従来の縦型ＤＲＡＭセルの構造の断面図である。この構
造は、Ｐ型シリコン基板（１２１）上に形成されたＰ型
シリコンアイランド（１２２）と、高濃度でドープされ
たＮ型不純物拡散層（１１８）と、ゲート電極で動作す
るワード線（１１７）と、ゲート絶縁体（１０７）と、
高濃度でドープされたＮ型不純物拡散層（１１２）とを
含む。高濃度でドープされたＮ型不純物拡散層とキャパ
シタ絶縁体（１０３）およびプレート電極（１１３）で
電荷蓄積素子が形成される。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
のＤＲＡＭセルの構造においても、予定されたキャパシ
タ容量を確保するために必要とするキャパシタ面積を縮
めることには限界がある。
のＤＲＡＭセルの構造においても、予定されたキャパシ
タ容量を確保するために必要とするキャパシタ面積を縮
めることには限界がある。
【０００６】したがって、本発明は上述の問題点を解決
する高集積化ＤＲＡＭセルの製造方法を提供することに
その目的がある。
する高集積化ＤＲＡＭセルの製造方法を提供することに
その目的がある。
【０００７】
【課題を解決するための手段】本発明による製造方法
は、高集積半導体素子のＤＲＡＭセル製造方法におい
て、半導体基板を提供する工程と、基板の上部にフォト
レジスト層を塗布した後所定部分をエッチング除去し突
出部を形成する工程と、基板の所定部分にフィールド酸
化膜を形成する工程と、基板底部および突出部表面にゲ
ート酸化膜およびゲート電極用の導電層を順次的に形成
した後、異方性エッチングでゲート電極用導電層をエッ
チング除去し突出部の側壁のみにゲート電極を形成する
工程と、基板とは異なる型の不純物をイオン注入させて
突出部の上部面はソース電極を、基板底面にはドレイン
電極を各々形成する工程と、全体構造の上部に層間絶縁
層を予定された厚さに形成した後その上部にフォトレジ
スト層を塗布するが、突出部上部の層間絶縁層の高さよ
り厚くして平坦に塗布する工程と、フォトレジスト層と
その下部の層間絶縁層をエッチング除去するが、突出部
のソース電極が露出されるようにエッチングする工程
と、第１次電荷蓄積電極用の導電層を全体構造の上部に
予定された厚さに形成した後、第１次電荷蓄積マスクを
利用した選択的エッチング工程で突出部上部のソース電
極および層間絶縁層の上部面にのみ接続された第１次電
荷蓄積電極を形成する工程と、第１次電荷蓄積電極を含
む全体構造の上部に第２次電荷蓄積電極用の導電層を形
成した後、異方性エッチング工程で第２次電荷蓄積電極
用の導電層をエッチングし、突出部側壁の層間絶縁層に
のみ選択的に残して、第１次電荷蓄積電極と接続された
第２電荷蓄積電極を形成する工程と、第１次および第２
次電荷蓄積電極の上部面に誘電体膜を形成した後、その
上部にプレート電極を形成する工程とを含む。
は、高集積半導体素子のＤＲＡＭセル製造方法におい
て、半導体基板を提供する工程と、基板の上部にフォト
レジスト層を塗布した後所定部分をエッチング除去し突
出部を形成する工程と、基板の所定部分にフィールド酸
化膜を形成する工程と、基板底部および突出部表面にゲ
ート酸化膜およびゲート電極用の導電層を順次的に形成
した後、異方性エッチングでゲート電極用導電層をエッ
チング除去し突出部の側壁のみにゲート電極を形成する
工程と、基板とは異なる型の不純物をイオン注入させて
突出部の上部面はソース電極を、基板底面にはドレイン
電極を各々形成する工程と、全体構造の上部に層間絶縁
層を予定された厚さに形成した後その上部にフォトレジ
スト層を塗布するが、突出部上部の層間絶縁層の高さよ
り厚くして平坦に塗布する工程と、フォトレジスト層と
その下部の層間絶縁層をエッチング除去するが、突出部
のソース電極が露出されるようにエッチングする工程
と、第１次電荷蓄積電極用の導電層を全体構造の上部に
予定された厚さに形成した後、第１次電荷蓄積マスクを
利用した選択的エッチング工程で突出部上部のソース電
極および層間絶縁層の上部面にのみ接続された第１次電
荷蓄積電極を形成する工程と、第１次電荷蓄積電極を含
む全体構造の上部に第２次電荷蓄積電極用の導電層を形
成した後、異方性エッチング工程で第２次電荷蓄積電極
用の導電層をエッチングし、突出部側壁の層間絶縁層に
のみ選択的に残して、第１次電荷蓄積電極と接続された
第２電荷蓄積電極を形成する工程と、第１次および第２
次電荷蓄積電極の上部面に誘電体膜を形成した後、その
上部にプレート電極を形成する工程とを含む。
【０００８】好ましくは、突出部を形成するとき、基板
をエッチングする深さか７，０００〜１５，０００Åで
あることが望ましい。
をエッチングする深さか７，０００〜１５，０００Åで
あることが望ましい。
【０００９】さらに、フォトレジスト層とその下部の層
間絶縁層のエッチングの選択比は１：３ないし３：１で
あることが望ましい。
間絶縁層のエッチングの選択比は１：３ないし３：１で
あることが望ましい。
【００１０】また、突出部の高さはＭＯＳＦＥＴのチャ
ンネルの長さとキャパシタの容量に応じて調整されても
よい。
ンネルの長さとキャパシタの容量に応じて調整されても
よい。
【００１１】さらに、突出部の側壁に沿ってゲート電
極、ソース電極およびドレイン電極が形成されてチャン
ネルを形成してもよい。
極、ソース電極およびドレイン電極が形成されてチャン
ネルを形成してもよい。
【００１２】また、他の好ましい例として、ゲート導電
層の高さが突出部の上部面の高さより低いようにゲート
導電層を過度にエッチングしてもよい。
層の高さが突出部の上部面の高さより低いようにゲート
導電層を過度にエッチングしてもよい。
【００１３】
【実施例】図１ないし図８は本発明の製造方法によりＤ
ＲＡＭセルを製造する工程を示す断面図である。
ＲＡＭセルを製造する工程を示す断面図である。
【００１４】図１は、半導体基板（１）の上部にフォト
レジスト層（１５）を塗布し、突出部マスクを利用して
予定された領域に選択的にフォトレジスト層（１５）を
残して、その他はみな除去して露出された基板（１）を
エッチング工程でたとえば７，０００〜１５，０００Å
くらいエッチング除去し、突出部（３０）を形成した状
態の断面図である。ここで、突出部（３０）の高さはＭ
ＯＳＦＥＴのチャンネルの長さとキャパシタの容量に応
じて異なるようにすることができる。
レジスト層（１５）を塗布し、突出部マスクを利用して
予定された領域に選択的にフォトレジスト層（１５）を
残して、その他はみな除去して露出された基板（１）を
エッチング工程でたとえば７，０００〜１５，０００Å
くらいエッチング除去し、突出部（３０）を形成した状
態の断面図である。ここで、突出部（３０）の高さはＭ
ＯＳＦＥＴのチャンネルの長さとキャパシタの容量に応
じて異なるようにすることができる。
【００１５】図２は、上記残っているフォトレジスト層
（１５）を除去した後、ＬＯＣＯＳ工程により予定され
た領域の基板（１）に素子分離酸化膜（２）を形成した
状態の断面図である。
（１５）を除去した後、ＬＯＣＯＳ工程により予定され
た領域の基板（１）に素子分離酸化膜（２）を形成した
状態の断面図である。
【００１６】図３は、基板（１）表面にゲート酸化膜
（３）を形成し、その上部にゲート電極用の導電層
（４）を堆積した後、異方性エッチングでゲート電極用
の導電層（４）を過度にエッチングし、突出部（３０）
の側壁にゲート電極（４Ａ）を形成した状態の断面図で
あって、上記の過度のエッチングにより突出部（３０）
上部面の高さより一定の長さが下までゲート電極用の導
電層（４）が除去されることを図示する。
（３）を形成し、その上部にゲート電極用の導電層
（４）を堆積した後、異方性エッチングでゲート電極用
の導電層（４）を過度にエッチングし、突出部（３０）
の側壁にゲート電極（４Ａ）を形成した状態の断面図で
あって、上記の過度のエッチングにより突出部（３０）
上部面の高さより一定の長さが下までゲート電極用の導
電層（４）が除去されることを図示する。
【００１７】図４は、上記の工程で露出された基板
（１）の表面と突出部（３０）の上部面に基板（１）と
は異なる型の不純物をドープし、ソース電極およびドレ
イン電極（５′および５）を形成した後、全体構造の上
部に層間絶縁層（６）、たとえば、酸化膜等を予定され
た厚さで形成した後、フォトレジスト層（７）を突出部
（３０）の上部の層間絶縁層（６）の上部面よりさらに
高い厚さで平坦に形成した状態の断面図である。
（１）の表面と突出部（３０）の上部面に基板（１）と
は異なる型の不純物をドープし、ソース電極およびドレ
イン電極（５′および５）を形成した後、全体構造の上
部に層間絶縁層（６）、たとえば、酸化膜等を予定され
た厚さで形成した後、フォトレジスト層（７）を突出部
（３０）の上部の層間絶縁層（６）の上部面よりさらに
高い厚さで平坦に形成した状態の断面図である。
【００１８】図５は、上記フォトレジスト層（７）と層
間絶縁層（６）のエッチング選択比が似通うように、た
とえば、フォトレジスト層対層間絶縁層が３：１ないし
１：３にし、エッチバック工程で突出部（３０）の上部
のソース電極（５′）が露出されるように上記フォトレ
ジスト層（７）と層間絶縁層（６）を同時にエッチング
除去した後（このときゲート電極（４Ａ）が十分に層間
絶縁層（６）へ被されなければならない）、上記のフォ
トレジスト層（７）を完全に除去した後に、全体構造の
上部に第１次電荷蓄積電極用の導電層（８）を予定され
た厚さで形成した状態の断面図である。
間絶縁層（６）のエッチング選択比が似通うように、た
とえば、フォトレジスト層対層間絶縁層が３：１ないし
１：３にし、エッチバック工程で突出部（３０）の上部
のソース電極（５′）が露出されるように上記フォトレ
ジスト層（７）と層間絶縁層（６）を同時にエッチング
除去した後（このときゲート電極（４Ａ）が十分に層間
絶縁層（６）へ被されなければならない）、上記のフォ
トレジスト層（７）を完全に除去した後に、全体構造の
上部に第１次電荷蓄積電極用の導電層（８）を予定され
た厚さで形成した状態の断面図である。
【００１９】図６は、第１次電荷蓄積電極用の導電層
（８）の上部にフォトレジスト層（９）を塗布し、突出
部（３０）上部の層間絶縁層（６）の幅ほどフォトレジ
スト層（９）を残し、その他は除去して上記フォトレジ
スト層（９）をエッチバリア層にし、露出された第１次
電荷蓄積電極用の導電層（８）を完全にエッチング除去
し、第１次電荷蓄積電極（８Ａ）を形成した状態の断面
図である。ここで周知すべき点は、エッチング工程後、
層間絶縁層（６）の下部の角部に第１次電荷蓄積電極用
の導電層スペーサ（８Ｂ）が残ることもあり得るが、製
造工程上には何らの問題も生じない。
（８）の上部にフォトレジスト層（９）を塗布し、突出
部（３０）上部の層間絶縁層（６）の幅ほどフォトレジ
スト層（９）を残し、その他は除去して上記フォトレジ
スト層（９）をエッチバリア層にし、露出された第１次
電荷蓄積電極用の導電層（８）を完全にエッチング除去
し、第１次電荷蓄積電極（８Ａ）を形成した状態の断面
図である。ここで周知すべき点は、エッチング工程後、
層間絶縁層（６）の下部の角部に第１次電荷蓄積電極用
の導電層スペーサ（８Ｂ）が残ることもあり得るが、製
造工程上には何らの問題も生じない。
【００２０】図７は、上記突出部（３０）上部のフォト
レジスト層（９）を完全に除去した後、全体構造の上部
に第２次電荷蓄積電極用の導電層（１０）を予定された
厚さに形成した後、異方性エッチング工程で第２次電荷
蓄積電極用の導電層（１０）をエッチング除去し、突出
部（３０）側壁の層間絶縁層（６）の側壁にのみ第２次
電荷蓄積電極（１０Ａ）を残して、上記第１次電荷蓄積
電極（８Ａ）と第２次電荷蓄積電極（１０Ａ）が接続さ
れた電荷蓄積電極（１１）を形成した状態の断面図であ
る。
レジスト層（９）を完全に除去した後、全体構造の上部
に第２次電荷蓄積電極用の導電層（１０）を予定された
厚さに形成した後、異方性エッチング工程で第２次電荷
蓄積電極用の導電層（１０）をエッチング除去し、突出
部（３０）側壁の層間絶縁層（６）の側壁にのみ第２次
電荷蓄積電極（１０Ａ）を残して、上記第１次電荷蓄積
電極（８Ａ）と第２次電荷蓄積電極（１０Ａ）が接続さ
れた電荷蓄積電極（１１）を形成した状態の断面図であ
る。
【００２１】図８は、上記電荷蓄積電極（１１）の上部
に誘電体膜（１２）を形成し、誘電体膜（１２）と露出
された層間絶縁層（６）の上部にプレート電極（１３）
を形成した状態の断面図である。
に誘電体膜（１２）を形成し、誘電体膜（１２）と露出
された層間絶縁層（６）の上部にプレート電極（１３）
を形成した状態の断面図である。
【００２２】
【発明の効果】上述のように、本発明のＤＲＡＭセルの
ＭＯＳＦＥＴは基板に突出部を形成し、突出部の側壁に
沿ってチャンネル領域が形成されるようにゲート電極、
ソースおよびドレイン電極を形成し突出部を取り囲んだ
構造のスタックドキャパシタを形成して単位セルの面積
を最小化することができる。
ＭＯＳＦＥＴは基板に突出部を形成し、突出部の側壁に
沿ってチャンネル領域が形成されるようにゲート電極、
ソースおよびドレイン電極を形成し突出部を取り囲んだ
構造のスタックドキャパシタを形成して単位セルの面積
を最小化することができる。
【図１】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図２】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図３】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図４】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図５】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図６】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図７】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図８】本発明の実施例に従う、ＤＲＡＭセルを製造す
る工程を示す断面図である。
る工程を示す断面図である。
【図９】従来の縦型ＤＲＡＭセルの断面図である。
１ 基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極用の導電層 ５，５′ ドレイン電極およびソース電極 ６ 層間絶縁層 ７，９，１５ フォトレジスト ８ 第１次電荷蓄積電極用の導電層 ８Ａ 第１次電荷蓄積電極 ８Ｂ スペーサ １０ 第２次電荷蓄積電極用の導電層 １０Ａ 第２次電荷蓄積電極 １１ 電荷蓄積電極 １２ 誘電体膜 １３ プレート電極
Claims (6)
- 【請求項１】 高集積半導体素子のＤＲＡＭセル製造方
法において、 半導体基板を提供する工程と、 上記基板の上部にフォトレジスト層を塗布した後、所定
部分をエッチング除去し突出部を形成する工程と、 上記基板の所定部分にフィールド酸化膜を形成する工程
と、 基板底部および突出部表面にゲート酸化膜およびゲート
電極用の導電層を順次的に形成した後、異方性エッチン
グで上記ゲート電極用導電層をエッチング除去し突出部
の側壁のみにゲート電極を形成する工程と、 基板とは異なる型の不純物をイオン注入させて突出部の
上部面はソース電極を、基板底面にはドレイン電極を各
々形成する工程と、 全体構造の上部に層間絶縁層を予定された厚さに形成し
た後、その上部にフォトレジスト層を塗布するが、突出
部上部の層間絶縁層の高さより厚くして平坦に塗布する
工程と、 上記フォトレジスト層とその下部の層間絶縁層をエッチ
ング除去するが、突出部のソース電極が露出されるよう
にエッチングする工程と、 第１次電荷蓄積電極用の導電層を全体構造の上部に予定
された厚さに形成した後、第１次電荷蓄積マスクを利用
した選択的エッチング工程で突出部上部のソース電極お
よび層間絶縁層の上部面にのみ接続された第１次電荷蓄
積電極を形成する工程と、 第１次電荷蓄積電極を含む全体構造の上部に第２次電荷
蓄積電極用の導電層を形成した後、異方性エッチング工
程で上記第２次電荷蓄積電極用の導電層をエッチング
し、突出部側壁の層間絶縁層にのみ選択的に残して、第
１次電荷蓄積電極と接続された第２電荷蓄積電極を形成
する工程と、 上記第１次および第２次電荷蓄積電極の上部面に誘電体
膜を形成した後、その上部にプレート電極を形成する工
程とを含むことを特徴とするＤＲＡＭセルの製造方法。 - 【請求項２】 上記突出部を形成するとき、基板をエッ
チングする深さが７，０００〜１５，０００Åであるこ
とを特徴とする請求項１記載のＤＲＡＭセルの製造方
法。 - 【請求項３】 上記フォトレジスト層とその下部の層間
絶縁層のエッチングの選択比は１：３ないし３：１であ
ることを特徴とする請求項１記載のＤＲＡＭセルの製造
方法。 - 【請求項４】 上記突出部の高さはＭＯＳＦＥＴのチャ
ンネルの長さとキャパシタの容量に応じて調整されるこ
とを特徴とする請求項１記載のＤＲＡＭセルの製造方
法。 - 【請求項５】 上記突出部の側壁に沿ってゲート電極、
ソース電極およびドレイン電極が形成されてチャンネル
を形成することを特徴とする請求項１記載のＤＲＡＭセ
ルの製造方法。 - 【請求項６】 上記ゲート導電層の高さが突出部の上部
面の高さより低いようにゲート導電層を過度にエッチン
グすることを特徴とする請求項１記載のＤＲＡＭセルの
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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