KR940000513B1 - Dram셀 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

DRAM셀 및 그 제조방법
제1도 내지 제8도는 본발명에 의해 DRMA셀을 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 소자분리 산화막
3 : 게이트 산화막 4A : 게이트 전극
5 및 5': 드레인 및 소오스 6 : 층간절연층
7, 9 및 15 : 포토레지스트층 8A : 제1차 전하저장전극
10A : 제2차 전하저장전극 11 : 전하저장전극
12 : 유전체막 13 : 플레이트전극
30 : 돌출부
본발명은 고집적 반도체 소자의 DRAM셀 및 그 제조방법에 관한 것으로, 특히 실리콘 기판의 예정된 부분만 제외한 나머지는 식각하여 기판으로 전 돌출부를 형성하고, 돌출부의 측벽에 채널이 형성되도록 MOSFET를 형성하고, 돌출부를 둘러싼 스택캐패시터를 형성한 새로운 구조의 DRAM셀 및 그 제조방법에 관한 것이다.
일반적으로 DRAM셀은 하나의 트랜지스터에 하나의 캐패시터가 연결되어 구성되는데 예를들어 DRAM셀의 구조는 기판의 표면에 평행하게 채널영역이 형성되는 MOSFET와 상기 MOSFET 상부에서 스택캐패시터가 형성되되 MOSFET의 소오스에 접속되고, 워드라인 방향과 수직방향의 비트라인이 스택캐패시터 상부에 형성되어 MO SFET 드레인에 접속되어 이루어졌다.
DRAM셀이 더욱 고집적화됨에 따라 단위 DRAM셀이 차지하는 면적은 감소되어야 하는데 예정된 캐패시터 용량을 확보하기 위해서는 캐패시터가 차지하는 면적을 줄이는 것이 한계가 있고, 또한 게이트 전극의 선폭을 줄이는 것도 채널효과에 의해 제한이 되며, 전하저장전극 또는 비트라인을 기판에 콘택하는데도 예정된 면적이 요구됨으로 현재의 DRAM셀 구조로는 DRAM셀의 면적을 줄이는데 한계에 도달하게 된다.
따라서, 본발명은 상기의 문제점을 해결하기 위해 종래의 DRAM셀의 구조를 바꾸어서 고집적화에 기여할 수 있는 새로운 DRAM셀 및 그 제조방법을 제공하는데 그 목적이 있다.
본발명에 의하면 기판의 예정된 영역에 기판의 예정된 부분이 식각되지 않은 돌출부가 형성되고, 돌출부 둘레의 측벽에 게이트 산화막 및 게이트 전극이 형성되고, 돌출부 상부면에 소오스가 형성되고 돌출부 하부면 둘레의 기판에 드레인이 형성되고, 게이트 전극과 하부기판 상부에 층간절연층이 형성되고, 돌출부의 소오스에 접속된 전하저장전극이 돌출부를 둘러싼 구조로 형성되고, 전하저장전극 상부에 유전체막이 형성되고, 유전체막 상부에 플레이트 전극이 형성된 구조로 이루어지는 것을 특징으로 한다.
본발명의 제조방법에 의하면 반도체 기판에 돌출부 마스크를 이용하여 예정된 영역을 남기고 다른 부분은 예정된 깊이 식각하여 돌출부를 형성하고 식각된 기판의 예정된 부분에 소자분리 산화막을 형성하는 단계와, 기판 저부 및 돌출부 표면에 게이트 산화막 및 게이트 전극용 도전층을 순차적으로 형성한 다음 비등방성 식각으로 상기 게이트 전극용 도전층을 식각하여 돌출부 측벽에만 게이트 전극을 형성하는 단계와, 노출된 게이트 산화막을 제거한 다음, 기판과는 다른 타입의 불순물을 이온주입시켜 돌출부 상부면은 소오스를, 기판 저부면에는 드레인을 각각 형성하는 단계와, 전체구조 상부에 층간절연층을 예정된 두께 형성한 다음, 그 상부에 포토레지스트층을 도포하되 돌출부 상부의 층간절연층의 높이보다 두껍게 하여 평탄하게 도포하는 단계와, 상기 포토레지스트층자 그 하부의 층간절연층의 식각선택비를 조정한 후 포토레지스트층과 층간 절연층을 동시에 식각하되, 돌출부의 소오스가 노출되도록 식각하는 단계와, 제1차 전하저장전극응 도전층을 전체구조 상부에 예정된 두께 형성한 다음, 제1차 전하저장 마스크를 이용한 식각공정으로 돌출부 상부의 층간절연층 상부면에만 선택적으로 소오스에 접속된 제1차 전하저장전극을 형성하는 단계와, 제1차 전하저장전극을 포함하는 전체구조에 제2차 전하저장전극응 도전층을 형성한 다음, 비등방성 식각공정으로 상기 제2차 전하저장전극용 도전층을 식각하여 돌출부 측벽의 층간절연층에만 선택적으로 남겨서 제1차 전하저장전극과 접속된 제2차 전하저장전극을 형성하는 단계와, 상기 제1차 및 제2차 전하저장전극 상부면에 유전체막을 형성한 다음, 그 상부에 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
제1도 내지 제8도는 본발명의 제조방법에 의해 DRAM셀을 제조하는 단계를 도시한 단면도이다.
제1도는 반도체 기판(1) 상부에 포토레지스트층(15)을 도포하고 돌출부 마스크를 이용하여 예정된 영역에 선택적으로 포토레지스트층(15)을 남기고 나머지는 모두 제거하고 노출된 기판(1)을 식각공정으로 예를 들어 7,000∼15,000Å 정도 식각하여 돌출부(30)를 형성한 상태의 단면도이다. 여기서 돌출부(30)의 높이는 MOSFET의 채널길이와 캐패시터의 용량에 따라 달라질 수 있다.
제2도는 상기 남아있는 포토레지스트층(15)을 제거한 다음, LOCOS 공정에 의해 예정된 영역의 기판(1)에 소자분리 산화막(2)을 형성한 상태의 단면도이다.
제3도는 기판(1) 표면에 게이트 산화막(3)을 형성하고 그 상부에 게이트 전극용 도전층(4)을 증착한 다음, 비등방성 식각으로 게이트 전극용 도전층(4)을 과도식각하여 돌출부(30) 측벽에 게이트 전극(4A)을 형성한 상태의 단면도로서, 상기 과도식각으로 인해 돌출부(30) 상부면의 높이보다 일정높이 아래까지 게이트 전극용 도전층(4)이 제거됨을 도시한다.
제4도는 상기 공정으로 노출된 기판(1) 표면과 돌출부(30) 상부면에 기판(1)과는 다른 타입의 불순물을 도핑시켜 소오스 및 드레인(5' 및 5)을 형성한 다음, 전체구조 상부에 층간절연층(6) 예를들어 산화막등을 예정된 두께 형성한 후, 포토레지스트층 (7)을 돌출부(30) 상부의 층간절연층(6) 상부면보다 더 높은 두께로 평탄하게 형성한 상태의 단면도이다.
제5도는 상기 포토레지스트층(7)과 층간절연층(6)의 식각선택비를 비슷하게 예를들어 포토레지스트층 ; 층간절연층이 3 : 1 내지 1 : 3하여 에치백 공정으로 돌출부 (30) 상부의 소오스(5')가 노출되도록 상기 포토 레지스트층(7)과 층간절연층(6)을 동시에 식각한 다음, (이때 게이트 전극(4A)이 충분히 층간절연층(6)으로 덮혀져야 한다) 상기 포토레지스트층(7)을 완전히 제거한 후, 전체구조 상부에 제1차 전하저장전극용 도전층(8)을 예정된 두께를 형성한 상태의 단면도이다.
제6도는 제1차 전하저장전극용 도전층(8) 상부에 포토레지스트층(9)을 도포하고, 돌출부(30) 상부의 층간절연층(6)의 폭만큼 포토레지스트층(9)을 남기고 나머지는 제거하고, 상기 포토레지스트층(9)을 식각장벽층으로 하여 노출된 제1차 전하저장전극용 도전층 8 을 완전히 식각하여 제1차 전하저장전극(8A)을 형성한 상태의 단면도이다. 여기서 주지해야 할 점은 식각공정후 층간절연층(6)의 하부 모서리부에 제1차 전하저장전극용 도전층 스페이서(8B)가 남을 수도 있으나 제조공정상에는 아무런 문제가 야기되지 않는다.
제7도는 상기 돌출부(30) 상부의 포토레지스트층(9)을 완전히 제거한 다음, 전체구조 상부에 제2차 전하저장전극용 도전층(10)을 예정된 두께 형성한 후 비등방성 식각공정으로 상기 제2차 전하저장전극용 도전층(10)을 제1차 전하저장전극(8A) 중앙의 드레인(5) 및 소자분리 산화막(2) 상부의 제2차 전하저장전극용 도전층(10)을 식각하고 돌출부(30) 측벽의 층간절연층(6) 측벽에만 제2차 전하저장전극(10A)을 남겨서 상기 제1차 전하저장전극(8A)과 제2차 전하저장전극(10A)이 접속된 전하저장전극 (11)을 형성한 상태의 단면도이다.
제8도는 상기 전하저장전극(11) 상부에 유전체막(12)을 형성하고 유전체막( 12)과 노출된 층간절연층(6)상부에 플레이트 전극(13)을 형성한 상태의 단면도이다.
상기한 바와같이 본발명의 DRAM셀의 MOSFET는 기판의 돌출부를 형성하고 돌출부 측벽을 따라 채널 영역이 형성되도록 게이트 전극, 소오스 및 드레인을 형성하고, 돌출부를 둘러싼 구조의 적층캐패시터를 형성하여서 단위셀의 면적을 최소화할 수가 있다.

Claims (4)

  1. DRAM셀에 있어서, 기판의 예정된 영역에 기판의 예정된 부분이 식각되지 않은 돌출부가 형성되고, 돌출부 둘레의 측벽에 게이트 산화막 및 게이트 전극이 형성되고, 돌출부 상부면에 소오스가 형성되고, 돌출부 하부면 둘레의 기판에 드레인이 형성되고, 게이트 전극과 하부기판 상부에 층간절연층이 형성되고, 돌출부의 소오스에 접속된 전하저장전극이 돌출부를 둘러싼 구조로 형성되고, 전하저장전극 상부에 유전체막이 형성되고, 유전체막 상부에 플레이트 전극이 형성된 구조로 이루어지는 것을 특징으로 하는 DRAM셀.
  2. DRAM셀 제조방법에 있어서, 반도체 기판에 돌출부 마스크를 이용하여 예정된 영역을 남기고 다른 부분은 예정된 깊이 식각하여 돌출부를 형성하고 식각된 기판의 예정된 부분에 소자분리 산화막을 형성하는 단계와, 기판 저부 및 돌출부 표면에 게이트 산화막 및 게이트 전극용 도전층을 순차적으로 형성한 다음 비등방성 식각으로 상기 게이트 전극용 도전층을 식각하여 돌출부 측벽에만 게이트 전극을 형성하는 단계와, 기판과는 다른 타입의 불순물을 이온주입시켜 돌출부 상부면은 소오스를, 기판 저부면에는 드레인을 각각 형성하는 단계와, 전체구조 상부에 층간절연층을 예정된 두께 형성한 다음, 그 상부에 포토레지스트층을 도포하되 돌출부 상부의 층간절연층의 높이보다 두껍게 하여 평탄하게 도포하는 단계와, 상기 포토레지스트층과 그 하부의 층간절연층의 식각선택비를 조정한 후 포토레지스트층과 층간절연층을 동시에 식각하되, 돌출부의 소오스가 노출되도록 식각하는 단계와, 제1차 전하저장전극용 도전층을 전체구조 상부에 예정된 두께 형성한 다음, 제1차 전하저장 마스크를 이용한 식각공정으로 돌출부 상부의 층간절연층 상부면에만 선택적으로 소오스에 접속된 제1차 전하저장전극을 형성하는 단계와, 제1차 전하저장전극을 포함하는 전체구조에 제2차 전하저장전극용 도전층을 형성한 다음, 비등방성 식각공정으로 상기 제2차 전파저장전극용 도전층을 식각하여 돌출부 측벽의 층간절연층에만 선택적으로 남겨서 제1차 전하저장전극과 접속된 제2차 전하저장전극을 형성하는 단계와, 상기 제1차 및 제2차 전하저장전극 상부면에 유전체막을 형성한 다음, 그 상부에 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 DRAM셀 제조방법.
  3. 제2항에 있어서, 상기 돌출부를 형성할 때 기판을 식각하는 깊이는 7000~ 15000Å정도인 것을 특징으로 하는 DRAM셀 제조방법.
  4. 제2항에 있어서, 상기 포토레지스트층과 그 하부의 층간절연층의 식각선택비는 1 : 3 내지 3 : 1 인 것을 특징으로 하는 DRAM셀 제조방법.
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