KR940004601B1 - 클로우즈 핀 구조의 커패시터 제조방법 - Google Patents

Abstract

내용 없음.

Description

클로우즈 핀 구조의 커패시터 제조방법

제1도는 종래의 커패시터 공정 단면도.

제2도는 본 발명의 커패시터 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 웰

3 : 필드산화막 4 : 소오스 및 드레인 영역

5 : 게이 6 : 캡게이트 HTO

7 : 측벽 8 : 질화막

9, 11 : HTO 10, 13, 15 : 폴리실리콘

12 : P/R 14 : 고유전물질

본 발명은 클로우즈 핀(Closed Fin) 구조의 커패시터 제조방법에 관한 것으로, 특히 하이 그레이드 소자에 적당하도록 커패시터의 하층전극(Lower Electrode)을 클로우즈 핀 구조로 형성하여 커패시터 면적을 증가시키기에 적당하도록 한 것이다.

일반적인 커패시터의 제조방법은 하이그레이드 소자에서 요구하는 좁은 면적상에 커패시턴스를 만족시키기 위해 트렌치 방식이나 스텍방식을 사용하나 전자의 경우 제조하기가 어렵고 후자의 경우 하이 그레이드 소자에서 요구하는 커패시턴스를 만족시키기 위해 높은 적층구조를 가짐으로 인하여 스텝 커버리지가 나빠져 후 공정이 어렵다.

종래의 커패시터 제조방법 중 예를들어 더블 핀 커패시터 셀의 제조공정은 제1도에 도시된 바와 같다.

즉, 제1a도와 같이 기판(1)에 웰(2), 필드산화막(3), 소오스 및 드레인영역(4), 게이트(5), 캡게이트 HTO(6) 및 측벽(7)을 통상적인 공정에 의해 형성 후 질화막(8)와 HTO(9)(혹은 HLD나 LTO)를 차례로 증착한다.

그리고 (8)과 같이 1차 하층전극으로 사용하기 위한 폴리실리콘(10)과 HTO(11)를 차례로 증착하고 감광막(12)를 사용한 사진석판솔(Photolithography) 및 식각(Etch)공정으로 드레인영역 상측의 HTO(11), 폴리실리콘(10), HTO(9), 질화막(8)을 선택적으로 제거하여 매몰콘택(Buried Contact)을 형성한다.

다음에 제1c도와 같이 2차 하층전극으로 사용하기 위한 폴리실리콘(13)을 증착하고 사진석판술로 하층전극 영역의 정의(defire)하고 불필요한 부분의 폴리실리콘(13), HTO(11,9), 폴리실리콘(10)을 제거하고 이와 같은 상태에서 핀구조 형성을 위해 폴리실리콘(13,11) 사이의 HTO(9)(11)를 제거하여 하층전극을 형성한다.

제2d도와 같이 고유전물질(14) (예를들어 N-O, O-N-O, Ta₂O₅등)을 형성하고 폴리실리콘(15)을 증착하여 사진석판술 및 식각을 진행하므로 상층전극(Opposite Electrode)을 형성한다.

그러나 상기와 같은 제조공정에 있어서는 디바이스가 고집적화됨에 따라 하이그레이드 소자에서 요구하는 커패시턴스를 만족하기가 어려우며 트리폴 핀(Triple Fin)이나 실린더 구조의 경우 높은 높이를 갖는 적층 구조로 인해 스텝커버리지가 나빠지는 문제가 있다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로 핀 구조의 커패시터를 형성하되 클로우즈 핀구조의 커패시터를 형성하여 커패시턴스를 증가시킬 수 있는 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.

이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.

즉 제2a도와 같이 기판(1)에 웰(2), 필드산화막(3), 소오스 및 드레인영역(4), 게이트(5), 캡게이트 HTO(6) 및 측벽 (7)을 통상적인 공정에 의해 형성 후 질화막(8)과 HTO(9)를 차례로 증착한다.

그리고 제2b도와 같이 1차 하층전극을 형성하기 위하여 폴리실리콘(10)을 형성하고 HTO(11)를 증착하는데 이때 폴리실리콘(10) 대신에 반구의 폴실리콘(Hemispherical Polysilioon)을 사용가능하며 이후 1차 하층 전극 형성을 위해 사진석판술 및 식각공정으로 하층전극 영역을 정의하여 불필요한 부분의 폴리실리콘(10)과 HTO(11)를 제거한다.

이어서 감광막(12)을 사용하여 드레인 영역 상측의 HTO(11), 폴리실리콘(10), HTO(9), 질화막(8)을 선택적으로 제거하여 드레인 영역상에 메몰콘택을 형성한다.

다음에 제2c도와 같이 2차 하층전극을 형성하기 위하여 폴리실리콘(13)을 증착하고 사진석판술 및 식각공정에 HTO(11) 상측 및 측벽에만 남도록 하층전극을 형성한 후 HTO(9) (11)를 제거하는데 이 경우에도 폴리실리콘(13) 대신에 반구의 폴리실리콘을 사용 가능하다.

또한, 제2d도와 같이 고유전물질(14)을 형성하고 폴리실리콘(15)를 증착한 후 사진석판술 및 식각공정으로 하층전극 위에만 남도록 고유전물질(14)과 폴리실리콘(15)을 패터닝하므로 상층전극을 형성한다.

이상에서 설명한 바와 같은 본 발명은 클로우즈 핀 형태의 하층전극을 구성함으로써 종래의 더블 핀 커패시터에 비해 동일한 스텝 커버리지를 가지면서 1.5배의 커패시턴스를 증대시킬 수 있는 효과가 있다.

Claims (2)

1. 기판(1) 위에 게이트 전극(5)을 형성하고 게이트 전극(5)을 마스크로 이용하여 기판에 이온주입으로 소오스 및 드레인 영역(4)을 형성하고 전면에 질화막(8)과 HTO(9)를 차례로 증착하는 공정과, 전면에 HTO(11)를 증착하고 선택적으로 제거하여 커패시터 하층전극 영역을 1차로 정의하고 드레인 영역상에 메몰콘택을 형성하는 공정과, 드레인영역에 연결되도록 전면에 제2폴리실리콘(13)을 증착하고 HTO(11) 상부와 측면에만 남도록 폴리실리콘(13)을 선택적으로 제거한뒤 남아 있는 HTO(9,11)를 제거하여 커패시터 하층전극을 형성하는 공정과, 하층전극 표면에 고유전물질(14)과 상층전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 클로우즈핀 구조의 커패시터 제조방법.
2. 제1항에 있어서, 제1폴리실리콘(10)과 제2폴리실리콘(13)은 반구의 폴리실리콘을 사용하여 형성함을 특징으로 하는 클로우즈핀 구조의 커패시터 제조방법.