KR0135150B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로, 특히 핀(fin)구조의 커패시터에 있어서, 산소(oxygen) 이온 주입을 이용하여 커패시터 제조공정을 단순화하기에 적당하도록한 커패시터의 제조방법에 관한 것이다.

이와같은 본 발명의 반도체소자의 커패시터 제조방법은 필드영역과 활성영역이 정의된 제1도전형 반도체 기판상에 게이트전극의 소오스 및 드레인영역을 구비한 메모리셀 트랜지스터를 형성하는 공정, 상기 메모리셀 트랜지스터의 전면에 격리용 절연막을 형성하고, 선택적으로 식각하여 상기 메모리셀 트랜지스터의 드레인영역에 콘택홀을 형성하는 공정, 상기 결과물 전면에 폴리실리콘층을 증착한 뒤 상기 폴리실리콘층에 이온주입 에너지를 각각 다르게하여 수회 산소이온 주입하고 상기 실리콘층위에 CVD 산화막을 증착하는 공정, 상기 산소이온 주입된 폴리실리콘층을 어닐링하여 폴리실리콘과 산화막이 교번 적층되는 적층막을 형성하는 공정, 상기 적층막을 선택적으로 식각하여 트랜지스터와 드레인영역에 연결된 최하위 폴리실리콘층이 노출되도록 식각하여 트랜지스터와 드레인영역에 연결된 최하위 폴리실리콘층이 노출되도록 콘택홀을 형성하는 공정, 상기 결과물 전면에 상층 폴리실리콘층을 증착하고 상기 상층 폴리실리콘층 및 적층막을 커패시터의 스토리지 노드패턴으로 패터닝하는 공정, 상기 적층막 중 산화막을 선택적으로 제거하고 상기 결과물 전면에 유전체막을 증착하는 공정, 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

따라서 본 발명은 커패시터 스토리지 노드를 형성할 때 평탄화용 절연막위에 두껍게 증착한 폴리실리콘층을 이용하여 폴리실리콘층에 산소(oxygen)이온을 2회 이상 다른 에너지로 주입하여 어닐링하면 2개 이상의 산화막이 생겨 이를 핀(fin)구조 스토리지 노드의 임시막으로 이용한 후 습식식각으로 제거하므로 스토리지 노드를 형성할 때 공정이 간단해지는 효과가 있다.

Description

반도체 소자의 커패시터 제조방법

제1a도 ~ g도는 종래의 반도체소자의 커패시터 제조방법을 도시한 공정순서도.

제2a도 ~ h도는 본 발명의 반도체소자의 커패시터 제조방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

21 : 반도체기판 22 : 필드산화막

23 : 게이트 산화막 24 : 게이트전극

25 : 캡산화막 26 : 불순물영역

27 : 측벽 28 : 격리용 산화막

29 : 평탄화용 절연막 30 : 제1콘택홀

31, 31a, 31b : 제1폴리실리콘층 32 : 산소이온층

32a, 32b : 산화막 33 : CVD 산화막

34 : 제2콘택홀 35 : 제2폴리실리콘층

36 : 스토리지 노드 37 : 유전체막

38 : 플레이트 전극

본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로, 특히 핀(fin)구조의 커패시터에 있어서, 산소(oxygen)이온 주입을 이용하여 커패시터 제조공정을 단순화하기에 적당하도록 한 커패시터의 제조방법에 관한 것이다.

종래의 커패시터 제조방법에 있어서 고집적화하는 반도체소자의 제조방법으로 인해 핀(fin)구조의 커패시터를 이용하는 고집적화에 성공하였으나 공정이 복잡하다는 단점도 가지고 있다.

이하에서 첨부된 도면을 참조하여 종래 기술의 실시예를 설명하면 다음과 같다.

제1도 a~g는 종래의 반도체소자의 커패시터 제조방법을 도시한 공정순서도로써, 제1도(a)에서와 같이 반도체기판(1)에 필드산화막(2)을 정의하고 게이트산화막(3), 게이트(4), 캡산화막(5), 불순물영역(6) 및 측벽(7)을 형성하여 트랜지스터를 형성하고, 상기 결과물 전면에 트랜지스터 격리용 산화막(8)과 평탄화용 절연막(9)을 증착하고 포토에칭 공정을 수행하여 커패시터 노드와 트랜지스터의 불순물영역(6) 콘택을 위해 평탄화용 질화막(9)과 격리용 산화막(8)을 선택적으로 식각하여 콘택홀(10)을 형성하고 제1폴리실리콘층(11)을 전면에 증착한다.

그 다음 제1도(b)에서와 같이 제1산화막(12), 제2폴리실리콘층(13), 제2산화막(14), 제3폴리실리콘층(15), 제3산화막(16)을 차례로 형성하고 제1도(c)에서와 같이 감광막(P/R)을 도포한 다음 포토에칭 공정을 수행하여 감광막(P/R)을 콘택홀영역(10)만큼 식각하고 상기 감광막(P/R)을 마스크로 하여 산화막(12)(14)(16)과 폴리실리콘층(13)(15)을 차례로 식각한다.

그 다음 제1도(d)에서와 같이 상기 감광막(P/R)을 제거하고 상기 결과물 전면에 제4폴리실리콘층(17)을 증착한 다음, 제1도(e)에서와 같이 감광막(P/R)을 스토리지 노드폭을 제외한 부분을 제거하고 감광막(P/R)을 마스크로 폴리실리콘층(17)(15)(13)과 산화막(14)(16)을 건식식각법으로 식각하여 스토리지 노드 패턴을 형성한 다음 습식식각법을 이용하여 산화막(12)(14)(16)만을 선택적으로 제거한다.

그리고 제1도(f)에서와 같이 제1폴리실리콘층(11)을 마스크(P/R)를 이용하여 건식식각법으로 식각한 후 상기 마스크(P/R)를 제거하여 스토리지 노드(18)를 형성하고, 제1도(g)에서와 같이 상기 커패시터 스토리지 노드(18) 전표면에 커패시터 유전체막(19)을 형성하고, 유전체막(19) 전표면에 도전물질을 증착한 후 이를 패터닝하여 플레이트 전극(20)을 형성함으로써 반도체 메모리 소자의 커패시터를 완성한다.

그러나 이와같은 종래의 커패시터 제조방법은 핀(fin)구조의 스토리지 노드(18)를 형성할 때 다층의 폴리실리콘층(13)(15)(17)과 산화막(12)(14)(16)을 차례로 형성함으로써 공정이 복잡하다는 단점이 있었다.

본 발명은 상술한 문제를 해결하기 위한 것으로, 커패시터의 스토리지 노드를 형성할 때 폴리실리콘층과 산화막을 차례로 증착하는 방법이 아닌 평탄화된 절연막위에 폴리실리콘을 두껍게(0.5μm 이상) 증착한 후 상기 폴리실리콘 전면에 산소(oxygen) 이온을 원하는 깊이로, 원하는 횟수만큼 주입하여 핀(fin)구조의 스토리지 노드를 간단히 형성하는 반도체소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 커패시터 제조방법은 필드영역과 활성영역이 정의된 제1도전형반도체 기판상에 게이트전극과 소오스 및 드레인영역을 구비한 메모리셀 트랜지스터를 형성하는 공정, 상기 메모리셀 트랜지스터의 전면에 격리용 절연막을 형성하고, 선택적으로 식각하여 상기 메모리셀 트랜지스터의 드레인영역에 콘택홀을 형성하는 공정, 상기 결과물 전면에 폴리실리콘층을 증착한 뒤 상기 폴리실리콘층에 이온주입 에너지를 각각 다르게하여 수회 산소이온 주입하고 상기 폴리실리콘층위에 CVD 산화막을 증착하는 공정, 상기 산소이온 주입된 폴리실리콘층을 어닐링하여 폴리실리콘과 산화막이 교번 적층되는 적층막을 형성하는 공정, 상기 적층막을 선택적으로 식각하여 트랜지스터와 드레인영역에 연결된 최하위 폴리실리콘층이 노출되도록 콘택홀을 형성하는 공정, 상기 결과물 전면에 상층 폴리실리콘층을 증착하고 상기 상층 폴리실리콘층 및 적층막을 커패시터의 스토리지 노드패턴으로 패터닝하는 공정, 상기 적층막 중 산화막을 선택적으로 제거하고 상기 결과물 전면에 유전체막을 증착하는 공정, 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제2도(a)~(h)는 본 발명의 반도체소자의 커패시터 제조방법을 도시한 공정순서도로써, 제2도(a)에서와 같이 제1도전형의 반도체 기판(21)에 필드산화막(22), 게이트 산화막(23), 게이트전극(24), 캡산화막(25), 제2도전형의 불순물영역(26) 및 측벽(27)을 형성하여 트랜지스터를 형성하고 상기 결과물 전면에 트랜지스터 격리용 산화막(28)과 평탄화용 절연막(29)을 증착하고 포토에칭 공정을 수행하여 커패시터 노드(node)와 트랜지스터의 불순물영역(26)의 콘택을 위해 평탄화용 절연막(29)과 격리용 산화막(28)을 선택적으로 식각하여 제1콘택홀(30)을 형성하고 제1폴리실리콘층(31)을 전면에 두껍게 증착한다(0.5μm 이상).

그리고 제2도(b)에서와 같이 상기 제1폴리실리콘층(31)에 산소(oxygen)이온을 다른 에너지로 수회 주입하여 제1폴리실리콘층(31)에 산소(oxygen)이온을 다층으로 형성하고 제2도(c)에서와 같이 열처리하면 제1폴리실리콘층이 다층의 폴리실리콘층(31)(31a)(31b)과 다층의 산화막(32a)(32b)의 적층형태로 형성된다. 그다음 제2도(c)에서와 같이 상기 결과물 상층에 CVD 산화막(33)을 증착한다. 이때 폴리실리콘층의 상층(31b)을 산화시켜 산화막으로 이용할 수도 있다.

그리고 제2도(d)에서와 같이 감광막(P/R)을 도포하고 포토에칭 공정을 수행하여 소정의 패턴을 패터닝한 후 상기 감광막(P/R)을 마스크로 산화막(32a)(32b)(33)과 제1폴리실리콘층(31a)(31b)을 차례로 식각하여 제2콘택홀(34)을 형성한다.

그다음 제2도(e)에서와 같이 상기 감광막(P/R)을 제거하고 상기 결과물 전면에 제2폴리실리콘층(35)을 증착한 다음, 제2도(f)에서와 같이 감광막(P/R)을 도포하고 소정의 패턴으로 패터닝한 후 감광막(P/R)을 마스크 폴리실리콘층(34)(31a)(31b)과 산화막(32b)(33)을 건식식각법으로 식각하여 소정의 패턴을 형성한 다음 습식식각법을 이용하여 산화막(32a)(32bbc33)만을 선택적으로 제거한다.

그리고 제2도(g)에서와 같이 제1폴리실리콘층(31)을 마스크(P/R)를 이용하여 건식식각법을 이용하여 식각한 후 마스크(P/R)를 제거하여 스토리지 노드(36)를 형성한 다음, 제2도(h)와 같이 상기 커패시터 스토리지 노드(36) 전표면에 커패시터 유전체막(37)을 형성하고 유전체막(37) 전표면에 도전물질을 증착한 후 이를 패터닝하여 플레이트 전극(38)을 형성함으로써 반도체 메모리 소자의 커패시터를 완성한다.

이상 상술한 바와 같이 본 발명은 커패시터 스토리지 노드를 형성할 때 평탄화용 절연막위에 두껍게 증착한 폴리실리콘층을 이용하여 폴리실리콘층에 산소(oxygen)이 온을 2회 이상 다른 에너지로 주입하여 어닐링하여 2개 이상의 산화막층이 생겨 이를 핀(fin)구조 스토리지 노드의 임시막으로 이용한 후 습식식각으로 제거하므로 스토리지 노드를 형성할 때 공정이 간단해지는 효과가 있다.

Claims (4)

1. 필드영역과 활성영역이 정의된 제1도전형 반도체 기판상에 게이트전극과 소오스 및 드레인영역을 구비한 메모리셀 트랜지스터를 형성하는 공정, 상기 메모리셀 트랜지스터의 전면에 격리용 절연막을 형성하고, 선택적으로 식각하여 상기 메모리셀 트랜지스터의 드레인영역에 콘택홀을 형성하는 공정, 상기 결과물 전면에 폴리실리콘층을 증착한 뒤 상기 폴리실리콘층에 이온주입 에너지를 각각 다르게하여 수회 산소이온 주입하고 상기 폴리실리콘층위에 CVD 산화막을 증착하는 공정, 상기 산소이온 주입된 폴리실리콘층을 어닐링하여 폴리실리콘과 산화막이 교번 적층되는 적층막을 형성하는 공정, 상기 적층막을 선택적으로 식각하여 트랜지스터와 드레인영역에 연결된 최하위 폴리실리콘층이 노출되도록 콘택홀을 형성하는 공정, 상기 결과물 전면에 상층 폴리실리콘층을 증착하고 상기 상층 폴리실리콘층 및 적층막을 커패시터의 스토리지 노드패턴으로 패터닝하는 공정, 상기 적층막 중 산화막을 선택적으로 제거하고 상기 결과물 전면에 유전체막을 증착하는 공정, 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
2. 제1항에 있어서, 상기 제1폴리실리콘층을 형성할 때 0.5μm 이상 형성함을 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
3. 제1항에 있어서, 상기 격리용 절연막은 격리용 절연막과 평탄화용 절연막을 차례로 적층하여 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
4. 제1항에 있어서, 상기 CVD 산화막을 형성할 때 CVD 산화막을 이용하는 대신 최상층의 제1폴리실리콘을 산화시켜 산화막을 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.