KR960016246B1 - 적층 캐패시터 제조방법 - Google Patents
적층 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR960016246B1 KR960016246B1 KR1019920027313A KR920027313A KR960016246B1 KR 960016246 B1 KR960016246 B1 KR 960016246B1 KR 1019920027313 A KR1019920027313 A KR 1019920027313A KR 920027313 A KR920027313 A KR 920027313A KR 960016246 B1 KR960016246 B1 KR 960016246B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- charge storage
- oxide film
- storage electrode
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000005530 etching Methods 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 28
- 239000011229 interlayer Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 239000012212 insulator Substances 0.000 abstract 4
- 238000000151 deposition Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 22
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
내용없음
Description
제1도는 본 발명을 적용하기 위한 DRAM 셀 평면도,
제2도는 제1도의 A-A'의 단면도,
제3도는 제1도의 B-B'의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판2a,2b : 소오스 및 드레인 영역
3 : 소자분리 산화막4 : 게이트 산화막
5 : 게이트 전극6 : 워드선 스페이서
7,10 : 산화막8,11 : BPSG막
9,50 : 비트선12,14 : 제1, 제2전하저장 전극용 폴리실리콘막
13,15 : 완충 산화막16 : 전하저장 노드콘택 마스크
17 : 폴리실리콘 스페이서18 : 제3전하저장 전극용 폴리실리콘막
19 :아아크 절연막20 : 전하저장 전극 형성용 마스크
21 : 캐패시터 절연막22 : 플레이트 전극
60 : 워드선70 : 비트선콘택
80 : 전하 저장 전극용 콘택90 : 전하저장전극
100 : 활성영역
본 발명은 하프서브마이크론(half-submicron) 단위 이하의 고집적 적층 캐패시터 제조방법에 관한 것이다.
일반적으로 DRAM 메모리 소자는 캐패시터 용량을 필요로 하나 소자의 고집적도가 증가함에 따라 단위셀의 면적감소가 따르게 되고 이면적 감소는 캐패시터의 용량을 좌우하는 캐패시터의 면적 확보에 커다란 문제점이 되어 왔다.
따라서 상기 문제점을 해결하기 위하여 안출된 본 발명은 고집적 반도체 캐패시터에 충분한 캐패시터 용량을 얻을 수 있는 적층 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 통상적인 트랜지스터 구조를 갖춘 적층캐패시터 형성방법에 있어서, 전체구조 상에 제1산화막, 제1층간절연막을 차례로 형성한 다음, 비트라인을 형성하기 위한 마스크패턴을 도포하고 상기 마스크패턴을 식각장벽으로 사용하여 콘택식각하는 단계; 상기 비트 라인용 콘택마스크 패턴을 제거하고 전체구조 상에 비트라인용 전도막을 도포하고 소정크기로 패턴닝하여 비트선을 형성하는 단계; 전체구조 상부에 제2산화막, 제2층간 절연막, 전하저장 전극용 제1전도막, 제2완층산화막, 전하저장 전극용 제2전도막 및 제2완충 산화막을 순차적으로 형성하는 단계; 상기 제2완충 산화막 상에 전하저장 전극 콘택을 형성하기 위한 마스크 패턴을 형성하고 상기 마스크 패턴을 식각장벽으로 이용하여 제2완충산화막, 전하전극용 제2전도막, 전하전극용 제1전도막을 차례를 식각하고 상기 전하저장 전극콘택마스크 패턴을 제거하는 단계; 전체구조상에 제3전도막을 형성하고 전면식각하여 스페이서를 형성하고, 제2완충산화막을 제거하는 단계; 노출된 구조 하부의 상기 제2층간절연막, 제2산화막, 제1층간절연막, 제1산화막을 차례로 콘택식각하는 단계; 전체 구조 상부에 제4전도막, 비반사층을 차례로 형성한 다음, 전하저장 전극을 형성하기 위한 포토레지스트 패턴을 도포하는 단계; 상기 포토레지스트 패턴을 식각장벽으로 상기 비반사층, 상기 제4전도막 및 제2전도막을 차례로 건식식각하고, 상기 제1완충산화막을 습식식각으로 제거한 후, 상기 포토레지스트 패턴을 제거하는 단계; 상기 비반사층을 식각마스크로 하여 제1전도막을 정의하여 전하저장 전극을 완성하는 단계 및 노출된 전하저장 전극 상부에 캐패시터 유전막을 형성하고 플레이트전극을 형성하는 단계를 포함하여 이루어지는 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명하면, 도면에서 1은 반도체 기판, 2a,2b는 소오스 및 드레인 영역, 3은 소자분리 산화막, 4는 게이트 산화막, 5는 게이트 전극, 6은 스페이서, 7, 10은 산화막, 8, 11은 BPSG막, 9, 50는 비트선, 12, 14는 제1, 제2전하저장 전극용 폴리실리콘막, 13,15는 완충산화막, 16은 전하저장 노드콘택 마스크, 17은 폴리실리콘막 스페이서, 18은 제3전하저장 전극용 폴리실리콘막, 19는 아아크 절연막, 20은 전자저장전극 형성용 마스크, 21은 캐패시터 절연막, 22는 플레이트전극, 60은 워드선, 70은 비트선콘택, 80은 전하저장 전극용 콘택, 90은 전하저장전극, 100은 활성영역을 각각 나타낸다.
제1도는 본 발명을 적용하기 위한 DRAM 셀의 평면도이다.
첨부된 제2A도 내지 제2K도는 상기 제1도의 A-A'의 단면도이다.
먼저, 제2도(a)는 공지의 기술로 반도체 기판(1) 상부에 소자분리 산화막(3), 게이트 산화막(4), 게이트전극(5), 스페이서 산화막(6), 소오스 및 드레인 영역(2a,2B) 단면도이고, 제2도(b)는 제1산화막(7), 제1BPSG막(8)을 차례로 증착하고 비트선(9)이 접속될 기판 접합층 상부에 선택적으로 식각하여 노출한 후, 비트선(9)을 형성한 다음에 제2산화막(10)과 제2BPSG막(11)을 차례로 증착한 상태의 단면도이다.
제2도(c)는 제2BPSG막(11) 상부에 제1전하저장 전극용 폴리실리콘막(12), 제1완충산화막(13), 제2전하저장 전극용 폴리실리콘막(14) 및 제2완충산화막(15)을 순차적으로 도포한 상태의 단면도이다. 이때, 상기 제2BPSG막(11) 상부에 산화막을 적층하여 더욱 높은 단차를 형성할 수 있다.
제2도(d)는 상기 제2완충산화막(15) 상부에 전하저장 노드콘택 마스크(16)를 형성한 상태의 단면도이다. 이때, 제3도(d)는 상기 제2도(d)와 같은 동일한 단계로 이루어진 단면도이다.
제2도(e)는 상기 전하저장 노드콘택 마스크(16)를 사용하여 하부의 노출된 제2완충산화막(15), 제2전하저장 전극용 폴리실리콘막(14), 제1완충산화막(13) 및 제1전하저장 전극용 폴리실리콘막(12)을 순차적으로 건식식각으로 제거하고 상기 전하저장 노드콘택 마스크(16)을 제거한 후 폴리실리콘막(17)을 도포한 상태의 단면도이다.
제2도(f)는 상기 폴리실리콘막(17)을 전면(Blanket) 식각하여 폴리실리콘 스페이서를 형성한 상태의 단면도이다.
제2도(g)는 노출된 구조의 하부의 제2BPSG막(11), 제2산화막(10), 제1BPSG막(8), 제1산화막(7)을 차례로 식각하되 산화막과 폴리실리콘막의 식각 선택비(약 30:1)가 높다는 장점을 이용하여 전면성 식각으로 저장 노드콘택을 오프(open)한 상태의 단면도이다.
제2도(h)는 노출된 구조의 상부에 제1전하저장 전극용 폴리실리콘막(18)과 산화막 또는 질화막으로 구성된 아아크 절연막(19)을 순차적으로 증착한 다음 전자저장 전극 형성용 마스크(20)를 도포하여 저장 노드형성을 위한 패터닝한 상태의 단면도이다. 이에 상기 아아크 절연막(19)은 산화막 혹은 질화막으로 형성한다.
제2도(i)는 상기 전하저장용 전극 형성용(20) 포토레지스트 패턴을 사용하여 상기 아아크 절연막(19) 제1전하저장 전극용 폴리실리콘(18) 및 제2전하저장 전극용 폴리실리콘(14)을 건식식각으로 제거한 후 제1완충산화막(13)을 습식식각으로 제거하고, 상기 전하저장 전극 형성용 마스크(20)을 제거한 상태의 단면도이다. 이때 상기 산화막(13)은 언더킷(under cut) 식각이 발생하게 되어 효과적으로 전하저장용 전극을 형성하게 된다.
제2도(j)는 상기 아아크 절연막(19)을 마스크로 하여 질화막과 폴리실리콘막의 높은 건식식각비를 이용하여 제1전하저장용 폴리실리콘(12)을 소정의 크기로 식각한 후 상기 아아크 절연막(19)을 습식식각용액으로 제거하여 전하저장용 전극을 완성한 상태의 단면도이다.
제2도(k)는 노출된 전하저장용 전극구조 상부에 캐패시터 절연막(21)을 형성하고 플레이트 전극(22)을 형성한 상태의 단면도이다. 이때 상기 캐패시터 절연막(21)은 복잡 유전체구조인 ONO(oxide-nitride-oxide)로 형성할 수 있다.
첨부된 제3A도 내지 제3K도는 상기 제1도의 A-A'의 단면도로서 제2A도 내지 제2K도에 도시한 공정단계와 동일하다.
상기와 같이 이루어지는 본 발명은 전하저장 노드콘택을 오픈할때 사용한 제1마스크 폴리실리콘막 및 제2마스크 폴리실리막을 이용하여 콘택을 형성할 뿐만 아니라 전하저장용 전극으로도 이용할 수 있는 효과가 있다.
Claims (3)
- 반도체 기판상에 통상적인 트랜지스터 구조를 갖춘 적층캐패시터 형성방법에 있어서, 전체구조 상에 제1산화막, 제1층간절연막을 차례로 형성한 다음, 비트라인을 형성하기 위한 마스크패턴을 형성하고 상기 마스크패턴을 식각장벽으로 사용하여 사용하여 상기 제1층간 절연막, 제1산화막을 차례로 식각하는 단계; 상기 비트 라인용 콘택마스크 패턴을 제거하고 전체구조 상에 비트라인용 전도막을 도포하고 소정크기로 패턴닝하여 비트선을 형성하는 단계; 전체구조 상부에 제2산화막, 제2층간 절연막, 전하저장 전극용 제1전도막, 제1완층산화막, 전하저장 전극용 제2전도막 및 제2완충산화막을 순차적으로 형성하는 단계; 상기 제2완충 산화막 상에 전하저장 전극 콘택을 형성하기 위한 마스크 패턴을 형성하고 상기 마스크 패턴을 식각장벽으로 이용하여 제2완충산화막, 전하전극용 제2전도막, 전하전극용 제1전도막을 차례로 식각하고 상기 전하저장 전극 콘택마스크 패턴을 제거하는 단계; 전체구조 상에 제3전도막을 형성하고 전면식각하여 스페이서를 형성하고, 제2완충산화막을 제거하는 단계; 노출된 구조 하부의 상기 제2층간절연막, 제2산화막, 제1층간절연막, 제1산화막을 차례로 콘택식각하는 단계; 전체 구조 상부에 제2전도막, 비반사층을 차례로 형성한 다음, 전하저장 전극을 형성하기 위한 포토레지스트 패턴을 도포하는 단계; 상기 포토레지스트 패턴을 식각장벽으로 상기 비반사층, 상기 제4전도막 및 제2전도막을 차례로 건식식각하고, 상기 제2완충산화막을 습식각으로 제거한 후, 상기 포토레지스트 패턴을 제거하는 단계; 상기 비반사층을 식각마스크로 하여 제1전도막을 정의하여 전하저장전극을 완성하는 단계 및 노출된 전하저장 전극 상부에 캐패시터 유전막을 형성하고 플레이트전극을 형성하는 단계를 포함하는 이루어지는 적층 캐패시터 제조방법.
- 제1항에 있어서, 상기 아아크 절연막은 산화막을 포함하여 이루어지는 적층 캐패시터 제조방법.
- 제1항에 있어서, 캐패시터 유전막은 산화막-질화막-산화막(oxide-nitride-oxide)을 포함하여 이루어진 적층 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027313A KR960016246B1 (ko) | 1992-12-31 | 1992-12-31 | 적층 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027313A KR960016246B1 (ko) | 1992-12-31 | 1992-12-31 | 적층 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016834A KR940016834A (ko) | 1994-07-25 |
| KR960016246B1 true KR960016246B1 (ko) | 1996-12-07 |
Family
ID=19348464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920027313A KR960016246B1 (ko) | 1992-12-31 | 1992-12-31 | 적층 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960016246B1 (ko) |
-
1992
- 1992-12-31 KR KR1019920027313A patent/KR960016246B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016834A (ko) | 1994-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5478770A (en) | Methods for manufacturing a storage electrode of DRAM cells | |
| US5284787A (en) | Method of making a semiconductor memory device having improved electrical characteristics | |
| KR940009616B1 (ko) | 홀 캐패시터 셀 및 그 제조방법 | |
| JPH06232366A (ja) | 半導体素子の積層キャパシター製造方法 | |
| JP3449754B2 (ja) | Ｄｒａｍ製造方法 | |
| US6271555B1 (en) | Borderless wordline for DRAM cell | |
| US5326998A (en) | Semiconductor memory cell and manufacturing method thereof | |
| JP2712926B2 (ja) | 半導体記憶装置の製造方法 | |
| US5492849A (en) | Method of forming a capacitor in a semiconductor device | |
| KR960016246B1 (ko) | 적층 캐패시터 제조방법 | |
| KR0170570B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR0168335B1 (ko) | 사진공정을 최소화한 반도체 메모리장치 및 그 제조방법 | |
| KR100300076B1 (ko) | 반도체 메모리의 셀 커패시터 제조방법 | |
| KR0166030B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100232205B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR100228370B1 (ko) | 반도체 장치의 캐패시터 형성방법 | |
| KR960013644B1 (ko) | 캐패시터 제조방법 | |
| KR0130544B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100235895B1 (ko) | 캐패시터의 전하저장전극 형성방법 | |
| KR960013636B1 (ko) | 반도체 기억장치의 전하보존전극 제조방법 | |
| KR0158906B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0151193B1 (ko) | 반도체장치의 제조방법 | |
| JP2893913B2 (ja) | 半導体メモリ | |
| KR0124576B1 (ko) | 반도체 메모리장치의 커패시터 및 이의 제조방법 | |
| KR100306902B1 (ko) | 반도체장치의캐피시터제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20041119 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |