KR100306902B1 - 반도체장치의캐피시터제조방법 - Google Patents

Abstract

본 발명은 반도체 장치의 캐패시터 제조방법으로서, 종래기술과 같이 실리콘 기판위에 필요한 회로요소를 형성하고 절연막과 실리콘질화막(12)을 데포지션한 다음, 캐패시터 저장 노드 전극이 연결될 부위에 콘택홀을 열고 제 1 폴리실리콘(13) 및 제 1 절연막(14)을 데포지션하고 사진식각공정으로 제 1 절연막(14) 기둥을 형성하고, 저장노드전극 용 제 2 폴리실이콘막(16)을 증착하고, 그위에 얇은 제 2 산화막(20)을 형성하고, 질화막(12)을 에치스톱층으로 하여 제 2산화막(20)과 제 2 폴리실이콘막(16)을 동시에 이방성(RIE) 식각하여 캐패시터의 노드전극 패턴(17)을 형성한후, 노드전극의 표면에 유전막(18) 및 폴리실리콘으로 이루어진 플레이트전극(19)을 형성하는 단계를 포함하여 이루어진다. 제 2 산화막은 약 50 내지 500 Å 두께로 형성하면 된다.

Description

반도체 장치와 캐패시터 제조방법

제1도 : 종래 반도체 장치의 캐패시터 재조방법을 설명하기위한 캐패시터부분의 일부 단면도.

제2도 : 본 발명의 반도체 장치의 캐패시터 제조방법을 설명하기위한 캐패시터부분의 일부 단면도.

본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것이다.

다이나믹 램 소자와 같이 캐패시터를 포함하는 반도체 장치가 고집적화됨에 따라 캐패시터의 용량을 증가시키기 위한 방법으로 캐패시터 저장노드 전극의 표면적을 확장시키는 것과 캐패시터의 유전막을 유전률이 큰 물질로 형성하는 방법이 있다.

종래의 메모리 소자에서 캐패시터의 용량을 증가시키기 위한 방법 중 캐패시터 저장노드 전극의 표면적을 확장시키는 것에는 트렌치 타입과 스택 캐패시터 타입이 있는데 본 발명은 스택캐패시터 타입 중 실린더 형태를 갖는 캐패시터의 제조 방법을 개량한 것이다.

제1도는 종래 반도체 메모리셀의 캐패시터 부분을 도시한 단면도이다.

종래의 방법은 먼저, 제1(a)도에서 보인 바와 같이, 실리콘 기판 위에 필드산화막, 개이트 산화막, 게이트, 게이트를 주위와 절연시키는 절연막,소오스 및 드레인, 층간절연막 등을 형성한 다음, 전면을 절연막(1)으로 덥고, 그위에 실리콘 질화막(2)을 데포지션한 후, 캐패시터 노드 전극이 연결될 부위에 콘택홀을 얼고 폴리실리콘(3)을 데포지션하고, 그위에 다시 두꺼운 절연막(4)을 데포지션하고, 사진식각 공정으로 포토레지스트(5)를 이용한 식각을 하여 절연막(4) 기둥을 형성한다.

다음에 제1(b)도에서 보인 바와 같이 포토레지스트(5)를 제거한 후, 저장노드전극 용 폴리실리콘막(6)을 증착한다.

그후 제1(c)도에서 보인 바와 같이, 질화막(2)을 에치 스톱층으로 하여 폴리실이콘(6)을 이방성(RIE) 식각하여 캐패시터의 노드전극 패턴(7)을 형성한다.

다음에 제1(d)도에서 보인 바와 같이, 유전막(8) 및 폴리실리콘으로 이루어진 플레이트전극(5)을 형성하여 캐패시터 형성 공정을 완료한다.

이러한 방법은 제1(c)도에서 보인 바와 같이 폴리실리콘 식각시 사이드월의 단부(A)가 뾰족하게 되어서 둥근 모방에 비하여 표면적도 줄어 들고, 단부에서의 전기적인 특성 때문에 소자의 신뢰성을 떨어뜨리는 원인이 된다.

본 발명은 상기한 바와 같은 문제점을 개선하기 위하여, 반도체 장치의 캐채시터 제조방법에 있어서, 종래기술과 같이 실리콘 기판위에 필요한 회로요소를 형성하고 절연막과 실리콘질화막(12)을 데포지션한 다음, 캐패시터 저장 노드 전극이 연결될 부위에 콘택홀을 열고 제 1 폴리실리콘(13)및 제 1 절연막(14)을 데포지션하고 사진식각공정으로 제 1 절연막(14) 기둥을 형성하고, 저장노드전극 용 제 2 폴리실이콘막(16)을 증착하고, 그위태 얇은 제 2 산화막(20)을 형성하고, 질화막(12)을 에치 스톱층으로 하여 제 2 산화막(20)과 제 2 폴리실이콘막(16)을 동시에 이방성(RIE) 식각하여 캐패시터의 노드전극 패턴(17)을 형성한후, 노드전극의 표면에 유전막(15) 및 폴리실리콘으로 이루어진 플레이트전극(19)을 형성하는 단계를 포함하여 이루어진다.

제 2 산화막은 악 50 내지 500 Å 두께로 형성하면 된다.

도면을 참조하면서 자세히 설멍한다.

제2도는 본 발명에 따른 반도체 장치의 캐패시터 제조방법을 설명하기 위한 일부 단면도이다.

먼저 제2(a)도에서 보인 바와 같이 종래기술과 같이 실리콘 기판 위에 필드산화막, 게이트 산화막, 게이트, 게이트를 주위와 절연시키는 절연막,소오스 및 드레인, 층간절연막 등을 형성한 다음, 전면을 절연막(11)으로 덥고, 그위에 실리콘 질화막(12)을 데포지션한 후, 캐패시터 노드 전극이 연결될 부위에 콘택홀을 열고 제 1 폴리실리콘(13)을 데포지션하고, 그위에 다시 두꺼운 제 1 절연막(14)을 데포지션하고, 사진식각 공정으로 포토레지스트(15)를 이용한 식각을 하여 절연막(14) 기둥을 형성한다.

다음에 제2(b)도에서 보인 바와 같이 포토레지스트(15)를 제거한 후, 저장노드전극용 제 2 폴리실이콘막(16)을 증착하고, 그위에 일은 제 2 산화막(20)을 형성한다. 이 제 2 산화막은 약 50 내지 500 Å 두께로 형성하면 된다.

그후 제2(c)도에서 보인 바와 같이, 질화막(12)을 에치 스톱층으로 하여 제 2 산화막(20)과 제 2폴리실이콘(16)을 동시에 이방성(RIE) 식각하여 캐패시터의 노드전극 패턴(17)을 형성한다.

다음에 제2(d)도에서 보인 바와 같이, 유전막(18) 및 폴리실리콘으로 이루어진 플레이트전극(19)을 형성하여 캐패시터 형성 공정을 완료한다.

이러한 방법은 제2(c)도 및 제2(d)도에서 보인 바와 같이 산화막과 폴리실리콘 식각시 삼화막의 사이드월의 단부(A′)는 뾰족하게 되어도 폴리실리콘의 노드전극은 예리하게 되지아니하여 표면적도 늘어나고, 단부에서의 전기적인 특성도 개선되어 소장의 신뢰성을 높인다.

Claims (1)

1. 실시콘 기판위에 필요한 회로요소를 형성하고 절연막과 실리콘질화막(12)을 데포지션한 다음, 캐패시터 저장 노드 전극이 연결될 부위에 콘택홀을 열고 제 1 폴리실리콘(13) 및 제 1 절연막(14)을 데포지션하고 사진식각공정으로 제 1 절연막(14) 기둥을 형성하는 단계를 포함하는 반도체장치의 캐패시터 제조방법에 있어서, 상기 제 1 절연막(14)위에 형성된 포토 레지스트(15)를 제거한 후 저장노드전극용 제 2 폴리실리콘막(16)을 증착하고, 그위에 약 50 내지 500 Å 두께의 제 2 산화막(20)을 형성하는 단계, 상기 실리콘질화막(12)을 에치 스톱층으로 하여 제 2 산화막(20)과 상기 제 2 폴리실리콘막(16)을 동시에 이방성(RIE) 식각하여 캐패시터의 노드전극 패턴(17)을 형성하는 단계, 상기 노드전극의 표면에 유전막(18) 및 폴리실리콘으로 이루어진 플레이트전극(19)을 형성하는 단계를 더 포함하는 반도체 장치의 캐채시터 제조방법.