KR910009615B1 - 반도체 기억장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 의해 이루어진 반도체 기억장치의 단면도.
제2도는 종래의 기술로 이루어진 반도체 기억장치의 단면도.
제3도 내지 제10도는 본 발명에 따른 반도체 기억장치의 제조방법에 관한 것으로,
제3도는 공지의 MOSFET 제조과정으로 게이트 전극, LDD 영역 및 스페이서를 형성한 상태의 단면도.
제4도는 제3도의 공정 후에 LTD 산화막을 형성한 상태의 단면도.
제5도는 제1차 플레이트 전극, 캐패시터 산화막 및 제1차 전하보존 전극을 형성한 상태의 단면도.
제6도는 제1차 전하보존 전극을 일정부분 제거한 상태의 단면도.
제7도는 제1차 전하보존 전극, 캐패시터 산화막, 제1차 플레이트 전극 및 산화막을 식각하고 LTO 산화막을 형성한 상태의 단면도.
제8도는 콘택측벽에 스페이서를 형성하고 제2차 전하보존 전극을 침착한 상태의 단면도.
제9도는 캐패시터 산화막, 제2차 플레이트 전극, LTO 산화막, 및 비트선 콘택을 형성한 상태의 단면도.
제10도는 LTO 산화막, 금속배선 및 보호막을 형성한 본 발명의 최종 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 보호막 2 : 금속배선
3,5 및 11 : LTO 산화막 4 : 비트선용 전도물질
6 : 제2차 플레이트 전극용 전도물질 7 및 7′ : 캐패시터 산화막(ONO층)
8 및 8′ : 제1 및 제2차 전하보존 전극용 전도물질
9 : 제1차 플레이트 전극용 전도물질 10 및 17 : 스페이서용 산화막
12 : 게이트 전극용 전도물질 13 : 절연물질
14 : 게이트 산화막 15 및 15′ : 소오스 및 드레인 영역
16 : 실리콘 기판 18 : LDD 영역
본 발명은 고집적 반도체 소자에 관한 것으로, 특히 SIDS(Step-Layer Double Stacked Capacitor Cell)의 2중 적층 캐패시터로 구성된 반도체 기억장치 및 그 제조방법에 관한 것이다.
DRAM 반도체 기억장치는 집적도 증가에 따라 캐패시터 구조가 트렌치형 및 적층형 구조로 크게 분류되어 지금까지 여러 가지 형태들이 개발되어져 왔으며, 그중 적층형 캐패시터 구조를 갖는 종래의 반도체 기억장치는 캐패시터 구조가 단층으로 구성되어 있기 때문에, 집적도의 증가에 따라 단위 셀 면적이 축소되어지면 캐패시터 용량은 한계에 도달하게 되는 문제점이 있었다.
따라서, 본 발명은 종래의 적층형 캐패시터 구조의 반도체 기억장치가 갖는 캐패시터 용량의 한계를 극복하기 위하여, 적층형 캐패시터 구조에 있어 플레이트 전극이 전하보존 전극을 위, 아래로 둘러싼 2중층 구조로 형성하여 캐패시터 용량을 크게 하는데 그 목적이 있다. 그러면, 본 발명을 첨부한 도면을 참고로 상세히 설명하면 다음과 같다.
제1도는 본 발명에 의한 이중 적층 캐패시터 구조를 가진 기억장치의 단면도로써, 실리콘 기판(16) 내에 소오스 및 드레인 영역(15 및 15′)과 게이트 산화막(14) 상부에 게이트 전극(12)을 형성하고, 우측에 절연산화막(13)과 그 상부에 게이트 전극(12)을 형성하며, 게이트 전극(12) 주위에는 LTO 산화막(11)이 형성한 다음 드레인 영역(15′) 상부에 접속된 전하보존 전극용 전도물질(8 및 8′) 하부는 제1차 플레이트 전극용 전도물질(9)을 형성하고 상부는 제2차 플레이트 전극용 전도물질(6)을 형성하고, 각 전도물질 사이에는 캐패시터 산화막(7 및 7′)을 형성하여 2중 적층으로 캐패시터 전극을 형성시킨 다음, 상부에 LTO 산화막(5), 비트선용 전도물질(4), LTO 산화막(3), 금속배선(2) 및 보호막(1)을 형성시킨 구조이다.
제2도는 종래의 단일 적층 캐패시터 구조의 기억장치의 단면도로써, 실리콘 기판(16) 내에 소오스 및 드레인 영역(15 및 15′)과 게이트 산화막(14) 상부에 게이트 전극(12)을 형성하고, 우측에 절연산화막(13)과 게이트 전극(12)을 형성한 후, 게이트 전극(12) 주위에 LTO 산화막(11)을 형성한 다음, 드레인 영역(15) 상부에 접속된 전하보존 전극용 전도물질(8), 캐패시터 산화막(7), 플레이트 전극(6), LTO 산화막(5), 소오스 영역(15)에 콘택을 형성한 비트선, LTO 산화막(3), 금속배선(2) 및 보호막(1)을 순차적으로 형성시킨 구조이다.
본 발명은 상술한 설명 및 그에 대한 도면에 도시한 바와 같이, 종래의 구조에 비해 캐패시터 구조를 2중으로 적층하여 구성함으로서 플레이트 전극과 전하보존 전극의 면적이 증대된 것을 알 수 있다. 그러면 본 발명에 의한 구성을 더욱 상세히 알아보기로 한다.
제3도에서부터 제10도까지는 본 발명에 따른 2중 적층 캐패시터로 구성된 반도체 기억장치의 제조과정을 순서대로 도시한 것으로서, 제3도는 실리콘 기판(16) 상에 절연산화막(13)과, 그의 좌측에 게이트 산화막(14)을 형성하고, 그들 상부에 게이트 전극용 전도물질(12)을 각각 침착하여 패턴공정으로 예정된 영역에 게이트 전극을 형성한 다음, 이온주입 방법으로 LDD(Lightly Doped Drain)영역(18)을 형성하고, 게이트 전극 좌우측면에 스페이서용 산화막(10)을 형성한 것이다. 여기서, 일반적인 MOSFET 제조과정 중 게이트 전극 형성과정까지는 동일한 방법으로 제조되며, 짧은 채널(Short-Channel) MOSFET의 전기적 특성을 개선하기 위하여 LDD 영역을 형성한다.
제4도는 게이트 전극을 상부에 형성된 제1차 플레이트 전극용 전도물질(9)과 절연시키기 위한 LTO 산화막(11)을 일정한 두께로 침착시킨 것이다.
제5도는 상기의 LTO 산화막(11) 상부에 제1차 플레이트 전극용 전도물질(9)을 침착하고 패턴공정으로 일측 방향으로 인출되도록 한 제1차 플레이트 전극을 형성한 다음, 캐패시터 산화막(7)을 성장시키고, 캐패시터 산화막(7) 상부에 제1차 전하보존 전극용 전도물질(8)을 침착한 것이다. 상기의 캐패시터 산화막은 ONO(Oxide-Nitride-Oxide)로 형성되며, 캐패시터 유전체로서 작용한다.
제6도는 상기의 제1차 전하보존 전극용 전도물질(8)을 패턴공정으로 제1차 플레이트 전극 상부면에 제1차 전하보존 전극을 형성한 것이다. 이것은 이후 공정으로 형성될 제2차 전하보존 전극용 전도물질(8′) 및 드레인 N+ 영역에 접속되어 드레인 N+ 영역으로부터 전하를 축적하는 전극으로 작용한다.
제7도는 상기 전하보존 전극용 전도물질(8), 캐패시터 산화막(7), 제1차 플레이트 전극용 전도물질(9) 및 LTO 산화막(11)의 예정된 부분을 비등방성 식각방법으로 제거하여 하부의 기판(16)이 노출된 콘택홈을 형성한 다음, 스페이서용 산화막(1)을 노출된 구조 상부에 침착한 것이다.
제8도는 상기 스페이서용 산화막(10)을 비등방성 식각방법으로 식각하여 콘택홈 측벽에 스페이서용 산화막(10)을 남긴 다음, 콘택홈 저부와 제1차 전하보존 전극용 전도물질(8) 등의 상부에 제2차 전하보존 전극용 전도물질(8′)을 침착한 것이다. 스페이서용 산화막(10)을 콘택홈에서 제1차 플레이트 전극과 제2차 전하보존 전극용 전도물질(8′)을 절연시킨다. 또한 2차 전하보존 전극용 전도물질(8′)을 LDD 영역(18)에 침착하는 공정에서 드레인 전극(15′)은 전도물질(8′)부터 불순물을 확산시켜 형성한다.
제9도는 상기 제2차 전하보존 전극용 전도물질(8′)을 패턴공정으로 제2차 전하보존 전극을 형성하되 제1차 전하보존 전극보다 내측으로 형성하여 가장자리에서 단차를 완화시킨 후, 전하보존 전극 상부에 캐패시터 산화막(7′)을 형성하여 하부의 캐패시터 유전체막(7)과 접속시키고 그 상부에 제2차 플레이트 전극용 전도물질(6)을 침착하고 일측으로 인출된 제2차 플레이트 전극 패턴을 형성하고 그 상부에 LTO 산화막(5)을 침착시킨 다음, 비트선을 소오스 영역(15)과 연결하기 위하여 콘택홈을 형성한 뒤, 비트선용 전도물질(4)을 침착시켜 패턴화 한 것이다. 이때, 소오스 영역(15)는 비트선용 전도물질(4)을 침착시킨 다음, 불순물을 기판으로 확산시켜 형성한다.
제10도는 상기의 비트선의 상부에 LTO 산화막(3)을 침착시키고, 그 상부에 워드선 스트래핑용 금속배선(2)을 형성한 뒤, 마지막으로 칩 보호용 보호막(1)을 침착하여 반도체 기억장치를 형성한 것이다.
여기에서 주지해야 할 것은 전하보존 전극 상, 하부에 있는 캐패시터 산화막의 두께가 서로 다를 수가 있다는 것이다. 왜냐하면 제1차 플레이트 전극 및 제2차 플레이트 전극에 인가하는 전압이 동일하지 않고 각각 다른 전압이 인가된 경우 그 전압에 따라 캐패시터 산화막의 두께가 달라져야 하기 때문이다.
상기와 같은 공정방법으로 캐패시터 면적을 크게 형성함으로써, 종래의 구조에 비하여 캐패시터 축전용량을 2배 정도로 증가시킬 수 가 있어 기억용량을 크게 높일 수 있다.
Claims (5)
- 적층 캐패시터가 구비된 DRAM 셀 제조방법에 있어서, 적층 캐패시터를 2중 적층 캐패시터 구조로 제조하기 위하여, 게이트 전극 및 절연층 상부에 걸쳐 예정된 영역에 제1차 플레이트 전극용 전도물질을 형성한 다음, 패턴공정에 의해 일측 방향으로 인출되도록 한 제1차 플레이트 전극을 형성하는 단계와, 제1차 플레이트 전극 상부면에 캐패시터 산화막을 형성하고 그 상부에 제1차 전하보존 전극용 전도물질을 형성한 다음 패턴공정에 의해 제1차 전하보존 전극을 형성하는 단계와, 상기 제1차 전하보존 전극, 캐패시터 산화막 및 제1차 플레이트 전극, 절연층의 예정된 부분을 순차적으로 식각하여 하부의 드레인 영역이 노출되는 콘택홈을 형성하고 LTO 산화막을 노출된 구조 상부에 형성하는 단계와, 상기 LTO 산화막을 비등방성 식각방법으로 식각하여 콘택홈 측벽에 스페이서용 산화막을 형성하고 제2차 전하보존 전극용 전도물질을 노출된 구조 상부에 형성하는 단계와, 상기 제2차 전하보존 전극용 전도물질을 패턴공정으로 제1차 전하보존 전극 면적보다 좁은 제2차 전하보존 전극을 형성하는 단계와, 상기 제1차 및 제2차 전하보존 전극 상부면에 캐패시터 산화막을 형성한 후 그 상부에 제2차 플레이트 전극용 전도물질을 형성하고 패턴공정에 의해 일측 방향으로 인출되도록 한 제2차 플레이트 전극을 형성하는 단계로 이루어져 그로 인하여 전하보존 전극 상, 하부에 각각 외부로 인출되는 플레이트 전극을 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 제2차 전하보존 전극용 전도물질을 침착할 때 콘택홈을 통해 노출된 기판으로 불순물을 확산시켜 드레인 영역을 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 적층 캐패시터가 구비된 DRAM 셀에 있어서, 적층 캐패시터를 2중 적층 캐패시터 구조로 하기 위하여, 게이트 전극 및 절연층 상부에 걸쳐 예정된 영역에 제1차 플레이트 전극이 일측 방향으로 인출되도록 형성되고, 제1차 플레이트 전극 상부면에 캐패시터 산화막이 형성되고, 캐패시터 산화막 상부에 하부 패턴 면적보다 상부 패턴 면적이 좁은 2중 구조의 전하보존 전극이 형성되고, 상기 전하보존 전극은 하부의 캐패시터 산화막과 제1차 플레이트 전극의 예정된 부분이 제거된 콘택홈을 통해 하부의 드레인 영역에 접속되되, 전하보존 전극은 콘택홈 측벽에 형성된 절연용 스페이서용 산화막에 의해 제1차 플레이트 전극과 절연되고, 전하보존 전극은 상부에 캐패시터 산화막이 형성되고, 캐패시터 산화막 상부의 예정된 영역에 제2차 플레이트 전극이 상기 제1차 플레이트 전극과 같은 일측 방향으로 인출되도록 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제3항에 있어서, 제1차 플레이트 전극 상부면에 캐패시터 산화막의 두께와 전하보존 전극 상부에 캐패시터 산화막의 두께가 서로 다른 것을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제3항에 있어서, 제1차 플레이트 전극과 제2차 플레이트 전극에 인가하는 전압이 서로 다른 것을 포함하는 것을 특징으로 하는 반도체 기억장치.
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