KR910008127B1 - 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치 및 그 제조방법

제1도는 종래의 기술에 의해 트렌치구조와 적층구조를 혼합하여 형성시킨 상태의 단면도.

제2a도 내지 제2k도는 본 발명에 의해 트렌치구조와 적층구조를 혼합하여 형성시키는 과정을 나타낸 단면도.

제3a도 내지 제3c도는 본 발명의 일실시예를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 소자분리산화막

3 : 게이트산화막 4 및 4' : 게이트전극 및 게이트전극선

5 : 산화막 6 : 질화막

7 : 소오스전극(N+영역) 8 : 드레인전극

9 : 산화막 스페이서 10 : 산화막

11 : 트렌치 12 : 불순물영역(P+영역)

13 : 전하보존전극(N형 불순물 확산영역)

14 : 캐패시터 유전체막 15 : 셀 플레이트전극

16 : 캐패시터 유전체막 17 : 전하보존전극용 전도물질

18 : 질화막 19 : 감광물질

20 : 산화막 21 : 캐패시터 유전체막

22 : 전하보존전극용 전도물질 23 : 전하보존전극

24 : 산화막 24' : 산화막 스페이서

40 : 게이트 전도물질

본 발명은 고집적 반도체의 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치 및 캐패조방법에 관한 것으로, 특히 트랜치구조의 캐패시터와 용량을 증대시키기 위하여 셀 플레이트전극을 중심으로 위, 아래에 전하보존전극을 2중층으로 구성하고 적층구조와 같이 게이트전극 상부까지 형성한 반도체 기억장치 및 그 제조방법에 관한 것이다.

DRAM 반도체 기억장치의 집적도가 증가함에 따라 단위셀을 구성하기 위한 면적이 감소하게 되고, 이에 따라 평판캐패시터의 용량측면에서 한계에 도달되어 이러한 캐패시터 용량에 대한 한계를 극복하기 위해 일정한 면적에서 실리콘기판에 홈을 형성하여 캐패시터의 표면적을 증가시키는 트렌치형 구조와 필드영역에까지 확장시켜 캐패시터를 형성할 수 있는 적층형 구조를 개발하여 주어진 면적에서 보다 높은 캐패시터 용량을 얻고자 하였다.

트렌치 캐패시터구조의 경우, 보다 높은 캐패시터 용량을 얻기 위해서는 트렌치의 깊이를 깊게해야 하나 트렌치 내부에서 캐패시터 유전체막 및 셀 플레이트전극용 전도물질 침착시 심한 단차에 의한 막의 스텝커버리지 불량문제가 야기될 수 있다.

적층형 구조의 경우는 보다 큰 캐패시터 용량을 얻기 위해 단층구조에서 다층구조로 형성하게 되는데, 이 경우에도 캐패시터를 형성한 후에는 웨이퍼 표면에 심한 단자가 생겨 비트선용 전도물질이나, 소자와 캐패 서로 연결시켜주는 전도물질을 침착할 때 스텝커버리지(Step-coverage) 불량문제가 야기될 수 있다. 이와 같은 이유로 하여 트렌치형과 적층형을 결합시킨 구조를 사용하게 되었다.

종래의 방법은 제1도에서 보는 바와 같이 트렌치를 형성한 후 트렌치 내부에는 실리콘이 노출되도록 하여 전하보존전극용 전도물질을 침착하여 전하보존전극을 형성한 후 그 위에 캐패시터 유전체막을 형성하고 유전체막 상부에 셀 플레이트전극을 형성하였다. 이 구조에서는 트렌치 내부의 실리콘기판은 드레인전극이 되고 전하보존전극용 전도물질이 트렌치 내부 전체에 걸쳐 접촉되어 있는 상태이다.

따라서, 본 발명은 종래의 방법보다 주어진 면적을 보다 효율적으로 사용하여 캐패시터 용량을 증가시키기 위한 목적으로 트렌치를 형성한후 트렌치 내부의 실리콘기판을 전하보존전극으로 활용하는 공정방법으로 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치 및 그 제조방법을 제공하는데 있다.

본 발명에 의하면, 트렌치 내부의 실리콘기판내에 전하보존전극을 형성하고 그 위에 캐패시터 유전체막을 형성한 후 셀 플레이트전극을 형성하고, 이 셀 플레이트전극 상부에 다시 캐패시터 유전체막과 전하보존 전극용 전도물질을 형성한 후, 이 셀 플레이트전극위에 형성된 전하보존 전극용 전도물질을 실리콘기판내에 형성된 전하보존전극과 접속시킴으로써 트렌치구조에서 셀 플레이트전극을 중심으로 전하보존전극이 위, 아래로 둘러쌓여 형성되고 또한 게이트전극 상부의 적층캐패시터와 접속하여 형성하였다.

이와 같이 본 발명에 따라 형성된 캐패시터 용량은 종래의 방법에 따른 것보다 트렌치 내부의 실리콘기판에 캐패패시터 용량만큼, 즉, 트렌치 면적만큼 캐패시터 용량이 더 커지게 되는 장점을 가진다.

이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. 본원에서는 편의상 P형 실리콘기판위에 N형 전계효과 트랜지스터와 결합된 캐패시터를 갖는 반도체 기억장치에 대하여 도시하였으나, P형 전계효과 트랜지스터와 결합된 캐패시터를 갖는 반도체 기억장치를 제조할때는 실리콘기판을 N형으로 하고 각 전극을 형성하는 불순물의 종류를 N형 전계효과 트랜지스터와는 반대형(type)으로 형성하면 된다.

제1도는 종래의 기술에 의해 트렌치구조와 적층구조를 결합하여 형성시킨 상태의 단면도로써, P형 실리콘기판(1) 일정상부에 소자분리산화막(필드산화막)(2)을 형성하고, 게이트산화막(3)과 게이트 전도물질을 형성한 후, 게이트전극 패턴 공정으로 실리콘기판(1)상부에 게이트전극(4)과 소자분리산화막(2)상부에 게이트전극선(4')상부에 각각 형성하고, 게이트전극(4)좌우측 하단의 실리콘기판(1)에 N형 불순물을 주입하여 드레인전극(8) 및 소오스전극(7)을 형성하여 MOSFET를 구성한다. 그후 상기 게이트전극(4) 및 게이트전극선(4')상부에 적층캐패시터를 형성하기 위해 절연물질의 산화막(10)을 전체적으로 형성하고, 드레인전극(8) 일정부분과 하단의 P형 실리콘기판(1)에 트렌치 마스크패턴 공정으로 트렌치(11)를 형성하며, 트렌치(11) 내측에 N형 불순물을 확산시켜 드레인전극(8')을 형성하고, 트렌치(11)표면과 게이트전극(4) 및 게이트전극선(4')일정상부까지 전하보존전극용 전도물질(17)을 침착한다음, 그 상부에 캐패시터 유전체막(16)을 형성하고 그 상부에 셀 플레이트전극용 전도물질을 침착한후 패턴공정으로 셀 플레이트전극(15)을 형성한 적층캐패시터구조와 트렌치 캐패시터구조를 혼합시켜 캐패시터 용량을 크게한 것이다.

제2a도부터 제2k도까지는 본 발명의 제조과정을 나타내는 단면도로서 편의상 P형 실리콘기판에 형성된 반도체 기억장치에 대하여 도시하였다.

제2a도는 P형 실리콘기판(1)에 소자분리산화막(2)을 형성하고 게이트산화막(3)을 성장한후 그위에 게이트 전도물질(40), 산화막(5) 그리고 질화막(6)을 순서대로 침착한 상태의 단면도로서, 상기 산화막(5)은 게이트전극과 셀 플레이트전극을 절연시키는 절연체 역할을 하고, 질화막(6)은 이후 공정에서 이 질화막(6)위에 형성되는 산화막(제2c도의 10)을 식각할 때 식각정지층(Etch Stopping Layer)역할을 하는 것이다.

한편, 여기에서 사용되는 실리콘기판은 P형으로서 N형 전계효과 트랜지스터를 갖는 반도체 기억장치를 제조하기 위해 사용되는 것으로, 불순물은 주로 붕소(Boron)을 사용하며 그 농도는 대략 10¹⁴-10¹⁵Atoms/Cm³이고, P형 전계효과 트랜지스터를 갖는 반도체 기억장치를 제조하기 위해서는 실리콘기판의 불순물 종류는 N형으로 인(Phosphorus)이나 비소(Arsenic)이며, 그 농도는 대략 10¹⁴-10¹⁵Atoms/Cm³이다.

이와 같이 불순물 농도가 10¹⁴-10¹⁵Atoms/Cm³인 경우는 트렌치 내부의 실리콘기판에 형성되는 전하보존전극 하부에 고용량(High Capacitance)구조의 소자를 제조하거나, 이들 소자동작중 발생될 수 있는 소프트 에러(Soft Error)를 줄이기 위해 실리콘기판과 같은 종류의 불순물 영역을 형성한다. 첨부된 도면에서는 P+영역(12)이라 표시하여 그 농도는 대략 10¹⁶-10¹⁸Atoms/Cm³정도이다. 이 P+영역을 형성하지 않을 경우는 실리콘기판의 불순물 농도를 대략 10¹⁶Atoms/Cm³정도로 한다.

2b도는 패턴공정으로 게이트전극(4) 및 게이트전극(4')을 형성하기 위해 일정부분의 질화막(6), 산화막(5), 게이트 전도물질(40)을 순서대로 식각한 후, 이온주입으로 10¹⁷Atoms/Cm³정도로 소오스전극(4) 및 게이트전극선(4')측벽에 절연물질의 산화막 스페이서(9)를 형성한 후, 소오스전극(7)에 고농도의 불순물주입으로 10²⁰-10²¹Atoms/Cm³으로 형성한 상태의 단면도이다. 이때 드레인전극은 상기 공정에서 고농도의 불순물을 주입하지 않고, 트렌치 형성후에 트렌치 내부의 실리콘기판에 전하보존전극을 형성하기 위한 불순물 주입시에 형성된다. 또한 상기 소오스전극(7)과 드레인전극(8)의 불순물 종류는 P형 실리콘 기판을 사용하므로 실리콘기판내의 불순물과 반대종류의 N형 불순물을 사용한다.

제2c도는 트렌치 마스크층 역할을 하는 산화막(10)을 침착한후, 드레인전극(8)상부의 일정부분의 산화막(10)을 식각하여 트렌치 마스크를 형성한 상태의 단면도이다.

제2d도는 상기 산화막(10)을 마스크로 하여 노출된 실리콘기판(1)을 식각하여 트렌치(11)를 형성한 후 트렌치 내부의 실리콘기판(1)에 같은 종류의 불순물영역(12)(P+영역)을 깊게 형성한 상태의 단면도로써, 이 P+영역의 불순물 농도는 대략 10¹⁶-10¹⁸Atoms/Cm³이다. 이 불순물영역(12)은 접합용량(Junction Capacitance)을 증가시키고 또한 소프트 에러(Soft Error)를 줄이기 위한 것으로, 이 불순물영역을 형성하지 않을 수도 있는데, 그때는 실리콘기판의 불순물 농도는 10¹⁶Atoms/Cm³정도 되어야 한다.

제2e도는 상기 산화막(제2d도의 10)을 비등방성으로 식각하여 드레인전극(8)을 노출시키고 상기 질화막(6)을 제거한 다음, 드레인전극(8) 및 트렌치 내부에 전하보존전극으로 사용하기 위해 P형 실리콘기판(1)의 불순물 종류와 반대인 N형 불순물을 확산시켜 전하보존전극(13)을 형성한 상태의 단면도로써, 이 영역의 불순물 농도는 대략 10¹⁸-10¹⁹Atoms/Cm³이고, 상기 산화막(10)식각시 게이트전극 상부에는 질화막(6)이 식각정지층 역할을 하여 게이트전극 상부에 절연목적의 산화막(5)을 보호한다.

제2f도는 상기 전하보존전극(13)상부에 캐패시터 유전체막(14)과 셀 플레이트전극(15)을 형성하고, 셀 플레이트전극(15)상부에 다시 캐패시터 유전체막(16)과 전하보존전극용 전도물질(17) 그리고 질화막(18)을 순서대로 형성한 후, 트렌치 하부에만 질화막이 남도록 하기 위한 에치백(Etch Back)공정을 위해 감광물질(19)을 평탄하게 코팅한 상태의 단면도이다.

제2g도는 감광물질(19)을 에치백(Etch Back)하여 트렌치하부에만 남게하여 이것을 마스크로하여 상기 질화막(제2f도의 18)을 식각하여 트렌치 하부에만 질화막(18')이 남도록한 상태의 단면도이다.

제2h도는 트렌치 하부의 감광물질(제2g도의 19')을 제거한 후, 질화막(18)을 장멱(Barrier)층으로 하여 노출된 부분의 전하보존전극용 전도물질(17)상부에 산화막(20)을 성장시키고 이 산화막(20)을 장벽층으로 하여 트렌치 하부의 질화막(18')을 선택적으로 식각한 상태의 단면도이다.

제2i도는 상기 산화막(제2h도의 20)을 마스크로 하여 트렌치 하부의 노출된 전도물질(17)과 그 하부의 캐패시터 유전체막(16), 셀 플레이트전극용 전도물질(15), 그리고 캐패시터 유전체막(14)을 순서대로 비동방성으로 식각하고 마스크층으로 사용된 산화막(20)을 제거한 후, 전체적으로 캐패시터 유전체막(21)을 형성하고 그 상부에 전도물질(22)을 침착한 상태의 단면도이다.

제2j도는 상기 전도물질(22)을 비등방상 식각으로 소오스전극(7)상부의 전도물질(22)이 제거되도록 과다 식각하여 트렌치부분의 측벽에 전도물질 스페이서(22')를 형성하고 상부 및 하부의 노출된 캐패시터 유전체막(21)을 제거한 상태의 단면도로써, 트렌치 하부 실리콘기판(1)에 형성된 전하보존전극(13)의 일정부분에 노출되어 있는 상태이고, 트렌치 상부에는 전하보존전극용 전도물질(17)이 노출되어 있는 상태이다.

제2k도는 전체적으로 전하보존전극용 전도물질을 침착하여 초기에 형성한 전하보존전극(17)과 실리콘기판에 형성된 전하보존전극(13)을 연결한 후 패턴공정으로 전하보존전극(23)을 형성한 상태의 단면도이다.

제3a도부터 제3c도까지는 본 발명의 제조과정의 다른 실시예로서, 제2a도부터 제2h도까지는 제조과정이 동일함으로 제2h도의 다음 공정단계인 제3a도의 공정부터 설명하기로 한다.

제3a도는 산화막(제2h도의 20)을 마스크로 하여 트렌치 하부의 노출된 전도물질(17)과 그 하부의 캐패시터 유전체막(16), 셀 플레이트전극용 전도물질(15), 그리고 캐패시터 유전체막(14)을 순서대로 비등방성으로 식각하고, 상기 산화막(20)을 제거한 후, 전체적으로 절연목적의 산화막(24)을 침착한 상태의 단면도로써, 산화막(24)을 침착하기전에 제거하는 산화막(20)은 그대로 두어도 무방하다.

제3b도는 상기 산화막(24)을 비등방성으로 식각하여 트렌치 측벽에 절연목적의 산화막 스페이서(24')을 형성한 상태의 단면도로써, 트렌치 하부에는 전하보존전극(13)이 일정부분 노출되어 있는 상태이고, 트렌치 상부에는 전하보존전극용 전도물질(17)이 노출되어 있는 상태이다.

제3c도는 전체적으로 전하보존전극용 전도물질을 침착하여 초기에 형성한 전하보존전극(17)과 실리콘기판에 형성된 전하보존전극(13)을 연결한 후 패턴 공정으로 전하보존전극을 형성한 상태의 단면도이다.

상기한 제조방법을 사용함으로써 셀 플레이트전극을 중심으로 위, 아래 전하보존전극을 형성한 트렌치 캐패시터구조와, 셀 플레이트전극 및 전하보존전극을 적층한 적층캐패시터구조를 결합한 반도체 기억장치를 형성할 수 있어 종래의 방법에 비해 트렌치 캐패시터 용량만큼 더 큰 캐패시터 용량을 얻을 수 있다.

Claims (12)

1. 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치의 제조방법에 있어서, 반도체기판(1)에 MOSFET의 게이트전극(4) 및 게이트전극선(4')과 소오스 및 드레인전극(7 및 8)을 형성하고, 전영역상에 절연물질(10)을 침착한후 드레인전극(8)상부의 일정부분의 절연물질(10)을 식각하는 공정단계와, 드레인전극(8)상의 노출된 일정부분의 기판을 식각하여 트렌치(11)을 형성한 후, 트렌치 내부의 기판에 같은 종류의 불순물을 기판보다 높은 농도로 깊게 주입시켜 불순물영역(12)을 형성하는 공정단계와, 게이트전극(4) 및 게이트전극선(4')상부와 드레인전극(8) 일정상부의 절연물질(10)을 비등방성으로 식각하여 드레인전극(8)을 노출시킨후, 트렌치 내부 및 상부에 실리콘기판(1)과 반대 종류인 불순물을 얇게 주입하여 전하보존전극(13)을 형성하는 공정단계와, 상기 전하보존전극(13)상부에 캐패시터 유전체막(14), 셀 플레이트전극용 전도물질(15), 캐패시터 유전체막(16), 전하보존전극용 전도물질(17)을 순서대로 형성하고, 트렌치 하부의 일정부분의 전하보존전극용 전도물질(17), 캐패시터 유전체막(16), 셀 플레이트전극용 전도물질(15) 및 캐패시터 유전체막(14)을 순서대로 비등방성으로 식각하여 홈을 형성하는 공정단계와, 상기 홈측벽에 캐패시터 유전체막을 형성하기 위하여, 전체적으로 캐패시터 유전체막(21)과 스페이서용 전도물질(22)을 순차적으로 형성하고 다시 전도물질을 비등방성으로 식각하여 트렌치 하부의 측벽에 전도물질 스페이서(22')를 형성하고 노출된 캐패시터 유전체막(21)을 제거하는 공정단계와, 상기 공정후에 전하보존전극용 전도물질을 침착하여 이전에 형성된 전하보존전극용 전도물질(17)과 실리콘기판(1)에 형성된 전하보존전극(13)을 연결시켜 패턴공정으로 전하보존전극(23)을 형성하는 공정단계로 이루어지는 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치의 제조방법.
2. 제1항에 있어서, 상기 트렌치 하부의 일정부분의 전하보존전극용 전도물질(17), 캐패시터 유전체막(16), 셀 플레이트전극용 전도물질(15) 및 캐패시터 유전체막(14)을 순서대로 형성하고, 비등방성 식각에 의해 순서대로 홈을 형성하는 공정단계는, 상기 형성된 전하보존전극용 전도물질(17)상부에 질화막(18)을 침착하고 그 상부에 감광물질(19)을 평탄하게 코팅한 후 에치백하여 감광물질(19)을 트렌치 내부까지 제거하고, 상기 감광물질이 제거된 부분의 질화막(18)을 제거한 후 남아있는 감광물질(19')도 완전히 제거한 다음 트렌치 하부에만 질화막(18')이 남도록한 상태에서, 노출된 전하보존전극용 전도물질(17)상부에 산화막(20)을 성장한 후, 상기 하부에 남아있는 질화막(18')을 선택적으로 식각한 다음, 상기 산화막(20)을 마스크로하여 트렌치 하부의 전하보존전극용 전도물질(17), 캐패시터 유전체막(16), 셀 플레이트용 전도물질(15) 및 캐패시터 유전체막(14)을 비등방성 식각으로 홈을 형성하고 노출된 산화막(20)을 제거하는 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치 제조방법.
3. 제1도 또는 2항에 있어서, 상기 실리콘기판(1)에 형성된 전하보존전극(13)과 셀 플레이트전극(15)상부에 형성된 전하보존전극용 전도물질(17)을 연결하기 위하여, 상기 산화막(20)을 성장시킨후, 이 산화막(20)을 마스크로 하여 트렌치 하부의 일정부분의 전하보존전극용 전도물질(17), 캐패시터 유전체막(16), 셀 플레이트전극용 전도물질(15) 및 캐패시터 유전체막(14)을 순서대로 비등방성 식각으로 홈을 형성하는 단계와, 절연목적의 절연체(24)를 노출된 전체에 침착한후, 비등방성 식각으로 트렌치 내부의 측벽에 절연목적의 절연체 스페이서(24')를 형성하는 단계와, 전하보존전극용 전도물질을 전체적으로 침착하여 초기의 전하보존전극용 전도물질(17)과 실리콘기판(1)에 형성된 전하보존전극(13)을 연결시키는 공정단계를 포함하는 것을 특징으로 하는 트렌치 캐패캐패와 적층캐패시터를 결합한 반도체 기억장치 제조방법.
4. 트렌치 캐패시터와 적층캐패시터를 결합하여 캐패시터의 전하보존전극과 MOSFET의 드레인전극을 접속하여 형성된 반도체 기억장치에 있어서, 캐패시터 용량을 크게하기 위하여, 실리콘기판(1)의 트렌치(11)내부벽상에 MOSFET의 드레인전극(8)에 접속되는 전하보존전극(13)이 형성되고, 상기 전하보존전극(13)상부에는 캐패시터 유전체막(14), 셀 플레이트전극(15), 캐패시터 유전체막(16) 및 전하보존전극(23)이 순차적으로 트렌치 내부에서 형성되며, 상기 셀 플레이트 전극(15), 캐패시터 유전체막(16) 및 전하보존전극(23)은 게이트전극(4) 및 게이트전극선(4')상부까지 형성된 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
5. 제4항에 있어서, 상기 전하보존전극(23)은 트렌치 하부의 셀 플레이트전극(12)의 일정상부에 형성된 콘택홈을 통하여 하부의 전하보존전극(13)과 접속된 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
6. 제4항에 있어서, 상기 상부의 셀 플레이트전극(15)의 한쪽면은 게이트전극(4)상부에서는 전하보존전극(23)에 의해 둘러싸여지고 또다른 면은 게이트전극선(4')상부에서는 밖으로 인출된 구조를 갖는 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
7. 제4항에 있어서, 상기 캐패시터 유전체막(14,16 및 21)은 전부 연결된 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
8. 제4항에 있어서, 상기 실리콘기판(1)의 불순물 농도는 10¹⁶Atoms/Cm³이고, 상기 전하보존전극(13)의 불순물 농도는 10¹⁸-10¹⁹Atoms/Cm³인 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
9. 제4항에 있어서, 상기 트렌치(11)벽면의 실리콘기판(1)상에 기판과 같은 종류의 불순물영역(12)이 깊게 형성되고, 그 영역내로 전하보존전극(13)이 형성되는 것을 포함하는 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
10. 제9항에 있어서, 상기 실리콘기판(1)의 농도는 10¹⁴-10¹⁵Atoms/Cm³으로 형성되고 상기 불순물영역(12)의 농도는 10¹⁶-10¹⁸Atoms/Cm³으로 형성되며, 전하보존전극(13)의 농도는 10¹⁸-10¹⁹Atoms/Cm³으로 형성되는 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
11. 제4, 8 또는 9항에 있어서, 상기 실리콘기판(1)은 P형이고 전하보존전극(13), MOSFET의 소오스 및 드레인전극(7 및 8)은 N형인 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.
12. 제11항에 있어서, 상기 실리콘기판(1)은 N형이고 전하보존전극(13), MOSFET의 소오스 및 드레인전극(7 및 8)은 P형인 것을 포함하는 것을 특징으로 하는 트렌치 캐패시터와 적층캐패시터를 결합한 반도체 기억장치.

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