KR940006679B1 - 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

수직형 트랜지스터를 갖는 DRAM셀 및 그 제조방법
제1도는 본 발명의 수직형 트랜지스터를 갖는 DRAM실의 주요부분에 배열구조를 도시한 레이아웃트 도면.
제2도는 제1도의 a-a'단면구조를 도시한 도면.
제3a도 내지 제3g도는 본 발명의 수직형 트랜지스터를 갖는 DRAM실의 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 접합영역
3 : 비트라인 4 : 제1절연층
5 : 워드라인 6 : 채널영역
7 : 제2절연층 8 : 전하저장전극 접합영역
9 : 패드폴리실리콘 10 : 산화막
11 : 전하저장전극 12 : 1차 트렌치 마스크
13 : 절연층 스페이서 14 : 게이트 산화막
15 : 워드라인 마스크 16 : 산화막
17 : 콘택홀 20 : 홈
30 : 1차 트렌치 40 : 2차 트렌치
50 : 단위셀
본 발명은 고집적 반도체 소자의 수직형 트랜지스터를 갖는 DRAM셀 및 그 제조방법에 관한 것으로, 특히 비트라인을 실리콘 기판 내부에 매몰시킨 구조의 수직형 트랜지스터를 갖는 DRAM셀 및 그 제조방법에 관한 것이다.
DRAM기억장치에서 단위 기억 소자는 한개의 스위칭 트랜지스터와 저장 캐패시터로 이루어진다. 기억장치가 고집적화 될에 따라 단위 셀의 면적이 감소하므로 스위칭 트랜지스터의 면적과 저장 캐패시터의 면적도 감소하여야 한다.
일반적으로 스위칭 트랜지스터는 실리콘 기판의 표면에 형성하는데, 면적을 줄이기 위해서는 트랜지스터의 소오스/드레인의 면적과 게이트의 면적을 줄여야 한다. 그러나 소오스/드레인 영역을 줄이면 콘택공정등이 어려워지고 게이트 영역을 줄이면 쇼트체널(Short Channel)효과 등이 심해진다. 따라서 스위칭 트랜지스터의 면적을 줄이는데는 어려움이 있다.
본 발명은 상기와 같은 트랜지스터를 줄이는 어려움을 극복하기 위해 DRAM의 단위 기억셀을 트렌치를 이용하여 수직으로 형성한다. 즉, 비트라인을 실리콘 기판의 내부에 매몰시켜 DRAM셀을 형성함으로서 트랜지스터에서 비트라인이 기판상부에서 차지하는 면적을 없애고, 워드라인은 트렌치 공정을 이용하여 기판의 표면에 수직하게 형성하므로서 단위 셀의 크기에 관계없이 게이트의 길이를 길게할 수 있으며 따라서 쇼트 채널 효과를 줄일 수 있다. 또한, 저장 캐패시터는 트렌치의 입구에 스택형으로 형성하므로서 기판 표면에는 저장 캐패시터만 존재하며 따라서 기존의 셀에 비해서 단위 셀당 저장캐패시터의 면적을 극대화 할수있다.
본 발명은 상기와 같은 수직형 트랜지스터 셀의 구조 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 실리콘 기판 내부에 수직형의 채널영역이 형성되도록 형성된 워드라인과, 실리콘 기판내의 하부의 채널영역에 접속되는 비트라인 접합영역과, 비트라인 접합영역의 하부에서 접속되고, 워드라인과는 제1절연층에 의해 절연된 비트라인과, 실리콘 기판내의 상부의 채널영역에 접속되는 접합영역과, 접합영역의 상부에서 접속되고 워드라인과는 제2절연층에 의해 절연된 패드 폴리실리콘과, 실리콘 기판 상부에서 패드 폴리실리콘과 콘택된 예정된 면적으로 갖는 스택캐패시터로 이루어져 워드라인 측벽의 실리콘기판에 워드라인의 전압에 의해 체널영역이 형성되어 신호전송자가 비트라인에서 스택캐패시터의 전하저장전극간에 상호 전달되도록 하는 것을 특징으로 한다.
본 발명에 의하면 실리콘 기판 상부에 1차 트렌치 마스크를 형성하고, 노출된 실리콘 기판의 예정 깊이를 식각하여 1차 트렌치를 형성하는 단계와, 1차 트렌치 상부, 저부, 벽면에 걸쳐서 절연층을 형성한 다음, 비등방성 식각으로 1차 트렌치 벽면에 절연층 스페이서를 형성하는 단계와, 1차 트렌치 저부의 노출된 실리콘기판을 예정된 깊이 식각하여 2차 트렌치를 형성한 다음, 이온주입 공정으로 불순물을 2차 트렌치 벽면 및 저면의 실리콘 기판에 비트라인 접합영역을 형성하는 단계와, 비트라인용 도전층을 상기 l차 및 2차 트렌치에 채운 다음, 에치백 공정으로 2차 트렌치 내부의 예정된 영역에만 비트라인을 형성하는 단계와, 1차 트렌치 및 2차 트렌치에 제1절연층을 세운다음, 실리콘 기판 표면에 워드라인 마스크를 형성하는 단계와, 노출된 실리콘 기판과 제1절연층의 예정된 두께를 식각하여 홈을 형성한 다음, 홈하부의 노출된 제1절연층을 제1차 트렌치 저부까지 식각한후 워드라인 마스크를 제거하는 단계와, 상기 홈측벽의 실리콘 기판에 게이트 산화막을 형성하고 홈내부에 워드라인용 도전층을 채운다음, 예정된 두께를 에치백하여 워드라인을 형성하는 단계와, 워드라인 상부에 예정된 두께의 제2절연층을 형성한다음, 이온주입 공정으로 홈측벽의 실리콘 기판에 전하저장전극 접합영역을 형성하는 단계와, 홈상부에 패드 폴리실리콘을 형성한다음, 전체적으로 두꺼운 산화막을 형성하고, 전하저장전극 콘택마스크를 이용하여 콘택홈을 형성한다음, 전하저장전극을 형성하고, 플레이트 전극을 형성하는 단계로 이루어지는 것을 또다른 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명에 의해 제조된 수직형 트랜지스터를 갖는 DRAM셀이 레이아웃트(Lay out)도면으로서, 폴드비트라인 구조를 기초로하여 셀이 제작되었는데 비트라인(3)이 세로방향으로 배열되고, 워드라인(5)이 비트라인(3)과 직교되는 수평방향으로 배열되고, 전하저장전극(11) 및 전하저장전극콘택(18)을 각각 배열한 것을 도시한다. 여기서 디자인룰을 0.3μm로 설정하였을때 단위셀(50)의 면적은 1.5μm2으로 단위셀의 면적에서 전하저장전극이 차지하는 비율이 46%로 양호한 값을 가지는 것을 알 수 있다.
제2도는 제1도의 a-a'단면을 도시한 것으로서, 본 발명에 의해 제조된 비트라인이 매몰된(buried) 수직형 트랜지스터를 갖는 DRAM셀의 구조를 쉽게 알 수 있다. 그 구조를 구체적으로 살펴보면, 실리콘 기판(1)에 1차 및 2차 트렌치(30 및 40)를 형성하고 단위 기억 소자의 스위치 트랜지스터를 상기 트렌치 안에 형성하고 캐패시터는 실리콘 기판위에 형성하는 것을 기본 구조로 한다. 비트라인(3)은 기판(1)의 2차 트렌치(40)에 형성하며 기판 표면과는 평행하게 형성된다. 비트라인(3)위에는 제1절연층(4)을 형성하고 상부의 1차 트렌치(30)에는 워드라인(5)을 형성하여 체널영역(6)이 기판표면에 대하여 수직하게 형성된다. 워드라인(5)과 패드 폴리실리콘(9) 사이에는 제2절연층(7)이 있으며 캐패시터의 전하저장전극(11)은 패드 폴리실리콘(9)위에 형성된다. 또한 워드라인(5)의 상, 하 단부의 패드폴리 실리콘(9)과 비트라인(3)에서 확산되어 형성된 접합(Junction)영역(2 및 8)이 형성된다. 셀의 동작에 대하여 등가회로(60)를 참고하여 설명하면, 일반적인 셀의 동작과 같이 워드라인(5)에 전압이 인가되면 2차 트렌치 벽면에 채널(6)이 형성되고 비트라인(3)에서 비트라인 접합영역(2)을 통하여 신호전송자들이 채널영역(6)으로 이동하여 전하저장전극(11)의 접합영역(8)을 통하여 패드 폴리실리콘(9)에 도달하며 결국 전하저장전극(11)에 저장된다.
제3a도 내지 제3g도는 본 발명의 DRAM셀을 제조하는 단계를 도시한 부분 단면사시도를 도시한 것이다.
제3b도는 상기 l차 트렌치 마스크(12)를 이용하여 노출된 실리콘 기판(1)을 건식식각하여 예정된 깊이의 1차 트렌치(30)형성한 다음, 1차 트렌치 저부, 벽면, 상부면에 절연층 예를들어 산화막을 예정된 두께 증착한 후, 비등방성 건식식각으로 상기 절연층을 식각하여 1차 트렌치(30) 벽면에 절연층 스페이서(13)를 형성하고, 이어서 노출된 1차 트렌치(30) 저부의 실리콘 기판(1)을 건식식각으로 예정된 깊이의 2차 트렌치(40)형성한 상태의 단면 사시도이다.
제2c도는 상기 2차 트렌치(40) 저부 및 벽면내로 이온주입 공정으로 기판과 다른 타입의 불순물을 주입하여 비트라인 접합영역(2)을 형성한다음, 1차 트렌치(30) 및 2차 트렌치(40)에 비트라인용 폴리실리콘을 증착한다음, 에치백 공정으로 2차 트렌치(40)의 예정된 깊이만큼 폴리실리콘을 남겨서 비트라인(3)을 형성한 상태의 단면사시도이다.
여기서 비트라인 접합영역(2)은 비트라인(3) 형성후 비트라인에 포함된 불순물을 기판으로 확산시켜 형성할 수도 있으며 비트라인 접합영역(2)은 트랜지스터의 소오스로 사용된다.
제3d도는 상기 1차 트렌치(30) 상부면까지 제1절연층(4)으로 예를들어 산화막을 채운다음, 실리콘기판(1)과 제1절연층(4) 표면에 워드라인 마스크(15)를 비트라인(3)과 직교되도록 형성한 상태의 단면사시도이다.
제3e도는 제3d도의 공정후에 노출된 실리콘 기판(1)에 워드라인이 실리콘 기판(1)내에 형성할 수 있도록 예정된 깊이를 갖는 홈(20)을 형성한다음, 홈(20)이 형성된 영역의 1차 트렌치(30)의 내부에 채워진 제1절연층(4)은 제거하여 1차 트렌치(30)를 노출시키되, 2차 트렌치(40) 상부에는 제1절연층(4)을 남겨서 비트라인(3)과 후에 형성될 워드라인(5)과 절연을 시키고, 1차 트렌치(30) 벽면에 게이트 산화막(14)을 형성한다음, 워드라인용 폴리실리콘(5A)을 상기 홈(20)과 1차 트렌치(30)에 내부와 상부면까지 증착한다음, 에치백 공정으로 워드라인용 폴리실리콘(5A)의 예정된 두께를 식각하여 실리콘 기판(1) 표면보다 낮게 하면서 상기 홈(20)과 1차 트렌치(30)에는 채워서 워드라인(5)을 형성한 다음, 워드라인 마스크(15)를 제거한 상태의 단면사시도이다.
제3f도는 상기 워드라인(5) 상부면에 예정된 두께의 제2절연층(7)으로 산화막을 형성하고, 제2절연층(7) 및 실리콘 기판(1) 상부면에 폴리실리콘을 증착하고 에치백 공정으로 워드라인(5) 상부면의 실리콘 기판(1) 표면까지 남기는 동시에 패드 폴리실리콘(9) 패턴을 형성하고, 이 패드 폴리실리콘(9)에 포하된 불순물을 인접한 실리콘 기판(1)으로 확산시켜 전하저장전극 접합영역(8)을 형성한 상태의 단면사시도로서, 전하저장전극 접합영역(8)의 형성은 패드 폴리실리콘(9)을 형성하기전에 불순물을 홈(20)의 노출된 실리콘 기판(1)에 확산시켜 형성할 수도 있다. 여기서 전하저장전극 접합영역(8)을 트랜지스터의 드레인으로 사용된다.
제3g도는 상기 공정후 노출된 실리콘 기판(1)과 패드 폴리실리콘(9)에 두꺼운 산화막(16)을 성장시키고, 전하저장전극 콘택마스크를 이용하여 콘택홀(17)을 형성하고, 전하저장전극용 폴리실리콘을 증착한다음, 전하저장 전극용 마스크를 이용하여 전하저장전극(11)을 형성한 상태의 단면사시도이다. 이후에, 전하저장전극 상부에 유천제막 및 플레이트 전극을 각각 형성하여 DRAM셀을 형성한다.
본 발명의 DRAM셀에 의하면, 체널이 기판에 수직하게 형성하여 채널의 길이를 셀 면적에 관계없이 자유롭게 설정할 수 있음으로 최근에 고집적 기억소자에서 발생하는 극소소자의 영향을 줄일 수 있다. 또한 채널이 두개 존재함으로 트랜지스터의 전류량이 증가하여 기존의 셀에 비해서 칩의 동작 시간등을 줄일 수 있다. 기판의 표면에는 저장 캐패시터만 존재하게 되으로 셀면적에 대해서 저장 캐패시터 면적비가 증가하며 따라서 저장 용량을 증가하는데 유리하고 캐패시터를 형성하는 공정이 용이하다.

Claims (7)

  1. DRAM셀에 있어서, 실리콘 기판 내부에 수직형의 채널영역이 형성되도록 형성된 워드라인과, 실리콘 기판내의 하부의 채널영역에 접속되는 비트라인 접합영역과, 비트라인 접합영역의 하부에서 접속되고, 워드라인과는 제1절연층에 의해 절연된 비트라인과, 실리콘 기판내의 상부의 채널영역에 접속되는 접합영역과, 접합영역의 상부에서 접속되고 워드라인과는 제2절연층에 의해 절연된 패드 폴리실리콘과, 실리콘 기판 상부에서 패드 폴리실리콘과 콘택된 예정된 면적으로 갖는 스택캐폐시터로 이루어져 워드라인 측벽의 실리콘기판에 워드라인의 전압에 의해 채널영역이 형성되어 신호전송자가 비트라인에서 스택캐패시터의 전하저장전극간에 상호 전달되도록 하는 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  2. 제1항에 있어서, 상기 비트라인 집합영역과 접합영역은 워드라인과 조금 겹치도록 형성되되, 워드라인과는 게이트 산화막에 의해 절연된 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  3. 제1항에 있어서, 상기 비트라인은 실리콘 기판내의 하부에서 길게 형성된 것을 특징으로 하는 수직형트랜지스터 구조를 갖는 DRAM셀.
  4. 제1항에 있어서, 상기 워드라인은 비트라인과는 직교방향으로 실리콘 기판내의 상부에 예정된 홈을 따라 길게 형성된 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  5. 제4항에 있어서, 상기 워드라인에서 채널이 형성되는 영역은 비트라인과 워드라인이 교차되는 영역에서 워드라인 방향의 1차 트렌치 벽면의 실리콘 기판에 체널이 형성되는 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  6. DRAM셀 제조방법에 있어서, 실리콘 기판 상부에 1차 트렌치 마스크를 형성하고, 노출된 실리콘 기판의 예정 깊이를 식각하여 1차 트렌치를 형성하는 단계와, 1차 트렌치 상부, 저부, 벽면에 걸쳐서 절연층을 형성한다음, 비등방성 식각으로 1차 트렌치 벽면에 절연층 스페이서를 형성하는 단계와, 1차 트렌치 저부의 노출된 실리콘 기판을 예정된 깊이 식각하여 2차 트렌치를 형성한다음, 이온주입 공정으로 불순물을 2차 트렌치 벽면 및 저면의 실리콘 기판에 비트라인 접합영역을 형성하는 단계와, 비트라인용 도전층을 상기1차 및 2차 트렌치에 채운다음, 에치백 공정으로 2차 트렌치 내부의 예정된 영역에만 비트라인을 형성하는 단계와, 1차 트렌치 및 2차 트렌치에 제1절연층을 체운다음, 실리콘 기판 표면에 워드라인 마스크를 형성하는 단계와, 노출된 실리콘 기판과 제1절연층의 예정된 두께를 식각하여 홈을 형성한다음, 홈하부의 노출된 제1절연층을 1차 트렌치 저부까지 식각한후 워드라인 마스크를 제거하는 단계와, 상기 홈 및 노출된 1차 트렌치 측벽의 실리콘 기판에 게이트 산화막을 형성하고 홈내부에 워드라인용 도전층을 체운다음, 예정된 두께를 에치백하여 워드라인을 형성하는 단계와, 워드라인 상부에 예정된 두께의 제2절연층을 형성한다음, 이온주입 공정으로 홈측벽의 실리콘 기판에 전하저장전극 접합영역을 형성하는 단계와, 홈상부에 패드폴리실리콘을 형성한다음, 전체적으로 두꺼운 산화막을 형성하고, 전하저장전극 콘택마스크를 이용하여 콘택홈을 형성한다음, 전하저장전극을 형성하고, 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 수직트랜지스터 구조를 갖는 DRAM셀 제조방법.
  7. 제6항에 있어서, 상기 비트라인 접합영역은 비트라인 형성후 비트라인에 포함된 불순물을 측면 실리콘 기판으로 확산시키는 것을 포함하는 것을 특징으로 하는 수직트랜지스터 구조를 갖는 DRAM셀 제조방법.
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