JPH03218665A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH03218665A JPH03218665A JP2013849A JP1384990A JPH03218665A JP H03218665 A JPH03218665 A JP H03218665A JP 2013849 A JP2013849 A JP 2013849A JP 1384990 A JP1384990 A JP 1384990A JP H03218665 A JPH03218665 A JP H03218665A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は 半導体メモリ装置に係り、特にダイナミック
・ランダム・アクセス・メモリ（以下、ＤＲＡＭという
）に関すも 従来の技術 第３図は従来のスタック型ＤＲＡＭのセル構成を示す断
面図であって、２３はストーレッジノード電楓１３はセ
ルプレート、１２は容量酸化Ｍ．．７はビット線１１は
素子分離ＷＬ ４はスイッチングトランジスタ部のソー
ス領域であａ ストーレッジノード電極２３の斜線をつ
けた領域はノード引き出し部分と呼ぶことにすも とこ
ろでＤＲＡＭの高集積化に伴いメモリセルの面積は小さ
くなも 第３図において、ソース領域の巾ｌが小さくな
ると共に ノード引き出し部分の巾も小さくなも （こ
れらの技術に関しては 例え（；ｉ ＩＥＤＭ’８８
テクニカルペーパー， Ｐ． ５９２〜Ｐ５９５参照）
発明が解決しようとする課題 上記従来技術では、 第１にデザインルールが小さくな
るにつれて、ビット線間隔（ｌに相当）が狭まり、ノー
ド引き出し部分形成の際のリソグラフィー、 ドライエ
ッチが困難になり、ノード引き出し部分がビット線に接
触する可能性が生ずム第２に ビット線／ビット線容量
が大きくなる問題がある。本発明の目的ζよ ビット線
間隔（１）が小さくともビット線とノード引き出し部分
が接触せず、且２ ビット線／ビット線容量を生じなし
＼ ビット線構造を有した半導体メモリ装置及びその製
造方法を提供することである。
・ランダム・アクセス・メモリ（以下、ＤＲＡＭという
）に関すも 従来の技術 第３図は従来のスタック型ＤＲＡＭのセル構成を示す断
面図であって、２３はストーレッジノード電楓１３はセ
ルプレート、１２は容量酸化Ｍ．．７はビット線１１は
素子分離ＷＬ ４はスイッチングトランジスタ部のソー
ス領域であａ ストーレッジノード電極２３の斜線をつ
けた領域はノード引き出し部分と呼ぶことにすも とこ
ろでＤＲＡＭの高集積化に伴いメモリセルの面積は小さ
くなも 第３図において、ソース領域の巾ｌが小さくな
ると共に ノード引き出し部分の巾も小さくなも （こ
れらの技術に関しては 例え（；ｉ ＩＥＤＭ’８８
テクニカルペーパー， Ｐ． ５９２〜Ｐ５９５参照）
発明が解決しようとする課題 上記従来技術では、 第１にデザインルールが小さくな
るにつれて、ビット線間隔（ｌに相当）が狭まり、ノー
ド引き出し部分形成の際のリソグラフィー、 ドライエ
ッチが困難になり、ノード引き出し部分がビット線に接
触する可能性が生ずム第２に ビット線／ビット線容量
が大きくなる問題がある。本発明の目的ζよ ビット線
間隔（１）が小さくともビット線とノード引き出し部分
が接触せず、且２ ビット線／ビット線容量を生じなし
＼ ビット線構造を有した半導体メモリ装置及びその製
造方法を提供することである。
課題を解決するための手段
上記目的を達成するＡ 本発明においてＣ友 ビット
線を基板中に埋め込へ ビット線とノード引き出し部分
を基板垂直方向に分離し九 作用 本発明は上述の構成により、 ビット線間隔（１）が小
さくとＬ ビット線とノード引き出し部分が接触しな（
℃ 又 ビット線間に基板が存在してビット線をシール
ドするＡ ビット線間容量は生じなｔ〜 実施例 以下、本発明の実施例を図面に基づいて説明すも 第１
図（ａ）は本発明の一実施例における半導体メモリ装置
の平面凪 第１図（ｂ）は前記平面図のＸ一Ｘ′線によ
る断面図を示も 第２図（ａ）〜（ｇ）（；Ｌその製造
方法を示も 第１図の平面図ζよ ２ビット分を示ｔ−
１で示す実線で囲む領域は活性領域（２つのトランジス
タのソース・ドレイン領域とチャネル領域からなる）を
示″！Ｊ′ｏ ２はワード線３はソース領壊 ４はドレ
ン領坂 ５ａ，５ｂ（１点鎖線で囲まれた領域）はセル
Ａのストレージノードとソース３コンタクト領域 及び
、セルＡのストレージノード、 ６ａ，６ｂ（点線で囲
まれた領域）はセルＢのストレージノードとソース３コ
ンタクト領域 及訊 セルＢのストレージノード、７は
ビット＠８はビット線７とドレイン４コンタクト領ｉＩ
Ｌ９は酸化Ｕ １０は多結晶Ｓｉ， ゛１１はフィー
ルド酸化Ｉｌｌ １２は容量絶縁風１３はプレート、
ｌ４は層間絶縁膜であ４ 第１図において、電荷はスト
ーレッジノード電極５ｂ．６ｂ， とセルプレートｌ
３と、これらの電極５ｂ，６ｂ，１３に狭まれた容量絶
縁膜ｌ２よりなる容量領域の容量に蓄えられも蓄えられ
た電荷は ワード線２への信号によりトランジスタがＣ
ＡＮすると、 ドレイン４へ流れ 多結晶ＳｉｌＯを通
り、ビット線７へ流れていく。セル面積４表 ２．ＯＸ
Ｏ，９μｍ”（１．８μが）、デザインルール０．４μ
ｍとし九 ビット線形成の為のＳｔ基板の溝は０．５μ
ｍ巾×１．０μｍ深さである。ビット線の断面積は０．
４ｘ０．４μｍ２としたが深さ方向を大きくして（埋込
まれた多結晶Ｓｉのエッチバックを小さくすも）、断面
積を大きくすることは可能であも 本構造で（′！Ｓ
デザインルールが更に小さくなってＬビット線の深さ方
向を大きくする事により、即板Ｓｉ基板のエッチングを
深くして、埋込まれた多結晶Ｓｉのエッチバックを小さ
くすることにより、板状にビット線を作成でき配線抵抗
を一定に保つことが可能であム また ビット線を基板
内部に形成する構造によりセル内領域と周辺領域との断
差をビット線の高さ分だけ抑えることができも 更にビ
ット線間に基板が存在してビット線をシールドするた八
ビット線間容量は生じな（一 以下く本発明の半導体
メモリ装置の製造方法を第２図を用いて説明すＬＰ型Ｓ
ｉ半導体基板１５ク ドライエッチにより溝１６を開
口し 全面に１００ｎｍの酸化膜９を形成すも 溝１６
のサイズは０．５μｍ巾×１．０μｍ深さである（第２
図（ａ））。全面に多結晶Ｓｉｌ７を蒸着後、多結晶Ｓ
ｉのエッチバックを行な（＼ 基板表面から約０，６μ
ｍの多結晶Ｓｉｌ７を除去す４ ＣＶＤにより酸化Ｉ
Ｉ！１８を蒸着する《第２図（ｂ））。基板表面の酸化
膜１８を除去して、Ｓｉ表面を露出させもその際 若干
溝内部の酸化膜も除去されるが勿陳かまわない（第２図
（Ｃ））。ＳＬの化学的気相蒸着工ピタキシー（ＳｉＣ
Ｖ Ｄ法）を用いたラテラルエピタキシにより、基板
Ｓｉ表医 及び、多結晶ＳｉｌＴ上の酸化膜表面にＰ型
単結晶Ｓｉ層１９を形成する（第２図（ｄ））。 ビッ
ト線とドレインのコンタクト形成予定領域にＳｉドライ
エッチ、酸化膜ドライエッチにより穴２０を形成する（
第２図（ｅ））。ＳｉＣ Ｖ Ｄ法（ラテラルエピタキ
シ）により、基板Ｓｉ表面にＰ型単結晶Ｓｉ層２１、穴
内部にＰ型多結晶Ｓｉ２２と単結晶Ｓｉ層２１を形成す
る（第２図（ｆ））。分離領域にフィールド酸化膜１１
を形成し ワード線２を形成徽例えばイオン注入法また
は拡散法により活性化領域にソース／ドレイン不純物注
入層を形成すもな叙 ソース４の不純物は 多結晶Ｓｉ
２２の存在のム 増速拡散を生改 第２図（ｇ）に示す
様な ソース４、ビット線７ （多結晶Ｓｉｌ７がビッ
ト線７になる）接続領域を形成する。
線を基板中に埋め込へ ビット線とノード引き出し部分
を基板垂直方向に分離し九 作用 本発明は上述の構成により、 ビット線間隔（１）が小
さくとＬ ビット線とノード引き出し部分が接触しな（
℃ 又 ビット線間に基板が存在してビット線をシール
ドするＡ ビット線間容量は生じなｔ〜 実施例 以下、本発明の実施例を図面に基づいて説明すも 第１
図（ａ）は本発明の一実施例における半導体メモリ装置
の平面凪 第１図（ｂ）は前記平面図のＸ一Ｘ′線によ
る断面図を示も 第２図（ａ）〜（ｇ）（；Ｌその製造
方法を示も 第１図の平面図ζよ ２ビット分を示ｔ−
１で示す実線で囲む領域は活性領域（２つのトランジス
タのソース・ドレイン領域とチャネル領域からなる）を
示″！Ｊ′ｏ ２はワード線３はソース領壊 ４はドレ
ン領坂 ５ａ，５ｂ（１点鎖線で囲まれた領域）はセル
Ａのストレージノードとソース３コンタクト領域 及び
、セルＡのストレージノード、 ６ａ，６ｂ（点線で囲
まれた領域）はセルＢのストレージノードとソース３コ
ンタクト領域 及訊 セルＢのストレージノード、７は
ビット＠８はビット線７とドレイン４コンタクト領ｉＩ
Ｌ９は酸化Ｕ １０は多結晶Ｓｉ， ゛１１はフィー
ルド酸化Ｉｌｌ １２は容量絶縁風１３はプレート、
ｌ４は層間絶縁膜であ４ 第１図において、電荷はスト
ーレッジノード電極５ｂ．６ｂ， とセルプレートｌ
３と、これらの電極５ｂ，６ｂ，１３に狭まれた容量絶
縁膜ｌ２よりなる容量領域の容量に蓄えられも蓄えられ
た電荷は ワード線２への信号によりトランジスタがＣ
ＡＮすると、 ドレイン４へ流れ 多結晶ＳｉｌＯを通
り、ビット線７へ流れていく。セル面積４表 ２．ＯＸ
Ｏ，９μｍ”（１．８μが）、デザインルール０．４μ
ｍとし九 ビット線形成の為のＳｔ基板の溝は０．５μ
ｍ巾×１．０μｍ深さである。ビット線の断面積は０．
４ｘ０．４μｍ２としたが深さ方向を大きくして（埋込
まれた多結晶Ｓｉのエッチバックを小さくすも）、断面
積を大きくすることは可能であも 本構造で（′！Ｓ
デザインルールが更に小さくなってＬビット線の深さ方
向を大きくする事により、即板Ｓｉ基板のエッチングを
深くして、埋込まれた多結晶Ｓｉのエッチバックを小さ
くすることにより、板状にビット線を作成でき配線抵抗
を一定に保つことが可能であム また ビット線を基板
内部に形成する構造によりセル内領域と周辺領域との断
差をビット線の高さ分だけ抑えることができも 更にビ
ット線間に基板が存在してビット線をシールドするた八
ビット線間容量は生じな（一 以下く本発明の半導体
メモリ装置の製造方法を第２図を用いて説明すＬＰ型Ｓ
ｉ半導体基板１５ク ドライエッチにより溝１６を開
口し 全面に１００ｎｍの酸化膜９を形成すも 溝１６
のサイズは０．５μｍ巾×１．０μｍ深さである（第２
図（ａ））。全面に多結晶Ｓｉｌ７を蒸着後、多結晶Ｓ
ｉのエッチバックを行な（＼ 基板表面から約０，６μ
ｍの多結晶Ｓｉｌ７を除去す４ ＣＶＤにより酸化Ｉ
Ｉ！１８を蒸着する《第２図（ｂ））。基板表面の酸化
膜１８を除去して、Ｓｉ表面を露出させもその際 若干
溝内部の酸化膜も除去されるが勿陳かまわない（第２図
（Ｃ））。ＳＬの化学的気相蒸着工ピタキシー（ＳｉＣ
Ｖ Ｄ法）を用いたラテラルエピタキシにより、基板
Ｓｉ表医 及び、多結晶ＳｉｌＴ上の酸化膜表面にＰ型
単結晶Ｓｉ層１９を形成する（第２図（ｄ））。 ビッ
ト線とドレインのコンタクト形成予定領域にＳｉドライ
エッチ、酸化膜ドライエッチにより穴２０を形成する（
第２図（ｅ））。ＳｉＣ Ｖ Ｄ法（ラテラルエピタキ
シ）により、基板Ｓｉ表面にＰ型単結晶Ｓｉ層２１、穴
内部にＰ型多結晶Ｓｉ２２と単結晶Ｓｉ層２１を形成す
る（第２図（ｆ））。分離領域にフィールド酸化膜１１
を形成し ワード線２を形成徽例えばイオン注入法また
は拡散法により活性化領域にソース／ドレイン不純物注
入層を形成すもな叙 ソース４の不純物は 多結晶Ｓｉ
２２の存在のム 増速拡散を生改 第２図（ｇ）に示す
様な ソース４、ビット線７ （多結晶Ｓｉｌ７がビッ
ト線７になる）接続領域を形成する。
発明の効果
本発明の構ム 製造方法によれ＋ｆｌ， ビット線上
の酸化膜上にエビタキシャル成長させるム 基板全面に
単結晶層が成長し ビット線を埋込むことによゑ スイ
ッチングトランジスタへの影響は生じな（１ 本発明の
構造をとると、セル領域と周辺領域の断差がビット線の
高さ分だけ軽減すも またビット線間に基板が存在して
ビット線をシールドするた八 ビット線間容量は生じな
（〜
の酸化膜上にエビタキシャル成長させるム 基板全面に
単結晶層が成長し ビット線を埋込むことによゑ スイ
ッチングトランジスタへの影響は生じな（１ 本発明の
構造をとると、セル領域と周辺領域の断差がビット線の
高さ分だけ軽減すも またビット線間に基板が存在して
ビット線をシールドするた八 ビット線間容量は生じな
（〜
第１図（ａ）． （ｂ）はそれぞれ本発明の一実施例に
お第３図は従来例における半導体メモリ装置の断面図で
ある。 １・・・・活性領壊 ２・・・・ワード練 ３・・・・
ソー７，，４・・・・ドレイン、 ５ａ・・・・セルＡ
ストレージノード／ソースコンタクト、 ５ｂ・・・・
セルＡストレージノード、 ６ａ・・・・セルＢストレ
ージノード／ソースコンタクト、 ６ｂ・・・・セルＢ
ストレージノードミ ７・・・・ビット亀 ８−−−−
ビット線／ドレインコンタクト、 ９・・・・酸化罠１
０・・・・多結晶Ｓｉ，１１・・・・フィールド酸化罠
１２・・・・容量絶縁ｇ， １３・・・・プレート、
１４・・・・層間絶縁風一ス 性 ｆｌｆ戒 ワート轟 リース トレイン セルＡストレーシノード／ ソースコン９クト セルＡストしーシノート ひＩＬＢストし−シノート／ ソースコンタクト セル８ストし−ジノード ヒット緯／ドしインコンタクト ド レ イ ン セルＡストしージノート Ｕル８ストレーシノード ヒ ッ ト ν一 ―ジ １仁 顔 ９９話晶Ｓ１ フィールド騙イし頼 嘗ｔ 絶繍鰻 プレート 層Ｍ絶縛須 ／００ｎｍ 第 ２ 図 第 ２ 回
お第３図は従来例における半導体メモリ装置の断面図で
ある。 １・・・・活性領壊 ２・・・・ワード練 ３・・・・
ソー７，，４・・・・ドレイン、 ５ａ・・・・セルＡ
ストレージノード／ソースコンタクト、 ５ｂ・・・・
セルＡストレージノード、 ６ａ・・・・セルＢストレ
ージノード／ソースコンタクト、 ６ｂ・・・・セルＢ
ストレージノードミ ７・・・・ビット亀 ８−−−−
ビット線／ドレインコンタクト、 ９・・・・酸化罠１
０・・・・多結晶Ｓｉ，１１・・・・フィールド酸化罠
１２・・・・容量絶縁ｇ， １３・・・・プレート、
１４・・・・層間絶縁風一ス 性 ｆｌｆ戒 ワート轟 リース トレイン セルＡストレーシノード／ ソースコン９クト セルＡストしーシノート ひＩＬＢストし−シノート／ ソースコンタクト セル８ストし−ジノード ヒット緯／ドしインコンタクト ド レ イ ン セルＡストしージノート Ｕル８ストレーシノード ヒ ッ ト ν一 ―ジ １仁 顔 ９９話晶Ｓ１ フィールド騙イし頼 嘗ｔ 絶繍鰻 プレート 層Ｍ絶縛須 ／００ｎｍ 第 ２ 図 第 ２ 回
Claims (2)
- （１）一導電型半導体基板に形成された任意番地の情報
書込み、読出し記憶装置のビット線配置に関し、前記ビ
ット線が前記半導体基板に埋込まれた構造を有し、前記
ビット線周囲に酸化膜を有し、前記酸化膜の前記基板表
面側に接して、前記同一導電型の単結晶層を有し、前記
ビット線とトランジスタのソース／ドレイン領域の接続
は、ビット線上部に局所的に存在する多結晶Ｓ＿ｉ層と
ソース／ドレインを形成する同一不純物拡散層により行
なわれてなる事を特徴とする半導体メモリ装置。 - （２）一導電型半導体基板に選択的に溝を形成後、前記
基板表面及び前記溝内部に酸化膜を形成する工程と、前
記溝内部に多結晶Ｓ＿ｉを溝中途の深さまで充填後、前
記多結晶Ｓ＿ｉ上部に酸化膜を形成する工程と、前記多
結晶Ｓ＿ｉ上の一部の酸化膜を除去する工程と、Ｓ＿ｉ
の化学的気相蒸着エピタキシーにより、全面にＳ＿ｉ単
結晶層を形成する工程と、前記単結晶Ｓ＿ｉ層、その直
下の酸化膜を局所的にドライエッチして、前記ビット線
上部に局所的に開孔する工程と、Ｓ＿ｉの化学的気相蒸
着エピタキシーにより前記開孔内に多結晶Ｓ＿ｉ層及び
単結晶Ｓ＿ｉ層を形成する工程と、フィールドに酸化膜
形成後、活性領域を形成する工程とを有する事を特徴と
する半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013849A JPH03218665A (ja) | 1990-01-24 | 1990-01-24 | 半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013849A JPH03218665A (ja) | 1990-01-24 | 1990-01-24 | 半導体メモリ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218665A true JPH03218665A (ja) | 1991-09-26 |
Family
ID=11844728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013849A Pending JPH03218665A (ja) | 1990-01-24 | 1990-01-24 | 半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376575A (en) * | 1991-09-26 | 1994-12-27 | Hyundai Electronics Industries, Inc. | Method of making dynamic random access memory having a vertical transistor |
-
1990
- 1990-01-24 JP JP2013849A patent/JPH03218665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376575A (en) * | 1991-09-26 | 1994-12-27 | Hyundai Electronics Industries, Inc. | Method of making dynamic random access memory having a vertical transistor |
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