JPS62105444A - 半導体構造の形成方法 - Google Patents
半導体構造の形成方法Info
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- JPS62105444A JPS62105444A JP61193001A JP19300186A JPS62105444A JP S62105444 A JPS62105444 A JP S62105444A JP 61193001 A JP61193001 A JP 61193001A JP 19300186 A JP19300186 A JP 19300186A JP S62105444 A JPS62105444 A JP S62105444A
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業−１−の利用分野
本発明は、高集積度半導体製造を作製する方法に関する
ものであり、特にメモリ・セルと周辺半導体回路のアレ
イを有する共通基板−１−に、高集積度構造を形成する
方法に関するものである。
ものであり、特にメモリ・セルと周辺半導体回路のアレ
イを有する共通基板−１−に、高集積度構造を形成する
方法に関するものである。
Ｂ、従来の技術
集積゛１′−導体記憶回路、特に本来記憶コンデンサお
よびスイッチを含んでいるセルを用いた記憶回路は比較
的高い記憶セル密度を達成している。小型の記憶セルを
もたらす最も単純な回路のひとつが、１９６７年７月に
Ｒ，Ｈ，ブナ−１り（Ｄｅｎｎａｒｄ）の出願した米国
特許第：３３８７２８６号に記載されている。これらの
セルの各々は記憶コンデンサと、ピッ１〜／センス・ラ
インに対してコンデンサを選択的に接続するスイッチと
して機能する電界効果トランジスタを用いている。本出
願人と同一人に譲渡された両方とも１９７３年１月２日
付は出願のＷ、Ｍ、スミス（Ｓｍｉｔｈ）の米国特許第
３８１．１．０７６号ならびにＲ，ＦＴ、ガーナチェ（
Ｇａｒｎａｃｈｅ）およびＷ、Ｍ、スミスの米国特許第
３８４１９２６号には、−４−記のデナートの特許記載
の型式の１素子電界効果トランジスタ記憶セルが記載さ
れており、これはドープされたポリシリコンの層と、誘
電性媒体によって分離されたＰ型半導体基板のＮ十拡散
領域を利用しており、該誘電性媒体はセルの記憶コンデ
ンサを形成するため半導体基板の表面に配置されたもの
である。
よびスイッチを含んでいるセルを用いた記憶回路は比較
的高い記憶セル密度を達成している。小型の記憶セルを
もたらす最も単純な回路のひとつが、１９６７年７月に
Ｒ，Ｈ，ブナ−１り（Ｄｅｎｎａｒｄ）の出願した米国
特許第：３３８７２８６号に記載されている。これらの
セルの各々は記憶コンデンサと、ピッ１〜／センス・ラ
インに対してコンデンサを選択的に接続するスイッチと
して機能する電界効果トランジスタを用いている。本出
願人と同一人に譲渡された両方とも１９７３年１月２日
付は出願のＷ、Ｍ、スミス（Ｓｍｉｔｈ）の米国特許第
３８１．１．０７６号ならびにＲ，ＦＴ、ガーナチェ（
Ｇａｒｎａｃｈｅ）およびＷ、Ｍ、スミスの米国特許第
３８４１９２６号には、−４−記のデナートの特許記載
の型式の１素子電界効果トランジスタ記憶セルが記載さ
れており、これはドープされたポリシリコンの層と、誘
電性媒体によって分離されたＰ型半導体基板のＮ十拡散
領域を利用しており、該誘電性媒体はセルの記憶コンデ
ンサを形成するため半導体基板の表面に配置されたもの
である。
ポリシリコン層は記憶コンデンサを越えて延びており、
マイナスのバイアスないし固定したマイナスの電位をこ
のポリシリコン層に印加することにより、電界シールド
として機能する。
マイナスのバイアスないし固定したマイナスの電位をこ
のポリシリコン層に印加することにより、電界シールド
として機能する。
公知のように、これらのメモリ・アレイにはデータのこ
のアレイに対する書き込み、またはこのアレイからの読
み取りのために、デコーダやセンス・アンプなどの周辺
回路が必要である。周辺回路の、＋３１’の間の分離領
域の電気的要件、たとえば閾電ハは、メモリ・アレイの
セルの間に配置された分離領域の電気的要件と異なって
いることがしばしばある。ポリシリコン記憶コンデンサ
を用いた公知のポリシリコン法によって製造されたアレ
イなどの多くのアレイにおいて、極板が電源電圧の半分
以下の電圧にバイアスされるので、セルを分離し、でい
る分離領域、特にセルの記憶ノードの間の分離領域の閾
電圧の要件は、周辺素子を分離している分離領域の要件
よりも緩くなる。したがって、アレイのセル・ノードの
間に使用する分離絶縁層を、周辺回路の素子ないしトラ
ンジスタの間に必要なものよりも薄くすることができる
。分離絶縁層ないし領域が薄いと、周知の「バーズ・ビ
ーク」が少なくなるという利点があり、それ故、セル記
憶ノードの記憶コンデンサの面積が増加し、応力や微細
構成に関連した不良の発生率が減少し、歩留りが向１−
するという利点がある。
のアレイに対する書き込み、またはこのアレイからの読
み取りのために、デコーダやセンス・アンプなどの周辺
回路が必要である。周辺回路の、＋３１’の間の分離領
域の電気的要件、たとえば閾電ハは、メモリ・アレイの
セルの間に配置された分離領域の電気的要件と異なって
いることがしばしばある。ポリシリコン記憶コンデンサ
を用いた公知のポリシリコン法によって製造されたアレ
イなどの多くのアレイにおいて、極板が電源電圧の半分
以下の電圧にバイアスされるので、セルを分離し、でい
る分離領域、特にセルの記憶ノードの間の分離領域の閾
電圧の要件は、周辺素子を分離している分離領域の要件
よりも緩くなる。したがって、アレイのセル・ノードの
間に使用する分離絶縁層を、周辺回路の素子ないしトラ
ンジスタの間に必要なものよりも薄くすることができる
。分離絶縁層ないし領域が薄いと、周知の「バーズ・ビ
ーク」が少なくなるという利点があり、それ故、セル記
憶ノードの記憶コンデンサの面積が増加し、応力や微細
構成に関連した不良の発生率が減少し、歩留りが向１−
するという利点がある。
−３＝
１８Ｍテクニカル・ディスクロージャ・プルテンＶｏ１
．２７、Ｎｏ、 ＩＩ、１９８５年４月、ｐｐ、＋３４
２２−６４２４掲載の、Ｄ、Ｌ、フリッチロウ（Ｃｒｉ
ｔｃｈｌｏｗ） 、 Ｗ 、 Ｔ’ 、ノープル（Ｎｏ
ｂｌａ）およびＷ、Ｗ、ウォーカ（Ｗａｌｋｅｒ）によ
る１に重ＲＯＸ動的ＲＡＭアレイ（１′］ｕａｌ ｌｌ
０Ｘ ｒ）ｙｎａｍｊｃ ＩＩＡＭＡｒｒａｙ）′とい
う記事は、２種類の厚さを有する埋込酸化物分離層を作
成する方法を開示しているが、この方法では１９８０年
２ Ｊ’ｌ ２８ Ｆ１出願の米国特許第４３２６３２
９号、およびＴ Ｅ ｒ’１ Ｍ ８２ 。
．２７、Ｎｏ、 ＩＩ、１９８５年４月、ｐｐ、＋３４
２２−６４２４掲載の、Ｄ、Ｌ、フリッチロウ（Ｃｒｉ
ｔｃｈｌｏｗ） 、 Ｗ 、 Ｔ’ 、ノープル（Ｎｏ
ｂｌａ）およびＷ、Ｗ、ウォーカ（Ｗａｌｋｅｒ）によ
る１に重ＲＯＸ動的ＲＡＭアレイ（１′］ｕａｌ ｌｌ
０Ｘ ｒ）ｙｎａｍｊｃ ＩＩＡＭＡｒｒａｙ）′とい
う記事は、２種類の厚さを有する埋込酸化物分離層を作
成する方法を開示しているが、この方法では１９８０年
２ Ｊ’ｌ ２８ Ｆ１出願の米国特許第４３２６３２
９号、およびＴ Ｅ ｒ’１ Ｍ ８２ 。
ｐｐ、６１６−６１−９掲載のＡ、モーセン他（阿ｏｈ
ｓｅｎ ｅｔ ａｌ）による１′高密度高性能１ ’Ｔ
’ Ｄ ＲＡＭセル（Ａ旧ｇｈ Ｄｅｎｓｉｔｙ、 ｌ
ｌｊｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＩＴＤＲＡＭ Ｃ
ｅ１．１．） ”記載の方法と同様に、厳密に整合され
た２枚のマスクが必要である。
ｓｅｎ ｅｔ ａｌ）による１′高密度高性能１ ’Ｔ
’ Ｄ ＲＡＭセル（Ａ旧ｇｈ Ｄｅｎｓｉｔｙ、 ｌ
ｌｊｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＩＴＤＲＡＭ Ｃ
ｅ１．１．） ”記載の方法と同様に、厳密に整合され
た２枚のマスクが必要である。
本発明と同一の出願人に譲渡された、Ｈ，、Ｉ。
ゲイペル（Ｇｅｉｐｅｌ）、Ｒ，Ｒ，ドロウ１〜マン（
Ｔｒｏｕｔｍａｎ）およびＪ、Ｍ、ウアーソン（ＩＪｕ
ｒｔｈｏｒｎ）による１９８２年１２月３日出願の米国
特許第４４６２１５１号は半導体処理方法を開示してい
るが、この方法では開口を単一のマスクによってチツ化
シリコン層に形成し、基板の表面に沿って複数個の離隔
した素子を画定し、開口の１個を材料の層によって保護
する。しかしながら、これらの開１−１内に、異なる厚
さを有する絶縁層を形成することは、何ら教示されてい
ない。
Ｔｒｏｕｔｍａｎ）およびＪ、Ｍ、ウアーソン（ＩＪｕ
ｒｔｈｏｒｎ）による１９８２年１２月３日出願の米国
特許第４４６２１５１号は半導体処理方法を開示してい
るが、この方法では開口を単一のマスクによってチツ化
シリコン層に形成し、基板の表面に沿って複数個の離隔
した素子を画定し、開口の１個を材料の層によって保護
する。しかしながら、これらの開１−１内に、異なる厚
さを有する絶縁層を形成することは、何ら教示されてい
ない。
１９８１年１月７日出願の米国特許第４４７１３７：ミ
号および１９８２年１月２９日出願の米国特許第４５２
５８１１号は、第一ゲート酸化物層を成長させ、その後
電界効果トランジスタ用の第一酸化物層とは厚さの異な
る、第二ゲート酸化物層を成長させることを教示してい
る。
号および１９８２年１月２９日出願の米国特許第４５２
５８１１号は、第一ゲート酸化物層を成長させ、その後
電界効果トランジスタ用の第一酸化物層とは厚さの異な
る、第二ゲート酸化物層を成長させることを教示してい
る。
Ｃ６発明が解決しようとする問題点
本発明の目的は、厚さの異なる２つの自己整合埋込酸化
物分離領域を、半導体構造に作成する方法を提供するこ
とであり、この方法では薄い、自己整合埋込分離領域が
、半導体構造に形成されたメモリ・アレイのセル記憶ノ
ードの間に設けられ、厚い、自己整合埋込分離領域が、
同じ半導体構造に配置された周辺回路の素子ないしトラ
ンジスタの間に設けられる。
物分離領域を、半導体構造に作成する方法を提供するこ
とであり、この方法では薄い、自己整合埋込分離領域が
、半導体構造に形成されたメモリ・アレイのセル記憶ノ
ードの間に設けられ、厚い、自己整合埋込分離領域が、
同じ半導体構造に配置された周辺回路の素子ないしトラ
ンジスタの間に設けられる。
Ｄ１問題点を解決するための手段
本発明が教示するところによれば、離隔した第一および
第一二領域を、半導体構造の表面に画定ｉノ、第一領域
−にに保護層を形成し、第−領域登保護層によって保護
する際に、第二領域内に第一・絶縁層を形成し、第一領
域から保護層製除去し、かつ第一領域内に第二絶縁層を
形成するＩ−程からなる、厚さの異なる２つの自己整合
埋込酸化物分離領域を作成する方法が得られる。
第一二領域を、半導体構造の表面に画定ｉノ、第一領域
−にに保護層を形成し、第−領域登保護層によって保護
する際に、第二領域内に第一・絶縁層を形成し、第一領
域から保護層製除去し、かつ第一領域内に第二絶縁層を
形成するＩ−程からなる、厚さの異なる２つの自己整合
埋込酸化物分離領域を作成する方法が得られる。
本発明の−に記およびその他の目的、特徴ならびに利点
は、以下の説明、特に添付図面に示す本発明の好ましい
実施例に関する説明より、明らかとなろう。
は、以下の説明、特に添付図面に示す本発明の好ましい
実施例に関する説明より、明らかとなろう。
Ｅ、実施例
図面をより詳細に参照すると、第１図に＋ｊ ！ｌ’＝
導体構造を製造する初期の段階で、本発明の方法にした
がって作成された半導体構造の断面図が示されている。
導体構造を製造する初期の段階で、本発明の方法にした
がって作成された半導体構造の断面図が示されている。
構造はシリコン製で、Ｉ）型の導電性を有することが好
ましい半導体基板１０を包含している。二酸化シリコン
の薄層１２を基板１０」−に成長させ、チツ化シリコン
の層１４を二酸化シリコン層１２上に、公知の低圧化学
蒸着法であることが好ましい、公知の手法によって付着
させる。
ましい半導体基板１０を包含している。二酸化シリコン
の薄層１２を基板１０」−に成長させ、チツ化シリコン
の層１４を二酸化シリコン層１２上に、公知の低圧化学
蒸着法であることが好ましい、公知の手法によって付着
させる。
周知の埋込酸化物（ＲｏＸ）マスク髪フォトレジスト層
（図示せず）上に配置し、適当なエツチング剤を用いて
、二酸化シリコン層１２およびチツ化シリコン層１４に
第一および第二開口１６およびＪ８を形成する。酸化マ
グネシウムその他の適切な耐酸化性材料の層を、チツ化
シリコン層１４」二、ならびに開口１６および１８中に
付着させる。
（図示せず）上に配置し、適当なエツチング剤を用いて
、二酸化シリコン層１２およびチツ化シリコン層１４に
第一および第二開口１６およびＪ８を形成する。酸化マ
グネシウムその他の適切な耐酸化性材料の層を、チツ化
シリコン層１４」二、ならびに開口１６および１８中に
付着させる。
次いで、ブロック・マスク（図示せず）を使用して、第
１図に示すように、開口１８の上、およびその内部に酸
化マグネシウム（ＭｇＯ）のセグメント２０を形成する
。ホウ素（Ｂ）イオンを開口１６を介して基板１０内に
インプラントし、周辺素子用のＰ十電界領域２２を形成
する。しかしながら、必要に応じ、ホウ素（Ｂ）をイン
プラントしてから、開口１６および１８を介して酸化マ
グネシウムを付着させ、周辺回路およびメモリ・アレイ
回路の両方を同時に形成してもかまわない。
１図に示すように、開口１８の上、およびその内部に酸
化マグネシウム（ＭｇＯ）のセグメント２０を形成する
。ホウ素（Ｂ）イオンを開口１６を介して基板１０内に
インプラントし、周辺素子用のＰ十電界領域２２を形成
する。しかしながら、必要に応じ、ホウ素（Ｂ）をイン
プラントしてから、開口１６および１８を介して酸化マ
グネシウムを付着させ、周辺回路およびメモリ・アレイ
回路の両方を同時に形成してもかまわない。
次に、第−埋込酸化物（ＲＯＸ）層２４を第２図に示す
ように、公知の熱酸化手法によって、電界領域２４上の
開口１６内に成長させる。第−埋込酸化物層２４の厚さ
は、たとえば、０．３μｍである。シュウ酸などの適切
な公知のエツチング剤を使用して、酸化マグネシウム・
セグメント２０を除去し、次いで、第３図に示すように
、厚い埋込酸化物層２４で保護されている周辺回路の電
界領域２２に影響をおよぼさずに、開口１８を介して基
板１０内にホウ素（Ｂ）イオンをインプラントすること
によって、基板１０の表面に、メモリ・アレイ回路用の
浅い■）十電界領域２６を形成する。
ように、公知の熱酸化手法によって、電界領域２４上の
開口１６内に成長させる。第−埋込酸化物層２４の厚さ
は、たとえば、０．３μｍである。シュウ酸などの適切
な公知のエツチング剤を使用して、酸化マグネシウム・
セグメント２０を除去し、次いで、第３図に示すように
、厚い埋込酸化物層２４で保護されている周辺回路の電
界領域２２に影響をおよぼさずに、開口１８を介して基
板１０内にホウ素（Ｂ）イオンをインプラントすること
によって、基板１０の表面に、メモリ・アレイ回路用の
浅い■）十電界領域２６を形成する。
第４図に示すように、熱酸化「法によって、第二埋込酸
化物層２８を電界領域２６−ｆ：、の開１１１８内に成
長させる。第二埋込酸化物層の厚さは、たとえば、０．
１μｍｎである。留意しなければならないのは、この後
者の熱酸化物工程が薄い埋込酸化物層２８の形成中に、
周辺素子の埋込酸化物層２４の厚さを若干増加させて、
この層に必要な厚さにするということである。チツ化シ
リコン層１４の他の部分を、適切な公知のエツチング剤
を使用して除去し、第４図に示す構造を得る。
化物層２８を電界領域２６−ｆ：、の開１１１８内に成
長させる。第二埋込酸化物層の厚さは、たとえば、０．
１μｍｎである。留意しなければならないのは、この後
者の熱酸化物工程が薄い埋込酸化物層２８の形成中に、
周辺素子の埋込酸化物層２４の厚さを若干増加させて、
この層に必要な厚さにするということである。チツ化シ
リコン層１４の他の部分を、適切な公知のエツチング剤
を使用して除去し、第４図に示す構造を得る。
しかしながら、留意しなければならないのは、必要に応
じ、電界領域２２および２６が同一導電性であってもか
まわないし、また対向する導電性であってもかまわない
ということである。後者の場合、たとえば、基板１０の
導電性がＰ型またはＮ型である相補型金属酸化膜半導体
（ＣＭＯ８）技術で必要とされるように、領域２６が開
［」１８を介してリン・イオンをインプラントして形成
されるＰ十領域で、酸域２２がＮ十領域であってもかま
わない。
じ、電界領域２２および２６が同一導電性であってもか
まわないし、また対向する導電性であってもかまわない
ということである。後者の場合、たとえば、基板１０の
導電性がＰ型またはＮ型である相補型金属酸化膜半導体
（ＣＭＯ８）技術で必要とされるように、領域２６が開
［」１８を介してリン・イオンをインプラントして形成
されるＰ十領域で、酸域２２がＮ十領域であってもかま
わない。
第５図に示すように、それぞれがソースおよびドレン領
域３４ならびに制御ゲート３６、およびドープされたポ
リシリコン製であってもかまわない導電性相互接続ライ
ン３８を有しているトランジスタ３２などの素子ないし
トランジスタを包含する周辺回路３０は、分離のために
必要な厚い埋込酸化物層２４を利用し、またそれぞれが
ビット／センス・ライン４２、記憶コンデンサ４ ／Ｉ
、Ｇよび制御ゲート４６を、こＪｃもドープされたポ
リシリコン製であってもかまわない電界フィール１−な
いし電圧バイアス極板−７］８と共に有する、公知の一
素子セル４０は１分離のために薄い埋込酸化物層２８を
利用する。
域３４ならびに制御ゲート３６、およびドープされたポ
リシリコン製であってもかまわない導電性相互接続ライ
ン３８を有しているトランジスタ３２などの素子ないし
トランジスタを包含する周辺回路３０は、分離のために
必要な厚い埋込酸化物層２４を利用し、またそれぞれが
ビット／センス・ライン４２、記憶コンデンサ４ ／Ｉ
、Ｇよび制御ゲート４６を、こＪｃもドープされたポ
リシリコン製であってもかまわない電界フィール１−な
いし電圧バイアス極板−７］８と共に有する、公知の一
素子セル４０は１分離のために薄い埋込酸化物層２８を
利用する。
それ故、異なる厚さの自己整合埋込酸化物分離領域が、
共通の半導体基板」−に与えられ、この場合分離領域の
一方の厚さを、周辺回路索ｒ・に最適なものとし、また
メモリ・セル回路などの他の回路に、これらの回路の機
能を果たすのに最適な薄い分離領域を設けられることが
理解できる。したがって、周辺回路の作動に悪影響を４
えずに、メモリ・セルの密度を大幅に増加させることが
できる。
共通の半導体基板」−に与えられ、この場合分離領域の
一方の厚さを、周辺回路索ｒ・に最適なものとし、また
メモリ・セル回路などの他の回路に、これらの回路の機
能を果たすのに最適な薄い分離領域を設けられることが
理解できる。したがって、周辺回路の作動に悪影響を４
えずに、メモリ・セルの密度を大幅に増加させることが
できる。
本発明の第二の実施例にしたがった方法を、第６図、第
７図および第８図に示す。この第二実施例において、半
導体基板１０を酸化シリコン１２、チッ化シリコン１４
および酸化マグネシウム５０の連続した層で覆ってから
、埋込酸化物マスクを使用して、酸化マグネシウム層５
０に開１１ ］ ６および１８を形成する。次いで７フ
ォトレジスト層層を酸化マタネシウ１１層５０の上、な
らびに開［１１６および１８の中に付着させる。ブロッ
ク・マスクを使用して、フォトレジスト層のセグメント
５２を、第６図に示すように、開口１８の１−１および
内部に形成する。開［１１６内のチツ化シリコン層１４
をエツチングによって除去し、ホウ素（１３）イオンを
開「１１６を介して基板１０中へインブラン１〜し、周
辺素子の電界領域２２を形成する。フ第１−レジス１〜
・セグメント５２を除去し、第−埋込酸化物層２４を開
［１１６内に成長させ、周辺回路の分離領域を設け、一
方メモリ・アレイに使用するｊ、（ｉ ＋１ｊの表面を
チツ化シリコン層１４によって保謙する。メモリ・アレ
イの電界領域を設けるために、開口１Ｂ内のチツ化シリ
コン層１４をエツチングによって除去し、ホウ素（Ｂ）
イオンを基板１０の表面中に、開口１８を介してインブ
ラン１−する。次いで、第４図に示すように、薄い埋込
酸化物層２８を、第１同−第５図に示した第一方法に関
してＩ−述したのと同様な態様で、成長させる。チツ化
シリコンおよび酸化マグネシウムの層１４および５０の
それぞれの残余部分を除去したのち、第４図に示したも
のと同様な構造を得るが、この構造には第５図に関して
上述したような、周辺回路およびメモリ・アレイ回路が
構成されている。
７図および第８図に示す。この第二実施例において、半
導体基板１０を酸化シリコン１２、チッ化シリコン１４
および酸化マグネシウム５０の連続した層で覆ってから
、埋込酸化物マスクを使用して、酸化マグネシウム層５
０に開１１ ］ ６および１８を形成する。次いで７フ
ォトレジスト層層を酸化マタネシウ１１層５０の上、な
らびに開［１１６および１８の中に付着させる。ブロッ
ク・マスクを使用して、フォトレジスト層のセグメント
５２を、第６図に示すように、開口１８の１−１および
内部に形成する。開［１１６内のチツ化シリコン層１４
をエツチングによって除去し、ホウ素（１３）イオンを
開「１１６を介して基板１０中へインブラン１〜し、周
辺素子の電界領域２２を形成する。フ第１−レジス１〜
・セグメント５２を除去し、第−埋込酸化物層２４を開
［１１６内に成長させ、周辺回路の分離領域を設け、一
方メモリ・アレイに使用するｊ、（ｉ ＋１ｊの表面を
チツ化シリコン層１４によって保謙する。メモリ・アレ
イの電界領域を設けるために、開口１Ｂ内のチツ化シリ
コン層１４をエツチングによって除去し、ホウ素（Ｂ）
イオンを基板１０の表面中に、開口１８を介してインブ
ラン１−する。次いで、第４図に示すように、薄い埋込
酸化物層２８を、第１同−第５図に示した第一方法に関
してＩ−述したのと同様な態様で、成長させる。チツ化
シリコンおよび酸化マグネシウムの層１４および５０の
それぞれの残余部分を除去したのち、第４図に示したも
のと同様な構造を得るが、この構造には第５図に関して
上述したような、周辺回路およびメモリ・アレイ回路が
構成されている。
本発明の第三の実施例にしたがった方法を、第９図に示
す。第９図に示すように、開口１６および１８を第一チ
ツ化シリコン層１４に形成する。
す。第９図に示すように、開口１６および１８を第一チ
ツ化シリコン層１４に形成する。
次いで、化学蒸着した酸化シリコン層５２をチツ化シリ
コン層１４の表面に付着させ、その後このチツ化シリコ
ン層］４にチツ化シリコンの第二の層を付着させる。ブ
ロック・マスクおよび適切なエツチング剤を使用して、
チツ化シリコンの第二層のセグメント５４を設け、開口
１８を保護し、同時に、周辺回路の電界領域２２ならび
に厚い第一の埋込酸化物層を形成する。チツ化シリコン
・セグメント５４を除去したのち、第１同−第５図に示
した方法に関連して上述したようにして、電光領域と薄
い埋込酸化物層を形成してもよい。
コン層１４の表面に付着させ、その後このチツ化シリコ
ン層］４にチツ化シリコンの第二の層を付着させる。ブ
ロック・マスクおよび適切なエツチング剤を使用して、
チツ化シリコンの第二層のセグメント５４を設け、開口
１８を保護し、同時に、周辺回路の電界領域２２ならび
に厚い第一の埋込酸化物層を形成する。チツ化シリコン
・セグメント５４を除去したのち、第１同−第５図に示
した方法に関連して上述したようにして、電光領域と薄
い埋込酸化物層を形成してもよい。
留、萄しな１−＋ればならないのは、本発明を使用する
ことにより、第二の薄い埋込酸化物層２８を厚さを、第
一の厚い埋込酸化物層２４の厚さの約３分の１にするこ
ともできることである。バーズ・ピークが成長した埋込
酸化物（ＲＯＸ、）の厚さに比例するので、分離面積の
削減は典型的な埋込酸化物工程において、エツジあたり
約０．２５ないし０．４０μｍとなる。それ故、−素子
動的ランダム・アクセス・メモリ・セルの場合、薄い埋
込酸化物層は所定のメモリ・セル面積に対し、記憶セル
のキャパシタンスに１／３の増加をもたらす、すなわち
メモリ・アレイの面積を大幅に減少させることができる
。
ことにより、第二の薄い埋込酸化物層２８を厚さを、第
一の厚い埋込酸化物層２４の厚さの約３分の１にするこ
ともできることである。バーズ・ピークが成長した埋込
酸化物（ＲＯＸ、）の厚さに比例するので、分離面積の
削減は典型的な埋込酸化物工程において、エツジあたり
約０．２５ないし０．４０μｍとなる。それ故、−素子
動的ランダム・アクセス・メモリ・セルの場合、薄い埋
込酸化物層は所定のメモリ・セル面積に対し、記憶セル
のキャパシタンスに１／３の増加をもたらす、すなわち
メモリ・アレイの面積を大幅に減少させることができる
。
以−にのとおり、共通の半導体基板」二に、独立した分
離厚さと電界ドーピング濃度を有する自己整合埋込酸化
物領域を製造し、半導体基板の表面積の有効使用ができ
るようにする、方法が説明された。
離厚さと電界ドーピング濃度を有する自己整合埋込酸化
物領域を製造し、半導体基板の表面積の有効使用ができ
るようにする、方法が説明された。
上述の実施例において、特定の材料を用いたが、他の公
知の材料、たとえは、ヒ素をインブラン１〜して形成さ
れたＮ十電界領域を有するＮ型゛ＩＬ、導体基板を、本
発明方法を実施するにあたー）で使用できることを理解
されたい。また、他の耐酸化物質、たとえば五酸化タン
タルＴ” Ａ ２０５を酸化マグネシウムまたはチッ化
シリコンの代わりに用いてもがまわない。
知の材料、たとえは、ヒ素をインブラン１〜して形成さ
れたＮ十電界領域を有するＮ型゛ＩＬ、導体基板を、本
発明方法を実施するにあたー）で使用できることを理解
されたい。また、他の耐酸化物質、たとえば五酸化タン
タルＴ” Ａ ２０５を酸化マグネシウムまたはチッ化
シリコンの代わりに用いてもがまわない。
Ｆ０発明の効果
以−１−のように、本発明によれは、半導体構造に厚さ
が異なる２つの自己整合埋込酸化物領域を作成する方法
か与えられる。すなわち、この方法においては、薄い自
己整合埋込酸化物分離領域が、半導体基板に形成された
メモリ・アレイのセル記憶ノードの間に与えられ、また
厚い自己整合埋込酸化物分離領域が、同じ半導体基板に
配置された周辺回路の素子またはトランジスタの間に与
えられる。
が異なる２つの自己整合埋込酸化物領域を作成する方法
か与えられる。すなわち、この方法においては、薄い自
己整合埋込酸化物分離領域が、半導体基板に形成された
メモリ・アレイのセル記憶ノードの間に与えられ、また
厚い自己整合埋込酸化物分離領域が、同じ半導体基板に
配置された周辺回路の素子またはトランジスタの間に与
えられる。
第１図−第５図は、本発明の一実施例の処理中に連続し
た工程で作成された半導体構造の断面図である。 第６図−第８図は、本発明の他の実施例の処理中に連続
した工程で作成された半導体構造の断面図である。 第９図は、本発明のさらに他の実施例の処理中に連続し
た工程で作成された半導体構造の断面図である。 １０・・・・半導体基板、１２・・・・二酸化シリコン
、】４・・・・チツ化シリコン、２０・・・・酸化マグ
ネシウム。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
た工程で作成された半導体構造の断面図である。 第６図−第８図は、本発明の他の実施例の処理中に連続
した工程で作成された半導体構造の断面図である。 第９図は、本発明のさらに他の実施例の処理中に連続し
た工程で作成された半導体構造の断面図である。 １０・・・・半導体基板、１２・・・・二酸化シリコン
、】４・・・・チツ化シリコン、２０・・・・酸化マグ
ネシウム。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (6)
- （１）（ａ）半導体基板の表面に、離隔した第一および
第二領域を画定し、 （ｂ）前記第一領域上に保護層を形成し、 （ｃ）前記第一領域を前記保護層で保護する際に、前記
第二領域内に第一絶縁層を形成し、 （ｄ）前記保護層を前記第一領域から除去し、（ｅ）前
記第一領域内に第二絶縁層を形成する工程を含む、半導
体構造の形成方法。 - （２）前記第一および第二領域の少なくとも一方に、イ
オンをインプラントしてから、それぞれの絶縁層を形成
する工程を含む、特許請求の範囲第（１）項記載の方法
。 - （３）前記第一絶縁層の厚さが前記第二絶縁層の厚さよ
りもかなり厚い、特許請求の範囲第（１）項記載の方法
。 - （４）前記保護層が酸化マグネシウムである、特許請求
の範囲第（１）項記載の方法。 - （５）前記保護層がチツ化シリコンである、特許請求の
範囲第（１）項記載の方法。 - （６）前記半導体基板がＰ型導電性を有するシリコン製
であり、前記イオンがホウ素イオンである、特許請求の
範囲第（２）項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/793,509 US4675982A (en) | 1985-10-31 | 1985-10-31 | Method of making self-aligned recessed oxide isolation regions |
| US793509 | 1985-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62105444A true JPS62105444A (ja) | 1987-05-15 |
Family
ID=25160075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193001A Pending JPS62105444A (ja) | 1985-10-31 | 1986-08-20 | 半導体構造の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4675982A (ja) |
| EP (1) | EP0223986B1 (ja) |
| JP (1) | JPS62105444A (ja) |
| DE (1) | DE3686132D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182958A (ja) * | 1991-02-25 | 1993-07-23 | Nikon Corp | 半導体装置及びその製造方法 |
Families Citing this family (13)
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|---|---|---|---|---|
| JPS63153A (ja) * | 1986-05-26 | 1988-01-05 | Fujitsu Ltd | 電荷転送装置 |
| US5061654A (en) * | 1987-07-01 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having oxide regions with different thickness |
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
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| JPH08222710A (ja) | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| KR0183730B1 (ko) * | 1995-08-24 | 1999-04-15 | 김광호 | 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 |
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-
1985
- 1985-10-31 US US06/793,509 patent/US4675982A/en not_active Expired - Fee Related
-
1986
- 1986-08-20 JP JP61193001A patent/JPS62105444A/ja active Pending
- 1986-10-07 DE DE8686113864T patent/DE3686132D1/de not_active Expired - Lifetime
- 1986-10-07 EP EP86113864A patent/EP0223986B1/en not_active Expired
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3686132D1 (de) | 1992-08-27 |
| US4675982A (en) | 1987-06-30 |
| EP0223986A2 (en) | 1987-06-03 |
| EP0223986B1 (en) | 1992-07-22 |
| EP0223986A3 (en) | 1990-11-07 |
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