JPS6181653A - 半導体装置の自己整合誘電体分離方法 - Google Patents

半導体装置の自己整合誘電体分離方法

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JPS6181653A
JPS6181653A JP59203201A JP20320184A JPS6181653A JP S6181653 A JPS6181653 A JP S6181653A JP 59203201 A JP59203201 A JP 59203201A JP 20320184 A JP20320184 A JP 20320184A JP S6181653 A JPS6181653 A JP S6181653A
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oxide film
silicon oxide
nitride film
etching
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潤三 清水
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の自己整合誘電体分離方法に関す
る。
（従来の技術） 従来、パイボージ型トラ／ジスタ（以下トランジスタと
略す）ｔ−絶縁分離する方法として誘電体分離法が行な
われている。この方法は種々雑多あるが、一般的な方法
として以下に説明するものがある。
第３図（ａ）、　ｌｂ）は従来の半導体装置の誘電体分
離方法の一例を説明するための工程順に示しだ断面図で
ある。
まず、第３図（ａ）に示すように１置方位（１００）の
ｐＷシリーン基板１１にｎ＋型埋込みコレクタ１２を設
け、その上にｎ−型エピタキシャル層１３を設け、次に
、シリコン窒化膜１４を選択的に形成する。このシリコ
ン窒化膜１４をマスクとしてｓｎ−ｍエピタキシャル層
１３を１例えばＫＯＨ（水素化カリウム）あるいはＮｚ
Ｈｚ（ヒドラジン）等のアルカリ溶液によシ任意の深さ
エツチング除去する。
次に、第３図（ｂ）に示すように、被エツチング部をシ
リコン窒化膜１４をマスクとして酸化し、表面が平坦に
なるようにする。このように素子間分離が行なわれる一
方、ペース領域及びコレクタコンタクト領域の分離も同
時に行なわれる。
しかし、この方法を用いると、第４図（ａ）、　（ｂ）
に示すようにペース領域及びコレクタコンタクト領域の
分離距離りが分離溝深さＤの、ｌＹ倍以内、つま、Ｄ　
Ｌ＜：、／’−丁りの距離になると、シリコン酸化膜２
５ｂの形状が平坦にならなくなシ、電極配線の段切れの
原因になる。また、急峻々被エツチング部を酸化するこ
とによシ、結晶欠陥を誘発する原因にもなシ微細化が進
むにつれ好ましいものではなかった。
一方、微細化が進むと米国特許第３．９６６．５７７号
、第４，１０４，０８６号および第４．３１８．７５１
号に例示されているよりなＵ溝誘電体分離（トレンチア
イソレージラン）法が有効である。
第５図（ａ）〜（Ｃ）は従来のＵＩ＃誘電体分離法を説
明するための工程順に示した断面図である。
まず、第５図（ａ）に示すように、ｐ型シリコン基板３
１にｎ＋型埋込みコレクタ３２を設け、この上にｎ−型
エピタキシャル層３３を設け、この上にシリコン窒化膜
３４を成長する。次に１シリコン窒化膜３４を７オトレ
ジスト３６を用いてパターンニングする。これをマスク
にしてｎ−型エピタキシャル層３３．埋込みコレクタ３
２を順次、反応性イオンエツチング（以下几ＩＥと記す
）によシエッチング除去し、絶縁分離溝を形成する。
次に、第５図（ｂ）に示すように、ペース領域及びコレ
クタコンタクト領域分離用に新しくフォトレジスト３６
′を設け、シリコン窒化膜３４ｎ−型エピタキシャル層
３３をエツチング除去する。しかる後、フォトレジスト
３６′を除去する。
次に、第５図ｔｃ）に示すように、上記エツチングで形
成された閑さの異なる分離溝を、例えば低圧化学的気相
成長法（ＬＰＣＶＤ）によるシリコン酸化膜３５ａ、３
５ｂによ）埋め戻し、更にフォトレジスト等を用いて表
面を平坦化する。
このようにして形成された誘電体分離法は、素子間分離
ト、ペース領域、コレクタコンタクト領域の分離の深さ
を異なって形成でき、かつ微細化した方法と考えられる
。
（発明が解決しようとする問題点） しかしながら、上記の方法において、最も大きな問題点
として、２つの異なる分離溝が自己整合性が全くなく、
個々別々の工程において形成されるということであシ、
このことによって、整合許容誤差という余分なスペース
が必要とされる。従って、少なくとも２つの異なる膜厚
の誘電体分離層を形成するに当シ、以下の条件を満たす
プロセスに対する必要性が存続する。つまシ、第１に、
微細化が可能である。第２に、結晶欠陥を誘発させない
。第３に、自己整合性がある。そして第４に表面が平坦
である。
以上のような条件を満たす必要があるが、従来の方法で
はこれらの条件を満たすことが困難であるという問題が
あった。
本発明の目的は、少なくとも２つの異なる膜厚の誘電体
分離層を形成するに当り、微細化が可能であシ、結晶欠
陥を誘発せず、自己整合性を有しかつ表面が平坦である
という条件を満たすことのできる半導体装置の自己整合
誘電体分離方法を提供することにある。
（問題点を解決するための手段） 本発明の半導体装置の自己整合誘電体分離方法は、−導
電型半導体基板の一主面に反対導電型半導体層、耐酸化
性マスク層、不純物ドープ多結晶シリコンＬ　ｅエツチ
ング性マスク層、シリコン酸化膜を順次積層する工程と
、誘電体分離領域となる領域の前記シリコン酸化膜、耐
エッチイグ性マスク層、不純物ドープ多結晶シリコン層
を選択除去する工程と、非ドープ多結晶シリコン層を被
着して熱処理する工程と、前記シリコン酸化膜上及び素
子間分離領域上の前記非ドープ多結晶シリコン層及び耐
酸化性マスクを選択除去する工程と、露出した前記半導
体層の少くとも一部分、前記シリコン酸化膜、露出して
いる非ドープ多結晶シリコン層及びドープ多結晶シリコ
ン層を除去する工程と、前記耐エツチング性マスク層を
マスクにして前記耐酸化性マスク層を選択除去する工程
と、残留している前記耐酸化性マスク層をマスクとして
前記誘電体分離領域に誘電体を形成する工程とを含んで
構成される。
（実施例） 次に、本発明の実施例について図面を用いて説明する。
゛第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明
するための工程層に示した断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板４
１に層抵抗１０Ω／口〜５０Ω／口の深さ１．０μｍ〜
ｚＯμｍのｎ型埋込みコレクタ４２を形成し、その上に
比抵抗０．５Ωｃｍ−２，０Ωｃｍ。
厚さ１．０μｍ　％　２．０μｍのｎ−型エピタキシャ
ル層４３を成長する。次に、緩衝用シリコン酸化膜（図
示せず）を醗化成長する。次に、第１のシリコン窒化膜
４４を１０００人〜２０００人の厚さＫ。
ｌ　Ｑ　”　Ｃｍ−”以上の高濃度ホウ素添加多結晶シ
リコン層４７ａを１０００人〜５０００人の厚さく更に
第２のシリコン窒化膜４８を１０００人〜２０００人の
厚さに、そして最後にシリコン酸化膜４９を１０００人
〜５０００人の厚さに順次化学的気相成長法によシ成長
させる。
次に、第１図（ｂ）に示すように、フォトレジスト４６
をマスクにして、素子間分離領域、及びベースーコレレ
タコンタクト分離領域に相当する領域のシリコン酸化膜
４９．第２のシリコン窒化膜４８、高濃度ホウ素添加多
結晶シリコン層４７ａを順次几ＩＥ（反応性イオンエツ
チング装置）によりエツチング除去する。
次に、第１図（Ｃ）に示すように、フォトレジスト４６
を剥離した後、更に無添加多結晶シリコン層４７ｂを、
１０００λ〜２０００人の厚さに成長し、引続き９００
℃〜１０００℃の温度で熱処理を施こすことにより、高
濃度ホウ素添加多結晶シリコン層４７ａを拡散源として
、ホウ素を無添加多結晶シリコン層４７ｂの一部に拡散
させる。ここで重要なことは、ベース−コレクタコンタ
クト分離領域に十分高Ｓ度（１０１８ｃｍ−３以上）の
ホウ素が拡散するようにする。この時、注意しなければ
ならないのは、該ベースーコレクタコンタクト分ａ距離
に応じて、シリコン酸化膜４９の膜厚を増減させ、第２
のシリコン窒化膜４８上の無添加多結晶シリコン層４７
ｂへの大幅なホウ素の廻）込みを極力抑えることである
。
次に、第１図（ｄ）　Ｋ示すように、ＫＯＨあるいはＮ
　２　Ｈｚ等の溶液によ）無添加多結晶シリコン層４７
ｂを選択的にエツチング除去する。
次に、第１図（ｅ）Ｋ示すように、高濃度多結晶シリコ
ン層４７ａ、シリコン酸化膜４９をマスクにして、第１
の７リコン窒化膜４４を熱リン酸あるいは几ＩＥにより
エツチング除去する。
次に、第１図（ｆ）に示すように、緩衝用シリコン酸化
膜（図示せず）、ｎ′″″型エピタキシャル層４３、及
びｎ”　！埋込みコレクタ４２をほぼ貫通する程度（２
，０μｍ〜４．０μｍ）の深さにエツチング除去する。
特にｎ−型エピタキシャル層４３及びｎ　型埋込みコレ
クタ４２はＢＩＥを用いて行なうとよい。この時、ベー
ス−コレクタコンタクト分離領域は、前述の９００℃〜
１ｏｏｏ℃の熱処理によプ横方向へホウ素が拡散してい
ることによｆｉ、ＫＯＨあるいはＮ２Ｈ２等の溶液では
エツチング除去されず残存しないので、その後の第１の
シリコン窒化膜４４のエツチング除去時のマスク材にな
るため、ベース−コレクタコンタクト分離領域の第１の
シリコン窒化膜４４を残存せしめ、かつ、素子間分離領
域のみの第１のシリコン窒化膜４４をエツチング除去す
ることができる。更にｎ−型エピタキシャル層４３及び
ｎ＋型埋込みコレクタ４２をエツチング除去時に、第２
のシリコン窒化膜４８からはみ出している高濃度ホウ素
添加多結晶シリコン層４７ａも同時にエツチング除去さ
れる。従って、その後の第２のシリコン窒化膜４８ｔ−
エツチング除去するとき、ペース−コレクタコンタクト
分離領域及び周辺部の露出した第１のシリコン窒化膜４
４も同時にエツチング除去される。
次に、第１図（ｇｊＫ示すように、残存する第１のシリ
コン窒化膜４４をｉスフとして、ｎ″″凰千ピタキシャ
ル層４３をＲＩＥＫよシエッチング除去する。この時、
素子間分離領域も更にエツチング除去され十分Ｋｐ型シ
リコン基板４１に到達するまで除去される。
次に１第１図（ｈ）　ＩＣ示すように、被エツチング溝
を誘電体、例えばＬＰＣＶＤシリコン酸化膜４５ａ。
４５ｂによって埋め戻して各絶縁分離が完了する。
その後、ベース領域にベースを形成し、続いて公知の方
法でエミッタを形成し、各部は電極配線によシ接続され
完成される。
次に、第２の実施例について説明する。
第２図（ａ）〜（ｄ）は本発明の第２の実施例を説明す
るための工程順に示した断面図である。
この第２の実施例は、本発明をアイソプレーナー　（ｌ
５ｏｐｌａｎａｒ　）　ｇ誘電体分離法に適用したもの
である。この実施例は、第１の実施例と同様に行なうこ
とができるが、シリコン基板をエツチング除去する方法
として、ＫＯＨあるいはＩ’ｈＨｚ等の溶液を用いるた
め、使用シリコン基板は（１００）面のものを使うこと
Ｋなる。その他は、第１の実施例と同様に第１図（６）
の状態迄行なわれる。
次に、第２図（ａ）に示すように、緩衝用シリコン酸化
膜（図示せず）を除去後、ＫＯＨあるいはＮｇＨｚ等の
溶液で該ｎ−型エビタキシャル層４３を任意の深さエツ
チングする。
次に、第２図（ｂ）に示すように、被エツチング部を例
えば、１０００℃の高圧酸化を行ない、エツチング量の
ほぼ２倍の厚さのシリコン酸化膜５５ａを形成する。こ
の時、同時に、第２のシリコン窒化膜４８から露出して
いる高濃度ホウ素添加多結晶シリコ７層４７１部も酸化
される。
次に、第２図（Ｃ）に示すようＫ、高濃度ホウ素添加多
結晶シリコン層４７ａが酸化され変換されたシリコン酸
化膜をエツチング除去し、続いて第１のシリコン窒化膜
１４もエツチング除去する。この時該第２のシリコン窒
化膜４８も同時に除去される。その後、残存する高濃度
ホウ素添加多結晶シＩＪコン層４７ａを除去する。この
時、ベース−コレクタコンタクト分離領域は緩衝用シリ
コン酸化膜（図示せず）Ｋよって被覆されているので、
エツチングされない。
次に、第２図（ｄ）り示すように、残存する第１のシリ
コン窒化ｇ４４ｔマスクドしてベースーコレクタコンタ
クト分離領域ｔ−ｓ、　ｏ　ｏ　ｏλ〜１０，０００人
の厚さに酸化する。以下、従来の方法によってトランジ
スタを形成する。
なお、上記＠１．第２の実施例共、素子間分離領域の溝
を形成した後、チャネルストッパーとして自己整合的に
素子間分離領域の溝部にのみホウ素環ｐ型不純物を注入
できることは明白である。
（発明の効果） 以上説明したように、本発明によれば、簡便な工程で効
果的に自己整合性のある少なくとも２つの異なる膜厚の
誘電体分離層が形成でき、その目的に応じて、厚さ方向
、水平方向の寸法比が自由に規定できるため、微細化、
高集積化を図ることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための工程順に示した断面図、第２図（ａ）〜（ｄ）
は本発明の第２の実施例を説明するための工程順に示し
た断面図、第３図（旬、（ｂ）は従来′の半導体装置の
誘電体分離方法の一例を説明するための工程順に示した
断面図、第４図（ａ）、　（ｂ）はペース−コレクタ分
離領域形成の問題点を説明するための断面図、第５図１
ａ）〜Ｉｃ）は従来のＵ＃ｉｌ誘電体分離法を説明する
ための工程順に示した断面図である。 １１．２１，３１．４１・・・・・・ｐ型シリコン基板
、１２．３２．４２・・・・・・ｎ＋型埋込みコレクタ
、１３．３３．４３・・・・・・ｎ−型エピタキシャル
層、１４．２４，３４．４４・・・・・・シリコン窒化
膜。 １５．２５，３５，４５ａ、４５ｂ、５５ａ。 ５５ｂ・・・・・・シリコン酸化膜、３６．３６’、４
６・・・・・・フォトレジスト％　　４７ａｌ　　４７
ｂ・・・・・・多結晶シリコン層、４ｓ・・・・・・シ
リコン窒化膜。 ￥−１１￥］ 豹２図

Claims (1)

    【特許請求の範囲】
  1. 　一導電量半導体基板の一主面に反対導電型半導体層、
    耐酸化性マスク層、不純物ドープ多結晶シリコン層、耐
    エッチング性マスク層、シリコン酸化膜を順次積層する
    工程と、誘電体分離領域となる領域の前記シリコン酸化
    膜、耐エッチング性マスク層、不純物ドープ多結晶シリ
    コン層を選択除去する工程と、非ドープ多結晶シリコン
    層を被着して熱処理する工程と、前記シリコン酸化膜上
    及び素子間分離領域上の前記非ドープ多結晶シリコン層
    及び耐酸化性マスクを選択除去する工程と、露出した前
    記半導体層の少くとも一部分、前記シリコン酸化膜、露
    出している非ドープ多結晶シリコン層及びドープ多結晶
    シリコン層を除去する工程と、前記耐エッチング性マス
    ク層をマスクにして前記耐酸化性マスク層を選択除去す
    る工程と、残留している前記耐酸化性マスク層をマスク
    として前記誘電体分離領域に誘電体を形成する工程とを
    含むことを特徴とする半導体装置の自己整合誘電体分離
    方法。
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