JPS5968950A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5968950A JPS5968950A JP17940782A JP17940782A JPS5968950A JP S5968950 A JPS5968950 A JP S5968950A JP 17940782 A JP17940782 A JP 17940782A JP 17940782 A JP17940782 A JP 17940782A JP S5968950 A JPS5968950 A JP S5968950A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に半導体基板
表面の平坦化に関するもので、半導体集積回路の高密度
、高集積化を図るＬＳＩ製造技術分野に利用出来るもの
である。
表面の平坦化に関するもので、半導体集積回路の高密度
、高集積化を図るＬＳＩ製造技術分野に利用出来るもの
である。
従来例の構成とその問題点
半導体集積回路の高密度、高集積化に伴ない微細化全図
る目的で、マスク寸法に対する転写精度の向上及び金属
配線層の断線全階ぐため基板表面の平坦化を行なうこと
が要求さｆしている。従来第１図に示すように、まず乙
においてシリコン基板１上にシリコン酸化膜２（約６０
００人）、ＰＳＧ膜（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
Ｇｂｓｓ ） ３ （約３０００人）全レジストマス
ク（図示していない）を用いて反応性スパッタエツチン
グ法等の異方性ドライエツチング方式で開口部を設ける
。次に多結晶シリコン膜４全開口部段差とほぼ同等の約
８０００への膜厚に堆積する。
る目的で、マスク寸法に対する転写精度の向上及び金属
配線層の断線全階ぐため基板表面の平坦化を行なうこと
が要求さｆしている。従来第１図に示すように、まず乙
においてシリコン基板１上にシリコン酸化膜２（約６０
００人）、ＰＳＧ膜（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
Ｇｂｓｓ ） ３ （約３０００人）全レジストマス
ク（図示していない）を用いて反応性スパッタエツチン
グ法等の異方性ドライエツチング方式で開口部を設ける
。次に多結晶シリコン膜４全開口部段差とほぼ同等の約
８０００への膜厚に堆積する。
次に１００Ｑ℃程度の高温熱処理を施し、ＰＳＣＳＣ上
の多結晶シリコン膜４に燐を拡散する。次に弗酸、硝酸
、酢酸の混合液を用いて多結晶シリコン膜４全エツチン
グすると、燐が拡散さｎた多結晶シリコンは拡散さｎて
いない多結晶シリコンよυ数十倍速いエラチングレート
ラ有し、ｂに示すように開口部に選択的に拡散さｎてい
ない多結晶シリコン４が残存し、絶縁膜２，３の逆パタ
ーンが形成さｎｌかつ表面段差がほとんどすくする。
の多結晶シリコン膜４に燐を拡散する。次に弗酸、硝酸
、酢酸の混合液を用いて多結晶シリコン膜４全エツチン
グすると、燐が拡散さｎた多結晶シリコンは拡散さｎて
いない多結晶シリコンよυ数十倍速いエラチングレート
ラ有し、ｂに示すように開口部に選択的に拡散さｎてい
ない多結晶シリコン４が残存し、絶縁膜２，３の逆パタ
ーンが形成さｎｌかつ表面段差がほとんどすくする。
しかしこの方法では、ＰＳＧ膜の開口部側面に接する多
結晶シリコン膜にも燐は拡散し、開口部寸法が狭く、Ｐ
ＳＧ膜が厚くなる程開口部内の多結晶シリコン膜に燐が
拡散さ几易＜すり、エツチングで除去される部分が多く
なる。このことは段差部が犬さくかつ、微細なパターン
形成が困難となり、高密度、高集積化のＩＣ製造が容易
でない事を示している。
結晶シリコン膜にも燐は拡散し、開口部寸法が狭く、Ｐ
ＳＧ膜が厚くなる程開口部内の多結晶シリコン膜に燐が
拡散さ几易＜すり、エツチングで除去される部分が多く
なる。このことは段差部が犬さくかつ、微細なパターン
形成が困難となり、高密度、高集積化のＩＣ製造が容易
でない事を示している。
発明の目的
本発明は微細化に適した半導体装置の製造方法であり、
特に絶縁物の逆パターン全自己整合的に導体物で形成し
、かつ基板表面の平坦化を図ることを目的とする。
特に絶縁物の逆パターン全自己整合的に導体物で形成し
、かつ基板表面の平坦化を図ることを目的とする。
発明の構成
本発明は上記従来例の種々の問題点を解決するための方
法を提供するもので、その基本的構成は多結晶シリコン
膜の不純物導入部のエツチングレートの速いことを利用
して選択的にその部分全エツチングしてパターン形成す
るものである。
法を提供するもので、その基本的構成は多結晶シリコン
膜の不純物導入部のエツチングレートの速いことを利用
して選択的にその部分全エツチングしてパターン形成す
るものである。
実施例の説明
以下本発明の一実施例を図面にそって詳細に説明する。
第２図＆の工程においては、半導体基板（以下シリコン
基板と称する）１に絶縁膜２として例えば単結晶半導体
シリコン基板１を１１００℃程度の高温で酸化せしめて
約５０００への厚さに形成する。この上から不純物とし
て例えば燐を含む絶縁膜（以下ｐｓＧ膜と称する）を気
相成長法により壕ず４〜８モル係の燐濃度で１０ｏＯ〜
１００００人の膜厚を、続いて８〜１４モル係程度の燐
濃度で３００〜１０００への薄い膜厚で複数層の構造か
らなるＰＳＧ膜１３を形成する。次に感光性樹脂（図示
していない）を用いてＰＳＧ膜１３およびシリコン酸化
膜２を弗酸と弗化アンモニウム液の混合液でエツチング
して開口部を形成する。
基板と称する）１に絶縁膜２として例えば単結晶半導体
シリコン基板１を１１００℃程度の高温で酸化せしめて
約５０００への厚さに形成する。この上から不純物とし
て例えば燐を含む絶縁膜（以下ｐｓＧ膜と称する）を気
相成長法により壕ず４〜８モル係の燐濃度で１０ｏＯ〜
１００００人の膜厚を、続いて８〜１４モル係程度の燐
濃度で３００〜１０００への薄い膜厚で複数層の構造か
らなるＰＳＧ膜１３を形成する。次に感光性樹脂（図示
していない）を用いてＰＳＧ膜１３およびシリコン酸化
膜２を弗酸と弗化アンモニウム液の混合液でエツチング
して開口部を形成する。
次に基板表面より全面に多結晶シリコン膜１４を気相成
長法等により開口部の段差とほぼ同等の膜さに堆積せし
める。次にこの基板′（ｉ″１０ｏＯ℃〜１１０ｏ℃の
温度で熱処理せしめると、ＰＳＧ膜１膜上３上結晶シリ
コン膜１４に燐が拡散さｎ、開口部内の多結晶シリコン
膜には拡散さ才ｔない。
長法等により開口部の段差とほぼ同等の膜さに堆積せし
める。次にこの基板′（ｉ″１０ｏＯ℃〜１１０ｏ℃の
温度で熱処理せしめると、ＰＳＧ膜１膜上３上結晶シリ
コン膜１４に燐が拡散さｎ、開口部内の多結晶シリコン
膜には拡散さ才ｔない。
ここで熱処理はＰＳＧ膜１膜上３上結晶シリコン膜に完
全に燐が拡散さｎるまで行なう。
全に燐が拡散さｎるまで行なう。
ｂの工程において、多結晶シリコン膜のエツチングであ
るが、この場合湿式エツチング方法として、弗酸、硝酸
、酸酢の混合液を用いると燐の拡散さ几た多結晶シリコ
ン膜が拡散さｎていない多結晶シリコン膜より数十倍速
くエツチングさ几る。
るが、この場合湿式エツチング方法として、弗酸、硝酸
、酸酢の混合液を用いると燐の拡散さ几た多結晶シリコ
ン膜が拡散さｎていない多結晶シリコン膜より数十倍速
くエツチングさ几る。
又ドライエツチング方式として、ＣＦ４ガスを用いてプ
ラズマ中でエツチングすると拡散さｆた多結晶シリコン
膜が数倍速くエツチングさｎる。
ラズマ中でエツチングすると拡散さｆた多結晶シリコン
膜が数倍速くエツチングさｎる。
以上の方法でｐｓｃ膜１膜上３上純物拡散さｎた多結晶
シリコン膜がエツチングさｎた時点でエツチングを停止
すると自己整合的に開口部内に不純物の拡散さ几ていな
い多結晶シリコン膜を残すことができる。
シリコン膜がエツチングさｎた時点でエツチングを停止
すると自己整合的に開口部内に不純物の拡散さ几ていな
い多結晶シリコン膜を残すことができる。
以上のように、ＰＳＧ膜１膜中３中濃度に変化を与え、
表面の非常に薄い層を高濃度にすることによ！１１、Ｐ
ＳＧ膜１３の開口部側面に接する多結晶シリコン膜へは
熱処理復燐が拡散さｎにくく、表面と接する多結晶シリ
コン膜へは短時間で拡散させることができ、かつＰＳＧ
膜の下層の濃度の低いＰＳＧ膜を厚くして側面に接する
多結晶シリコン膜には拡散さｎにくく、多結晶シリコン
膜のエツチング後、露出したＰＳＧ膜を高温熱処理でリ
フローすると（４〜８モルチ燐濃度で、膜厚が５ｏｏｏ
〜１００００人と厚い程流動し易い）ＰＳＧ膜に覆わ几
た他の物質膜上の凸部段差個所全平坦にすることができ
る（第３図）。すなわち、一般に段部においては、感光
性樹脂のパターン寸法均一性が損なわ几転写精度が悪く
なる。又金属等の薄い蒸着膜の配線パターンも段部で断
線を生じることがあるが、第２図すの如く本発明では開
１１部の段部及びＰＳＧ膜のフローを行なうことにより
基板表面全体をほぼ平坦にすることができる為、そのよ
うな断線をなくすことができる。
表面の非常に薄い層を高濃度にすることによ！１１、Ｐ
ＳＧ膜１３の開口部側面に接する多結晶シリコン膜へは
熱処理復燐が拡散さｎにくく、表面と接する多結晶シリ
コン膜へは短時間で拡散させることができ、かつＰＳＧ
膜の下層の濃度の低いＰＳＧ膜を厚くして側面に接する
多結晶シリコン膜には拡散さｎにくく、多結晶シリコン
膜のエツチング後、露出したＰＳＧ膜を高温熱処理でリ
フローすると（４〜８モルチ燐濃度で、膜厚が５ｏｏｏ
〜１００００人と厚い程流動し易い）ＰＳＧ膜に覆わ几
た他の物質膜上の凸部段差個所全平坦にすることができ
る（第３図）。すなわち、一般に段部においては、感光
性樹脂のパターン寸法均一性が損なわ几転写精度が悪く
なる。又金属等の薄い蒸着膜の配線パターンも段部で断
線を生じることがあるが、第２図すの如く本発明では開
１１部の段部及びＰＳＧ膜のフローを行なうことにより
基板表面全体をほぼ平坦にすることができる為、そのよ
うな断線をなくすことができる。
なお上記の実施例でＰＳＧ膜１３およびシリコン酸化膜
２を湿式エツチングで開口部を形成したが、Ｃ２Ｆ６や
ＧＦ４＋Ｈ２等のガスを用いてドライエツチング方式で
エツチングすると、よりサイドエッチングが少すく、か
つ開口部断面が急峻となり、多結晶シリコン膜が埋込１
ｎ、易くなる。このドライエノチンダ方式を用いるとよ
り微細化が可能となる。
２を湿式エツチングで開口部を形成したが、Ｃ２Ｆ６や
ＧＦ４＋Ｈ２等のガスを用いてドライエツチング方式で
エツチングすると、よりサイドエッチングが少すく、か
つ開口部断面が急峻となり、多結晶シリコン膜が埋込１
ｎ、易くなる。このドライエノチンダ方式を用いるとよ
り微細化が可能となる。
又不純物を含む絶縁膜としてＰＳＧ膜を用いたがヒ素を
用いても良く、不純物としてｎ型が好寸しい。又絶縁膜
の凹部上に形成する半導体膜として、多結晶シリコン膜
の他にシリコンのエピタキシャル法によるものや、プラ
ズマあるいはスパッタ蒸着法によるものでも良い。又開
口部内の多結晶シリコン膜に不純物を導入して基板と多
部配線等の導通を目的とする電極部に用いても良い。そ
の他、開口部内の基板露出部が絶縁物であっても良い。
用いても良く、不純物としてｎ型が好寸しい。又絶縁膜
の凹部上に形成する半導体膜として、多結晶シリコン膜
の他にシリコンのエピタキシャル法によるものや、プラ
ズマあるいはスパッタ蒸着法によるものでも良い。又開
口部内の多結晶シリコン膜に不純物を導入して基板と多
部配線等の導通を目的とする電極部に用いても良い。そ
の他、開口部内の基板露出部が絶縁物であっても良い。
以上のように本発明は基板表面を平坦にすることができ
、配線層等の断線が解消さｎ、配線膜厚全薄くしたジ、
配線幅を狭くすることができる。
、配線層等の断線が解消さｎ、配線膜厚全薄くしたジ、
配線幅を狭くすることができる。
このことは半導体装置の高密度、高集積化に好適である
。壕だ絶縁膜中に導体（ここでは多結晶シリコン膜）が
平坦に埋込ま几ている為、さらにし−ザアニール技術等
を用いて単結晶層を形成（−で能動領域を形成すること
が可能である（一般的に絶縁分離構造となる）。
。壕だ絶縁膜中に導体（ここでは多結晶シリコン膜）が
平坦に埋込ま几ている為、さらにし−ザアニール技術等
を用いて単結晶層を形成（−で能動領域を形成すること
が可能である（一般的に絶縁分離構造となる）。
又本発明の方法により導体を埋込んで表面を平坦化した
基板にさらに同一方法を繰り返して複数層の平坦化を行
なうことが可能である（第４図）。
基板にさらに同一方法を繰り返して複数層の平坦化を行
なうことが可能である（第４図）。
このことは導体の膜厚が厚くなり、不純物導入後抵抗を
低くすることができ、デバイスの動作スピードを高めら
几る。
低くすることができ、デバイスの動作スピードを高めら
几る。
発明の効果
以」二のように、本発明を用いることにより平坦な基板
表面が可能となり、微細パターンの寸法均一性が向上°
したり、金属配線等の薄膜の段切ｆ′Ｌを防止すること
ができる。又、絶縁膜パターンの逆パターンを寸法変換
差なしで導体を埋込む為サイドエツチング量等を見込む
必要がなく設計余裕大となる。このように本発明は、プ
ロセス的にも設計的にも利用価値の太合い方法であり、
工業上有益である。
表面が可能となり、微細パターンの寸法均一性が向上°
したり、金属配線等の薄膜の段切ｆ′Ｌを防止すること
ができる。又、絶縁膜パターンの逆パターンを寸法変換
差なしで導体を埋込む為サイドエツチング量等を見込む
必要がなく設計余裕大となる。このように本発明は、プ
ロセス的にも設計的にも利用価値の太合い方法であり、
工業上有益である。
第１図ａ、 ｂは従来の半導体装置の製潰エイ゛１′
断面図、第２図ａ、 ｂは本発明の一実施例の半導体
装置の製造工程断面図、第３図、第４図し、１、本発明
の他の実施例の半導体装置の断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、１３・・・・・・ＰＳＧ膜、１４・・・・・・
ポリシリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２３
３ 第１図 第２図 第３図 第４図 ４
断面図、第２図ａ、 ｂは本発明の一実施例の半導体
装置の製造工程断面図、第３図、第４図し、１、本発明
の他の実施例の半導体装置の断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、１３・・・・・・ＰＳＧ膜、１４・・・・・・
ポリシリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２３
３ 第１図 第２図 第３図 第４図 ４
Claims (1)
- 半導体基板上に複数の不純物濃度層から成り、最」二層
が最も不純物濃度の高い絶縁膜全形成せしめ、所望のパ
ターンに形成する工程と、上記基板上に半導体薄膜を形
成し熱処理後、上記不純物を含む絶縁膜より半導体薄膜
に不純物を拡散する工程と、上記不純物を拡散した半導
体薄膜をエツチングする工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17940782A JPS5968950A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17940782A JPS5968950A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968950A true JPS5968950A (ja) | 1984-04-19 |
| JPH0373137B2 JPH0373137B2 (ja) | 1991-11-20 |
Family
ID=16065323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17940782A Granted JPS5968950A (ja) | 1982-10-12 | 1982-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134848A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 半導体装置の製造方法 |
| JP2006040959A (ja) * | 2004-07-22 | 2006-02-09 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1982
- 1982-10-12 JP JP17940782A patent/JPS5968950A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134848A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 半導体装置の製造方法 |
| JP2006040959A (ja) * | 2004-07-22 | 2006-02-09 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373137B2 (ja) | 1991-11-20 |
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