JPS586135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS586135A JPS586135A JP10415881A JP10415881A JPS586135A JP S586135 A JPS586135 A JP S586135A JP 10415881 A JP10415881 A JP 10415881A JP 10415881 A JP10415881 A JP 10415881A JP S586135 A JPS586135 A JP S586135A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- polysilicon
- semiconductor device
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000000126 substance Substances 0.000 claims abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 3
- 239000013078 crystal Substances 0.000 claims abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 229910052681 coesite Inorganic materials 0.000 claims 1
- 229910052906 cristobalite Inorganic materials 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 229910052682 stishovite Inorganic materials 0.000 claims 1
- 229910052905 tridymite Inorganic materials 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract description 37
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 239000000243 solution Substances 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリングラフィ技術を用いて所定のパターンとし
たフォトレジスト膜をマスクとして使用するとともに、
半導体基板上に形成した半導体。
たフォトレジスト膜をマスクとして使用するとともに、
半導体基板上に形成した半導体。
導体あるいは絶縁膜等の第１の被膜とフォトレジスト膜
との間に第１の被膜とは食刻薬液が異なる第２の被膜を
設け、−この被膜の横方向のエツチングと第１の被膜の
深さ方向のエツチングを交互に行うことにより、第１の
被膜のエツチング断面形状をゆるやかな傾斜をもつ形状
とすることのできる半導体装置の製造方法を提供するも
のである。
との間に第１の被膜とは食刻薬液が異なる第２の被膜を
設け、−この被膜の横方向のエツチングと第１の被膜の
深さ方向のエツチングを交互に行うことにより、第１の
被膜のエツチング断面形状をゆるやかな傾斜をもつ形状
とすることのできる半導体装置の製造方法を提供するも
のである。
以下に第１の被膜がポリシリコン膜であり、第２の被膜
がＣＶ Ｄ ５ｉ０２膜の場合に駆足して述べる。
がＣＶ Ｄ ５ｉ０２膜の場合に駆足して述べる。
４′導体基板上に形成したポリシリコンを所定の形状と
するためのエツチングを行なう場合、従来は希望する厚
さのポリシリコンを半導体基板上に堆積した後、さらに
このポリシリコン表面を７オトレジスト膜で覆い、この
のちフォトレジスト膜に開孔を形成し、この開孔内に露
呈するポリシリコン膜部分を７オトレジスト膜をマスク
としてエツチングする方法が一般的であった。この場合
のポリシリコンのエツチング法としては、弗酸、硝酸、
水の混合液に浸してエツチングを行なういわゆるウェッ
トエツチング法と、真空中にＣＦ４又はＣＦ４に０２
を添加したガスを導入しグロー放電により解離したフッ
素ラジカルをポリシリコンと反応させ、揮発性の高い８
ｉＦ４ を生成することによりエツチングを行なうドラ
イエッチ法とがある。
するためのエツチングを行なう場合、従来は希望する厚
さのポリシリコンを半導体基板上に堆積した後、さらに
このポリシリコン表面を７オトレジスト膜で覆い、この
のちフォトレジスト膜に開孔を形成し、この開孔内に露
呈するポリシリコン膜部分を７オトレジスト膜をマスク
としてエツチングする方法が一般的であった。この場合
のポリシリコンのエツチング法としては、弗酸、硝酸、
水の混合液に浸してエツチングを行なういわゆるウェッ
トエツチング法と、真空中にＣＦ４又はＣＦ４に０２
を添加したガスを導入しグロー放電により解離したフッ
素ラジカルをポリシリコンと反応させ、揮発性の高い８
ｉＦ４ を生成することによりエツチングを行なうドラ
イエッチ法とがある。
ところで、上述したいずれの方法で如何なる条件をもっ
てしても、ポリシリコンのエッチ断面の傾斜角は、直角
からせいぜい４５度程度までである。この為に、後工程
のＣＶＤ膜の被覆工程に於いてポリシリコン開放部のス
テップのところで。
てしても、ポリシリコンのエッチ断面の傾斜角は、直角
からせいぜい４５度程度までである。この為に、後工程
のＣＶＤ膜の被覆工程に於いてポリシリコン開放部のス
テップのところで。
ＣＶＤ膜のオーバーハング被膜が起こる。上記のステッ
プを超えてのびるアルミニウムなどの電極形成時にアル
ミの断線又はアルミ、ポリシリコン間のショート事故が
発生することがあり甚だ好ましくない。
プを超えてのびるアルミニウムなどの電極形成時にアル
ミの断線又はアルミ、ポリシリコン間のショート事故が
発生することがあり甚だ好ましくない。
これを防ぐ方法としてポリシリコン膜によるステップ部
を有する半導体スライス表面側全体にリンを１０パーセ
ント程度含んだＰＳＧ膜を生成し、さらにこのＰＳＧ膜
に熱処理を施してＰＳＧ膜をリフローさせ、ポリシリコ
ン開放部のステップ部分におけるＰＳＧ膜にゆるやがな
傾斜をもたせることによってＣＶＤ膜のオーバーハング
を防いでいるのが実情であった。
を有する半導体スライス表面側全体にリンを１０パーセ
ント程度含んだＰＳＧ膜を生成し、さらにこのＰＳＧ膜
に熱処理を施してＰＳＧ膜をリフローさせ、ポリシリコ
ン開放部のステップ部分におけるＰＳＧ膜にゆるやがな
傾斜をもたせることによってＣＶＤ膜のオーバーハング
を防いでいるのが実情であった。
この方法もまた、開放部の断面の傾斜角を制御すること
はできない。
はできない。
本発明は、以上説明した従来の方法にかわる新しい半導
体装置の製造方法、特に、半導体基板上に形成され、半
導体装置の構成部材となる被膜に断面形状が傾斜状を呈
し、しがも傾斜角が所足の角度に制御された開孔部を形
成することが可能な製造方法を提供するものである。
体装置の製造方法、特に、半導体基板上に形成され、半
導体装置の構成部材となる被膜に断面形状が傾斜状を呈
し、しがも傾斜角が所足の角度に制御された開孔部を形
成することが可能な製造方法を提供するものである。
以下に図面を参照して本発明について説明する。
第１図は、本発明の製造方法を駆使して半導体基板上に
形成した被膜を工、チングしたのちの形状を例示する図
であり、図示するように半導体基板１の１主面を覆う８
ｉ０２膜２の上に形成した被膜たとえばポリシリコン膜
３の開孔部の断面形状が傾斜状となっている。なお４は
ポリシリコン膜３とは食刻薬液の異る被膜、たとえばＣ
ＶＤＳｉＯ２膜である。かかる形状を得ることのできる
本発明の半導体装置の製造方法では、例えば、半導体基
板上に酸化膜を成長させ、この上にポリシリコンを堆積
し、さらにＣＶＤ法によｐＮｓＧ膜を成長させたのちフ
ォトレジスト膜を形成し、次いでホトリングラフィ技術
を用いてフォトレジスト膜に開孔を形成し、このフォト
レジスト膜をマスクとして先づ酸化膜エツチング液によ
５ＮＳＱ膜のエツチングを行なう。次に７オトレジスト
膜とこの直下のＮＡＧ膜をマスクとしてポリシリコンエ
ツチング液によりポリシリコンを適当な時間エツチング
をする。その後引き続いて上記酸化膜とポリシリコンの
エツチングを交互に必要ｆｉｔ！ｌｕｌ数だけ行なう。
形成した被膜を工、チングしたのちの形状を例示する図
であり、図示するように半導体基板１の１主面を覆う８
ｉ０２膜２の上に形成した被膜たとえばポリシリコン膜
３の開孔部の断面形状が傾斜状となっている。なお４は
ポリシリコン膜３とは食刻薬液の異る被膜、たとえばＣ
ＶＤＳｉＯ２膜である。かかる形状を得ることのできる
本発明の半導体装置の製造方法では、例えば、半導体基
板上に酸化膜を成長させ、この上にポリシリコンを堆積
し、さらにＣＶＤ法によｐＮｓＧ膜を成長させたのちフ
ォトレジスト膜を形成し、次いでホトリングラフィ技術
を用いてフォトレジスト膜に開孔を形成し、このフォト
レジスト膜をマスクとして先づ酸化膜エツチング液によ
５ＮＳＱ膜のエツチングを行なう。次に７オトレジスト
膜とこの直下のＮＡＧ膜をマスクとしてポリシリコンエ
ツチング液によりポリシリコンを適当な時間エツチング
をする。その後引き続いて上記酸化膜とポリシリコンの
エツチングを交互に必要ｆｉｔ！ｌｕｌ数だけ行なう。
すなわち本発明の原理とするところは酸化膜のサイドエ
ツチングとポリシリコンの深さ方向のエツチングとの組
み合せを利用したことにある。
ツチングとポリシリコンの深さ方向のエツチングとの組
み合せを利用したことにある。
本発明の一つの実施例を第２図を参照して以下に詳しぐ
述べる。単結晶シリコン基板を出発素材として用いた。
述べる。単結晶シリコン基板を出発素材として用いた。
先ずこのシリコンスライス１の鏡面側に熱酸化膜２を成
長した。次に、リンをドープしたポリシリコン膜３を熱
酸化膜２の上へ６０００人の厚さに成長した。こののち
、シリコンスライス１を４２０’ｅに加熱し、（、ＶＤ
法によってＮＳＧ膜４を２０００人の厚さに蒸着した。
長した。次に、リンをドープしたポリシリコン膜３を熱
酸化膜２の上へ６０００人の厚さに成長した。こののち
、シリコンスライス１を４２０’ｅに加熱し、（、ＶＤ
法によってＮＳＧ膜４を２０００人の厚さに蒸着した。
しかる後にフォトレジスト膜６を形成し、さらにホトリ
ングラフィ技術を用いてレジスト膜６に開孔６を形成し
た〔第２図ａ〕。以上の処理を経たシリコンスライス１
に対して７オトレジスト膜６をマスクとして酸化膜４の
エツチングを行った〔第２図ｂ〕。このときのエツチン
グ時間は液温又はエツチング液組成比によシ異なる。
ングラフィ技術を用いてレジスト膜６に開孔６を形成し
た〔第２図ａ〕。以上の処理を経たシリコンスライス１
に対して７オトレジスト膜６をマスクとして酸化膜４の
エツチングを行った〔第２図ｂ〕。このときのエツチン
グ時間は液温又はエツチング液組成比によシ異なる。
次に７オトレジスト膜６とこの直下のＮＳＧ膜４をマス
クとして例えば弗酸、硝酸、水の比率が５：２００：１
００からなるシリコンエツチング液を用いてポリシリコ
ンをエツチングした〔第２図ａ〕。この時のポリシリコ
ンのエツチング深さは数１００人とする。次に同じフォ
トレジスト膜５をマスクとして更にＮＳＧ膜４に対して
横方向に！１０００人のサイドエッチを施した。次に７
オトレジスト膜６とＮＡＧ膜４をマスクとしてポリシリ
コンエツチング液によりポリシリコン３を深さ方向に数
１００人エツチングした〔第２図ｄ〕。
クとして例えば弗酸、硝酸、水の比率が５：２００：１
００からなるシリコンエツチング液を用いてポリシリコ
ンをエツチングした〔第２図ａ〕。この時のポリシリコ
ンのエツチング深さは数１００人とする。次に同じフォ
トレジスト膜５をマスクとして更にＮＳＧ膜４に対して
横方向に！１０００人のサイドエッチを施した。次に７
オトレジスト膜６とＮＡＧ膜４をマスクとしてポリシリ
コンエツチング液によりポリシリコン３を深さ方向に数
１００人エツチングした〔第２図ｄ〕。
この様なエツチングの繰り返しにより第１図のようにポ
リシリコンロが微視的には階段状に、全体としてはゆる
やかな傾斜状にエツチングされる。
リシリコンロが微視的には階段状に、全体としてはゆる
やかな傾斜状にエツチングされる。
なおｔ傾斜状部分の傾斜角（テーパー角）はポリシリコ
ンの深さ方向へのエツチング量％ＮＳＧ膜のサイドエツ
チング量ならびにこれらのエツチングの繰り返し回数に
より自由に選択できた。
ンの深さ方向へのエツチング量％ＮＳＧ膜のサイドエツ
チング量ならびにこれらのエツチングの繰り返し回数に
より自由に選択できた。
ところで、本発明によって形成されるテーパー化ポリシ
リコンは、ＡＪ電極形成時に発生するＡ！の断ｍＶけＡ
Ａ−ポリシリコン間のショートを防止する為のものだけ
でなく、別の効果が期待できる。
リコンは、ＡＪ電極形成時に発生するＡ！の断ｍＶけＡ
Ａ−ポリシリコン間のショートを防止する為のものだけ
でなく、別の効果が期待できる。
例えばゆるやかな傾斜をもったポリシリコンの開孔部を
通してシリコン基板に不純物の蒸着拡散又はイオン注入
を施すならば不純物の濃度分布は、このポリシリコンの
開孔部の傾斜に沿った濃度分布となり、またジャンクシ
、ン部の断面形状はポリシリコンの開孔部の傾斜に相似
形となる。このことはプラナ−形半導体素子の耐圧のコ
ントロール、ＭＯＳ）ランジスタのしきい値電圧のコン
トロールを容易とする効果をもたらす。
通してシリコン基板に不純物の蒸着拡散又はイオン注入
を施すならば不純物の濃度分布は、このポリシリコンの
開孔部の傾斜に沿った濃度分布となり、またジャンクシ
、ン部の断面形状はポリシリコンの開孔部の傾斜に相似
形となる。このことはプラナ−形半導体素子の耐圧のコ
ントロール、ＭＯＳ）ランジスタのしきい値電圧のコン
トロールを容易とする効果をもたらす。
なお、以上の説明では、傾斜状にエツチングされる膜と
しポリシリコン膜を示したが、この膜は、半導体膜、導
体膜あるいは絶縁膜のいずれであってもよく、また、マ
スクとして作用する膜が窒化シリコン膜であってもよい
。
しポリシリコン膜を示したが、この膜は、半導体膜、導
体膜あるいは絶縁膜のいずれであってもよく、また、マ
スクとして作用する膜が窒化シリコン膜であってもよい
。
大切なことは、積層される２層の膜が食刻薬品を異にし
ていることである。
ていることである。
以上の様に本発明は、ポリシリコン等の被膜の開孔部に
ゆるやかな傾斜を任意に得る方法を提供したもので、半
導体装置の製造に多くの応用をもたらすすぐれた工業的
効果を奏するものである。
ゆるやかな傾斜を任意に得る方法を提供したもので、半
導体装置の製造に多くの応用をもたらすすぐれた工業的
効果を奏するものである。
第１図はポリシリコンの階段状をなしたゆるやかな傾斜
の断面構造図、第２図（ａ）〜（ｄ）は第１図の構造を
得るための本発明の一実施例にかかる製造方法を説明す
るための図である。 １・・・・・・シリコン基板、２・拳・・・・８ ｉ０
２膜、３１１・・拳・・ポリシリコン膜、４・・・・・
・Ｎ８Ｇ膜、６・・・・・・フォトレジスト膜、６・・
・・・・開孔。
の断面構造図、第２図（ａ）〜（ｄ）は第１図の構造を
得るための本発明の一実施例にかかる製造方法を説明す
るための図である。 １・・・・・・シリコン基板、２・拳・・・・８ ｉ０
２膜、３１１・・拳・・ポリシリコン膜、４・・・・・
・Ｎ８Ｇ膜、６・・・・・・フォトレジスト膜、６・・
・・・・開孔。
Claims (4)
- （１）単結晶半導体基板面上に、半導体装置の構成部材
となる第１の被膜を形成するとともに同被膜上にこれと
は食刻薬液が異なる第２の被膜を被着し、さらに同第２
の被膜上に７オトレジスト膜を形成したのち、同フォト
レジスト膜にパターンを形成し、次いで前記７オトレジ
スト膜をマスクとして前記第１および第２の被膜に選択
的に作用する２種の食刻薬液を交互に用いて食刻処理を
施し、前記第１の被膜の食刻部の断面を傾斜状に食刻す
ることを特徴とする半導体装置の製造方法。 - （２） 第１の被膜が多結晶シリコンであり、第２の
被膜がＣＶ Ｄ ５ｉ０２膜であることを特徴とする特
許請求の範囲第１項に記載の半導体装置の製造方法。 - （３）第１の被膜がＡｌ膜であり、第２の被膜がＣＶＤ
ＳｉＯ２膜であることを特徴とする特許請求の範囲第１
項に記載の半導体装置の製造方法。 - （４）第１の被膜が熱酸化膜であり、第２の被膜が窒化
シリコン膜であることを特徴とする特許請求の範囲第１
項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10415881A JPS586135A (ja) | 1981-07-02 | 1981-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10415881A JPS586135A (ja) | 1981-07-02 | 1981-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS586135A true JPS586135A (ja) | 1983-01-13 |
Family
ID=14373248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10415881A Pending JPS586135A (ja) | 1981-07-02 | 1981-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
-
1981
- 1981-07-02 JP JP10415881A patent/JPS586135A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362677A (en) * | 1988-06-20 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a field effect transistor with a gate recess structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4305760A (en) | Polysilicon-to-substrate contact processing | |
| JPS61230362A (ja) | チタニウム珪化物ゲート電極および相互接続の製作方法 | |
| US4292156A (en) | Method of manufacturing semiconductor devices | |
| JPS6140035A (ja) | 半導体装置の製造方法 | |
| US4398964A (en) | Method of forming ion implants self-aligned with a cut | |
| KR860000706A (ko) | 반도체 장치 및 그 제조방법 | |
| US4069577A (en) | Method of making a semiconductor device | |
| US5326713A (en) | Buried contact process | |
| US4170500A (en) | Process for forming field dielectric regions in semiconductor structures without encroaching on device regions | |
| JPS586135A (ja) | 半導体装置の製造方法 | |
| JPS6054450A (ja) | 半導体装置の製造方法 | |
| JPS5918874B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| US3783046A (en) | Method of making a high-speed shallow junction semiconductor device | |
| JP2817226B2 (ja) | 半導体装置の製造方法 | |
| JPH03116968A (ja) | 半導体装置の製造方法 | |
| JPS60133740A (ja) | 半導体装置の製造方法 | |
| JPS5870567A (ja) | 半導体装置の製造方法 | |
| RU2244985C1 (ru) | Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем | |
| JPS583244A (ja) | 半導体装置の製造方法 | |
| JPS5968950A (ja) | 半導体装置の製造方法 | |
| JPH0482222A (ja) | 半導体装置及びその製造方法 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPS5928358A (ja) | 半導体装置の製造方法 | |
| JPS5919349A (ja) | 半導体装置およびその製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 |