JPS6054450A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6054450A
JPS6054450A JP58161895A JP16189583A JPS6054450A JP S6054450 A JPS6054450 A JP S6054450A JP 58161895 A JP58161895 A JP 58161895A JP 16189583 A JP16189583 A JP 16189583A JP S6054450 A JPS6054450 A JP S6054450A
Authority
JP
Japan
Prior art keywords
film
oxide film
substrate
semiconductor device
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58161895A
Other languages
English (en)
Inventor
Akio Kita
北　明夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP58161895A priority Critical patent/JPS6054450A/ja
Priority to US06/640,833 priority patent/US4596071A/en
Publication of JPS6054450A publication Critical patent/JPS6054450A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は高集積化が可能な素子間分離を実現する半導体
装置の製造方法に関するものである。
（従来技術） 従来のＭＯ８型集積回路における選択酸化法による素子
間分離を説明する断面図を第１図（ａ）〜（ｃ）に示す
。第１図（ａ）において、１はシリコン半導体基板、２
１はパッド酸化膜、２２はＣＶＤ（化学的気相成長法）
にょシ堆積させた窒化シリコン１１１２である。
これを次にアクティブ領域となる所のみに窒化シリコン
膜２２を残してエツチングする。そして窒化シリコン膜
２２をマスクにし、チャネルストップ層２３をｄ？ロン
のイオン注入により形成する８（第１図（ト））参照） しかる後、パターニングされた窒化シリコン膜２２をマ
スクにしてウェット酸素雰囲気でシリコンを熱酸化し膜
厚３００〜１０００　ｎｍのフィールド酸化膜２４を形
成する。（第１図（Ｑ）参照）尚、１ｏ１はアクティブ
領域、１０１−１：フィールド領域である。
しかしこのようにして形成された累子間分離領域には次
のような欠点がある。即ち、第１には窒化シリコン膜の
下に酸化膜が入りこみ、いわゆるバーズビーク１０３と
呼ばれる部分が生じ、２μｍのホトマスクを用いても仕
上シのフィールド幅は３〜４μｍにもなってしまい微細
化に大きな障害となる。また第２には、チャネルストッ
プ層２３がアクティブ領域１０１にしみ出しく第１図（
ｃ）の１０４の部分）、ＭＯＳ）ランジスタの実効ｒ−
ト幅が減少する。更に第３には、窒化シリコンを用いる
ことによ＃）訪発される基板およびケ゛−１・酸化膜の
欠陥の増加である。
（発明の目的） 本発明は上記欠点を解決するためになされたもので、工
程が簡略化され微細化に有利でかつ歩留シが向上する半
導体装置の製造方法を提供することを目的とする。
（発明の構成） この発明は、高濃度の導電型半導体基板上に低濃度の半
導体層をエピタキシャル成長させ、このエピタキシャル
層をエツチングした後、全面に酸化膜を堆積させて更に
高分子膜を塗布し、これら高分子膜および酸化膜をエツ
チングして平坦な表面とするものであり、フィールド酸
化膜が埋め込まれた形になっていることが特徴である。
（実施例） 第２図（ａ）〜（ｅ）は本発明の一実施例を示すもので
、Ｐ型シリコン半導体基板上に埋め込まれたフィールド
酸化膜が形成されるまでの工程をその断面によって説明
したものである。この実施例においては、Ｐ型基板を用
いたＮチャネルＭＯ８）ランジスタの素子分離領域形成
について説明する。
第２図（ａ）において、１は高濃度の導電型半導体基板
である不純物濃度１０１８ｔｙｎ＝のＰ型シリコン基板
、２はこの基板１上にエピタキシャル成長させた低濃度
半導体層の不純物濃度１０１４’＆いし１０１６ｍ−３
のＰ型シリコン層である。
次にアクティブ領域１０１を残し、フィールド領域１０
２のエピタキシャル層２の−ＷｔＬ６るいは全部をエツ
チングする。（第２図（ｂ）参照）この時、エピタキシ
ャル層２の厚みとエツチング量は、下地基板の不純物濃
度と以後の工程における熱処理条件によって支配される
下地基板からの不純物のエピタキシャル層への拡散を考
慮して最適化する必要があり、本実施例ではエピタキシ
ャル層膜１．７μ、エツチング層１．０μとした。この
場合、下地基板の不純物による表面チャネルＭＯ８）ラ
ンジスタのしきい値電圧に対する影響はなく、一方フイ
ールド領域の不純物の表面濃度は仕上シにおいて１０”
ｃｍ　”となシ十分な累子間分離能力を持つ０ しかる後、これらの全面に酸化膜３として５ＩＯ２をＣ
ＶＤ（化学的気相成長法）により段差と同程度の膜厚で
堆積させ（第２図（ｃ）参照）、更にこの酸化膜３上全
面に高分子膜としてポリイミド４を厚み１〜１０μｍで
塗布する（第２図（ｄ）参照）。
この場合ポリイミド４の粘性のためその表面はほぼ平坦
になる。
次にポリイミド４と酸化膜３のエツチングレートがほぼ
等しいようなドライエツチャー、例えばフロン系ガスに
酸素を１〜１０チ混入したガスを用いポリイミド４とエ
ピタキシャル層２上の酸化膜３を取シ除き、第１図（ｅ
）に示す形状を得る。以後図示しないが公知の技術を用
い、アクティブ領域１０１にＭＯＳ）ランソスタを作成
し、絶縁膜、配線、保護膜等を施し半導体装置の製造工
程を完了する。
（発明の効果） 以」二説明したように、この発明では高濃度の導電型半
導体基板がそのまま素子分離領域を形成しているため、
従来必要であったチャネルストップ層が不要となり工程
の簡略化が計れる１、また従来の選択酸化法で微細化の
大きな障害となっていたバースビークが皆無になると共
に、チャネルストップ層のアクティブ領域へのしみ込み
も皆無となシ、微細化に対して非常に有利となる。更に
、フィールド酸化膜が形成された後は表面が平坦化され
ているため、以後の工程における配線の断線が減少し歩
留シ向上に寄与する。しかも、基板に高濃度のものを用
いているため、衝突電離等によシ生じた正孔が速かに基
板側に吸収され、誤動作防止にも効果がある。
このように本発明は微細化に対して有利な素子分離を実
現させるものであ５、ＭＯ８型集積回路に利用すること
ができる。
【図面の簡単な説明】
第１図は従来の半導体装置の製造方法を示す断面図、第
２図は本発明の半導体装置の製造方法の実施例を示す断
面図である。 １・・・Ｐ型シリコン半導体基板、２・・・エピタキシ
ャル層、３・・・酸化膜、４・・・ポリイミド（高分子
膜）、１０１・・・アクティブ領域、１０２・・・フィ
ールド領域。 特許出願人　沖電気工業株式会社 第　１　回 第２図 第　２　メ

Claims (1)

    【特許請求の範囲】
  1. 高濃度の導電型半導体基オル」二にこの半導体基板と同
    一導電型の低濃度半導体層をエピタキシャル成長させる
    工程と、前記エピタキシャル層を部分的にエツチングす
    る工程と、これらの全面に酸化膜を堆積させる工程と、
    前記酸化膜」二に胃分子膜を塗布する工程と、前記冒分
    子膜および前記酸化膜をエツチングして平坦な表面とす
    る工程とを具備することを特徴とする半導体装置の製造
    方法。
JP58161895A 1983-09-05 1983-09-05 半導体装置の製造方法 Pending JPS6054450A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58161895A JPS6054450A (ja) 1983-09-05 1983-09-05 半導体装置の製造方法
US06/640,833 US4596071A (en) 1983-09-05 1984-08-15 Method of making semiconductor devices having dielectric isolation regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58161895A JPS6054450A (ja) 1983-09-05 1983-09-05 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS6054450A true JPS6054450A (ja) 1985-03-28

Family

ID=15744043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58161895A Pending JPS6054450A (ja) 1983-09-05 1983-09-05 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4596071A (ja)
JP (1) JPS6054450A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2566583B1 (fr) * 1984-06-22 1986-09-19 Thomson Csf Procede de fabrication d'au moins un transistor a effet de champ en couche mince, et transistor obtenu par ce procede
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
US4783238A (en) * 1987-07-31 1988-11-08 Hughes Aircraft Company Planarized insulation isolation
IT1236728B (it) * 1989-10-24 1993-03-31 Sgs Thomson Microelectronics Procedimento per formare la struttura di isolamento e la struttura di gate di dispositivi integrati
JPH05304202A (ja) * 1992-04-02 1993-11-16 Nec Corp 半導体装置の製造方法
KR0162510B1 (ko) * 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
KR20000008368A (ko) * 1998-07-13 2000-02-07 윤종용 반도체장치의 소자분리막 구조 및 그 제조방법
FR2839202A1 (fr) * 2002-04-26 2003-10-31 St Microelectronics Sa Zone active de circuit integre mos

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5664453A (en) * 1979-10-31 1981-06-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1208575A (en) * 1966-10-05 1970-10-14 Philips Electronic Associated Methods of manufacturing semiconductor devices
JPS51135385A (en) * 1975-03-06 1976-11-24 Texas Instruments Inc Method of producing semiconductor device
JPS5618426A (en) * 1979-07-24 1981-02-21 Fujitsu Ltd Manufacture of semiconductor device
US4338138A (en) * 1980-03-03 1982-07-06 International Business Machines Corporation Process for fabricating a bipolar transistor
US4307180A (en) * 1980-08-22 1981-12-22 International Business Machines Corp. Process of forming recessed dielectric regions in a monocrystalline silicon substrate
JPS58210634A (ja) * 1982-05-31 1983-12-07 Toshiba Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5664453A (en) * 1979-10-31 1981-06-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device

Also Published As

Publication number Publication date
US4596071A (en) 1986-06-24

Similar Documents

Publication Publication Date Title
JPH03171731A (ja) 半導体装置における厚い酸化物領域を形成する方法
GB2128400A (en) Isolation and wiring of a semiconductor integrated circuit device and method of manufacturing the same
JPS6054450A (ja) 半導体装置の製造方法
JPS61247051A (ja) 半導体装置の製造方法
JPS6242382B2 (ja)
US3776786A (en) Method of producing high speed transistors and resistors simultaneously
JPS5844735A (ja) 半導体装置の製造方法
JPH0562463B2 (ja)
JPS5856436A (ja) 半導体装置の製造方法
JPS59124142A (ja) 半導体装置の製造方法
JPS62186551A (ja) 半導体装置の製造方法
JPH0316150A (ja) 半導体素子の製造方法
JPS60189237A (ja) 半導体装置の製造方法
JP2596848B2 (ja) 半導体装置の製造方法
JPS59177941A (ja) 素子分離領域の製造方法
JPS6322065B2 (ja)
JPS63170922A (ja) 配線方法
JPH0778833A (ja) バイポーラトランジスタとその製造方法
JPS6117143B2 (ja)
JPH06196553A (ja) 半導体装置
JPS6148935A (ja) 半導体装置の製造方法
JPH07302788A (ja) シリコン基板中への浅溝・深溝形成方法
JPS6150385B2 (ja)
JPH0464235A (ja) 半導体装置及びその製造方法
JPH1041379A (ja) 半導体装置の製造方法