JPH05304202A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05304202A JPH05304202A JP4080163A JP8016392A JPH05304202A JP H05304202 A JPH05304202 A JP H05304202A JP 4080163 A JP4080163 A JP 4080163A JP 8016392 A JP8016392 A JP 8016392A JP H05304202 A JPH05304202 A JP H05304202A
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Abstract
(57)【要約】
【目的】ＳＯＩ基板に形成した半導体装置における素子
分離領域に起因するゲート酸化膜等の特性劣化を抑制す
るため、新しい素子分離領域の形成方法を提供する。 【構成】フォトレジスト１０４を用いてＳＯＩ基板に単
結晶シリコン島１０３ａを形成する。フォトレジスト１
０４を残した状態で、ＬＰＤ法により、素子分離形成予
定領域１０５の２酸化シリコン膜１０２の表面に選択的
に低温成長２酸化シリコン膜１０６を形成し、素子分離
領域１０５ａを形成する。
分離領域に起因するゲート酸化膜等の特性劣化を抑制す
るため、新しい素子分離領域の形成方法を提供する。 【構成】フォトレジスト１０４を用いてＳＯＩ基板に単
結晶シリコン島１０３ａを形成する。フォトレジスト１
０４を残した状態で、ＬＰＤ法により、素子分離形成予
定領域１０５の２酸化シリコン膜１０２の表面に選択的
に低温成長２酸化シリコン膜１０６を形成し、素子分離
領域１０５ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＳＯＩ基板を用いた半導体装置における素子
分離領域の形成方法に関する。
関し、特にＳＯＩ基板を用いた半導体装置における素子
分離領域の形成方法に関する。
【０００２】
【従来の技術】大規模集積回路（ＶＬＳＩ）の集積度の
増加に伴なって、隣接するトランジスタの間を電気的に
分離するための素子分離領域の寸法は、著しく減少して
きている。例えば、４ＭビットのＤＲＡＭにおける素子
分離領域の寸法は０．８μｍであり、サブミクロンの範
囲の寸法が要求されている。いわゆるサブミクロンデバ
イスのための素子分離領域の形成方法に関しては、多く
の研究・開発が行なわれている。
増加に伴なって、隣接するトランジスタの間を電気的に
分離するための素子分離領域の寸法は、著しく減少して
きている。例えば、４ＭビットのＤＲＡＭにおける素子
分離領域の寸法は０．８μｍであり、サブミクロンの範
囲の寸法が要求されている。いわゆるサブミクロンデバ
イスのための素子分離領域の形成方法に関しては、多く
の研究・開発が行なわれている。
【０００３】その１つに、ＳＯＩ（ｓｉｌｉｃｏｎ ｏ
ｎ ｉｎｓｕｌａｔｏｒ）基板を用いた方法がある。Ｓ
ＯＩ基板にも多くの種類がある。代表的な構造として
は、単結晶シリコン基板の表面に厚さ０．５〜１．０μ
ｍ程度の２酸化シリコン膜を有し、この２酸化シリコン
膜の表面に厚さ０．１〜０．２μｍ程度の単結晶シリコ
ン層を有している。このような構造のＳＯＩ基板の作成
方法にも幾つかの手法があり、多くの研究が行なわれて
いる。
ｎ ｉｎｓｕｌａｔｏｒ）基板を用いた方法がある。Ｓ
ＯＩ基板にも多くの種類がある。代表的な構造として
は、単結晶シリコン基板の表面に厚さ０．５〜１．０μ
ｍ程度の２酸化シリコン膜を有し、この２酸化シリコン
膜の表面に厚さ０．１〜０．２μｍ程度の単結晶シリコ
ン層を有している。このような構造のＳＯＩ基板の作成
方法にも幾つかの手法があり、多くの研究が行なわれて
いる。
【０００４】典型的な例の１つであるところの１９８８
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト６１頁（Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｏｆ ＶＬＳＩ Ｓｙｍｐｏｓｉｕｙｍ，
ｐ．６１，（１９８８））の報告によるＳＯＩ基板上に
設けられたＭＯＳトランジスタの断面図である図２
（ａ），（ｂ）（図２（ｂ）は図２（ａ）のＡＡ線にお
いてこれと直交する部分の断面図）を参照すると、この
ＭＯＳトランジスタは、単結晶シリコン基板２０１上に
設けられた２酸化シリコン膜２０２の表面のＰ型の単結
晶シリコン島２０３ａａ，２０３ａｂに形成されてい
る。単結晶シリコン島２０３ａａ，２０３ａｂの上面並
びに側面からなる表面にはゲート酸化膜２０７が設けら
れ、ゲート酸化膜２０７上にはゲート電極２０９が設け
られ、ゲート電極２０９に自己整合的にソース・ドレイ
ンとなるＮ+ 層２０８が単結晶シリコン島２０３ａａ，
２０３ａｂ内に設けられている。単結晶シリコン島２０
３ａａ，２０３ａｂの周辺では２酸化シリコン膜２０２
の表面が露出し、素子分離領域２０５となっている。こ
の場合、素子分離領域２０５の最小寸法は単結晶シリコ
ン島２０３ａａと単結晶シリコン島２０３ａｂとの間隔
で規定され、この最小寸法は単結晶シリコン島２０３ａ
ａ，２０３ａｂの加工精度に依存することになり、ＶＬ
ＳＩの集積度を飛躍的に向上させるのに有効である。
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト６１頁（Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｏｆ ＶＬＳＩ Ｓｙｍｐｏｓｉｕｙｍ，
ｐ．６１，（１９８８））の報告によるＳＯＩ基板上に
設けられたＭＯＳトランジスタの断面図である図２
（ａ），（ｂ）（図２（ｂ）は図２（ａ）のＡＡ線にお
いてこれと直交する部分の断面図）を参照すると、この
ＭＯＳトランジスタは、単結晶シリコン基板２０１上に
設けられた２酸化シリコン膜２０２の表面のＰ型の単結
晶シリコン島２０３ａａ，２０３ａｂに形成されてい
る。単結晶シリコン島２０３ａａ，２０３ａｂの上面並
びに側面からなる表面にはゲート酸化膜２０７が設けら
れ、ゲート酸化膜２０７上にはゲート電極２０９が設け
られ、ゲート電極２０９に自己整合的にソース・ドレイ
ンとなるＮ+ 層２０８が単結晶シリコン島２０３ａａ，
２０３ａｂ内に設けられている。単結晶シリコン島２０
３ａａ，２０３ａｂの周辺では２酸化シリコン膜２０２
の表面が露出し、素子分離領域２０５となっている。こ
の場合、素子分離領域２０５の最小寸法は単結晶シリコ
ン島２０３ａａと単結晶シリコン島２０３ａｂとの間隔
で規定され、この最小寸法は単結晶シリコン島２０３ａ
ａ，２０３ａｂの加工精度に依存することになり、ＶＬ
ＳＩの集積度を飛躍的に向上させるのに有効である。
【０００５】工程順の断面図である図３を参照すると、
図２に示した上述のＭＯＳトランジスタは、単結晶シリ
コン基板２０１上に２酸化シリコン膜２０２を有して２
酸化シリコン膜２０２上に単結晶シリコン層２０３を有
するＳＯＩ基板〔図３（ａ）〕において、単結晶シリコ
ン層２０３の表面に厚さ３０ｎｍ程度の熱酸化膜２１０
を形成し、この熱酸化膜２１０の表面にパターニングさ
れたフォトレジスト２０４を形成する〔図３（ｂ）〕。
フォトレジスト２０４をマスクにした反応性イオンエッ
チングにより、まず、熱酸化膜２１０を除去し、引き続
いて、単結晶シリコン層２０３を完全に除去して２酸化
シリコン膜２０２を露出させ、単結晶シリコン島２０３
ａ，素子分離領域２０５を形成する〔図３（ｃ）〕。フ
ォトレジスト２０４を除去した後、希釈した弗酸（Ｈ
Ｆ）を用いて単結晶シリコン島２０３ａ上面にある熱酸
化膜２１０を除去する。このとき、素子分離領域２０５
に露出した２酸化シリコン膜２０２も同時にエッチング
され、特に単結晶シリコン島２０３ａの側面下端部の２
酸化シリコン膜２０２がアンダーカットされた形状にな
る〔図３（ｄ）〕。単結晶シリコン島２０３ａの上面お
よび側面を含む露出面に、ゲート酸化膜２０７を形成す
る〔図３（ｅ）〕。この後、公知のＭＯＳトランジスタ
の製造方法により、図２に示した構造を得る。
図２に示した上述のＭＯＳトランジスタは、単結晶シリ
コン基板２０１上に２酸化シリコン膜２０２を有して２
酸化シリコン膜２０２上に単結晶シリコン層２０３を有
するＳＯＩ基板〔図３（ａ）〕において、単結晶シリコ
ン層２０３の表面に厚さ３０ｎｍ程度の熱酸化膜２１０
を形成し、この熱酸化膜２１０の表面にパターニングさ
れたフォトレジスト２０４を形成する〔図３（ｂ）〕。
フォトレジスト２０４をマスクにした反応性イオンエッ
チングにより、まず、熱酸化膜２１０を除去し、引き続
いて、単結晶シリコン層２０３を完全に除去して２酸化
シリコン膜２０２を露出させ、単結晶シリコン島２０３
ａ，素子分離領域２０５を形成する〔図３（ｃ）〕。フ
ォトレジスト２０４を除去した後、希釈した弗酸（Ｈ
Ｆ）を用いて単結晶シリコン島２０３ａ上面にある熱酸
化膜２１０を除去する。このとき、素子分離領域２０５
に露出した２酸化シリコン膜２０２も同時にエッチング
され、特に単結晶シリコン島２０３ａの側面下端部の２
酸化シリコン膜２０２がアンダーカットされた形状にな
る〔図３（ｄ）〕。単結晶シリコン島２０３ａの上面お
よび側面を含む露出面に、ゲート酸化膜２０７を形成す
る〔図３（ｅ）〕。この後、公知のＭＯＳトランジスタ
の製造方法により、図２に示した構造を得る。
【０００６】
【発明が解決しようとする課題】以上説明した半導体装
置の製造方法では、２酸化シリコン膜の上に形成された
単結晶シリコン島の上面端部と下面端部とが概略直角に
鋭く尖っている。このため、ゲート酸化膜におけるこれ
ら端部の近傍に形成された部分（図２（ｂ）参照）で
は、ＭＯＳトランジスタが動作する際に強い電界集中が
起り、これらの部分でのゲート酸化膜の信頼性は大幅に
低下するという問題がある。この傾向は、素子が微細化
し、ゲート酸化膜の薄膜化が進行するほど顕著になる。
また、この単結晶シリコン島が段部を有することと、こ
の段部の端部が急峻であることと、に起因して、配線，
層間絶縁膜のステップカバリッジ等にも支障を来たすこ
とになる。
置の製造方法では、２酸化シリコン膜の上に形成された
単結晶シリコン島の上面端部と下面端部とが概略直角に
鋭く尖っている。このため、ゲート酸化膜におけるこれ
ら端部の近傍に形成された部分（図２（ｂ）参照）で
は、ＭＯＳトランジスタが動作する際に強い電界集中が
起り、これらの部分でのゲート酸化膜の信頼性は大幅に
低下するという問題がある。この傾向は、素子が微細化
し、ゲート酸化膜の薄膜化が進行するほど顕著になる。
また、この単結晶シリコン島が段部を有することと、こ
の段部の端部が急峻であることと、に起因して、配線，
層間絶縁膜のステップカバリッジ等にも支障を来たすこ
とになる。
【０００７】ＳＯＩ基板上に半導体装置を形成する際に
用いる素子分離領域の別の典型的な例として、１９８５
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト６１頁（Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｏｆ ＶＬＳＩＳｙｍｐｏｓｉｕｙｍ，ｐ．
２４，（１９８５）），あるいは１９８９年発行のエレ
クトロニクス・レターズの２５巻，２３号，１５８０頁
（ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ，Ｖｏｌ．
２５，Ｎｏ．２３，ｐ．１５８０（１９８９））に報告
されたＬＯＣＯＳ型のフィルド酸化膜を用いる方法があ
る。これらの方法によると、ＳＯＩ基板の単結晶シリコ
ン層にＬＯＣＯＳ法によりフィールド酸化膜を形成し、
同時に単結晶シリコン島を形成する。この結果、単結晶
シリコン島における露出面は上面のみとなる。単結晶シ
リコン島のこの上面にゲート酸化膜を形成した後、公知
の方法によりＭＯＳトランジスタを形成する。
用いる素子分離領域の別の典型的な例として、１９８５
年のヴィ・レル・エス・アイ−シンポジュームのテクニ
カル−ダイジェスト６１頁（Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｏｆ ＶＬＳＩＳｙｍｐｏｓｉｕｙｍ，ｐ．
２４，（１９８５）），あるいは１９８９年発行のエレ
クトロニクス・レターズの２５巻，２３号，１５８０頁
（ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ，Ｖｏｌ．
２５，Ｎｏ．２３，ｐ．１５８０（１９８９））に報告
されたＬＯＣＯＳ型のフィルド酸化膜を用いる方法があ
る。これらの方法によると、ＳＯＩ基板の単結晶シリコ
ン層にＬＯＣＯＳ法によりフィールド酸化膜を形成し、
同時に単結晶シリコン島を形成する。この結果、単結晶
シリコン島における露出面は上面のみとなる。単結晶シ
リコン島のこの上面にゲート酸化膜を形成した後、公知
の方法によりＭＯＳトランジスタを形成する。
【０００８】この方法では、前述の問題点は解決され
る。しかしながら、これらの方法には新たな問題点が生
じる。まず第１に、単結晶シリコン基板の表面にＬＯＣ
ＯＳ法によりフィールド酸化膜を形成する場合と比較し
ても、これらの場合にはよりバーズ・ビークが形成され
やすくなり、挟チャネル効果が顕著になる。これに付随
して、ソース・ドレイン等の拡散層と配線とを接続させ
るためのコンタクト領域が狭くなる。これにより、接合
リークが増大する。第２に、この単結晶シリコン島がＰ
型（ＮチャネルＭＯＳトランジスタが形成される）の場
合、単結晶シリコン基板の表面にＬＯＣＯＳ法によりフ
ィールド酸化膜を形成する場合と比較しても、フィール
ド酸化膜と単結晶シリコン島との境界領域におけるＰ型
の不純物濃度が極度に低下し、ソースとドレインとの間
のリーク電流が増大するという問題点がある。
る。しかしながら、これらの方法には新たな問題点が生
じる。まず第１に、単結晶シリコン基板の表面にＬＯＣ
ＯＳ法によりフィールド酸化膜を形成する場合と比較し
ても、これらの場合にはよりバーズ・ビークが形成され
やすくなり、挟チャネル効果が顕著になる。これに付随
して、ソース・ドレイン等の拡散層と配線とを接続させ
るためのコンタクト領域が狭くなる。これにより、接合
リークが増大する。第２に、この単結晶シリコン島がＰ
型（ＮチャネルＭＯＳトランジスタが形成される）の場
合、単結晶シリコン基板の表面にＬＯＣＯＳ法によりフ
ィールド酸化膜を形成する場合と比較しても、フィール
ド酸化膜と単結晶シリコン島との境界領域におけるＰ型
の不純物濃度が極度に低下し、ソースとドレインとの間
のリーク電流が増大するという問題点がある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、単結晶シリコン基板上に絶縁体層を有して前
記絶縁体層上に単結晶シリコン層を有するＳＯＩ基板に
設けられた半導体装置の製造方法において、半導体装置
を形成する素子形成領域には単結晶シリコン層からなる
単結晶シリコン島を形成し、素子形成領域以外の単結晶
シリコン膜を除去する工程と、素子形成領域以外の領域
に選択的に絶縁性物質を埋め込み、かつ、該絶縁性物質
により単結晶シリコン島の側面を覆い、素子形成領域以
外の領域に素子分離領域を形成する工程と、を有してい
る。
造方法は、単結晶シリコン基板上に絶縁体層を有して前
記絶縁体層上に単結晶シリコン層を有するＳＯＩ基板に
設けられた半導体装置の製造方法において、半導体装置
を形成する素子形成領域には単結晶シリコン層からなる
単結晶シリコン島を形成し、素子形成領域以外の単結晶
シリコン膜を除去する工程と、素子形成領域以外の領域
に選択的に絶縁性物質を埋め込み、かつ、該絶縁性物質
により単結晶シリコン島の側面を覆い、素子形成領域以
外の領域に素子分離領域を形成する工程と、を有してい
る。
【００１０】好ましくは、少なくとも珪弗化水素酸（Ｈ
2 ＳｉＦ6 ）水溶液および硼酸（Ｈ3 ＢＯ3 ）水溶液を
用いた液相成長法により、上記素子形成領域以外の領域
に２酸化シリコン膜を形成し、上記素子分離領域を形成
する。
2 ＳｉＦ6 ）水溶液および硼酸（Ｈ3 ＢＯ3 ）水溶液を
用いた液相成長法により、上記素子形成領域以外の領域
に２酸化シリコン膜を形成し、上記素子分離領域を形成
する。
【００１１】半導体装置には少なくともＭＯＳトランジ
スタが含まれるとき、素子分離領域を形成する工程の後
に、この単結晶シリコン島の上面にゲート絶縁膜を形成
する工程を有している。
スタが含まれるとき、素子分離領域を形成する工程の後
に、この単結晶シリコン島の上面にゲート絶縁膜を形成
する工程を有している。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】ＳＯＩ基板上の半導体装置の形成方法を説
明するための工程順の断面図である図１を参照すると、
本発明の一実施例は、まず、Ｐ型の単結晶シリコン基板
１０１を約６００℃の温度に保ち、加速エネルギー２０
０ｋｅＶ，ドース量２．０×１０18ｃｍ-2の条件で酸素
のイオン注入を行なう。９９．５％のＡｒと０．５％の
Ｏ2 とからなる雰囲気で１３００℃，６時間の熱処理を
行なうことにより、厚さが約０．２μｍのＰ型の単結晶
シリコン層１０３と厚さが約０．５μｍの２酸化シリコ
ン膜１０２とがＰ型の単結晶シリコン基板１０１の表面
に形成される。２酸化シリコン膜１０２は、Ｐ型の単結
晶シリコン層１０３とＰ型の単結晶シリコン基板１０１
との間に挟まれて形成される〔図１（ａ）〕。
明するための工程順の断面図である図１を参照すると、
本発明の一実施例は、まず、Ｐ型の単結晶シリコン基板
１０１を約６００℃の温度に保ち、加速エネルギー２０
０ｋｅＶ，ドース量２．０×１０18ｃｍ-2の条件で酸素
のイオン注入を行なう。９９．５％のＡｒと０．５％の
Ｏ2 とからなる雰囲気で１３００℃，６時間の熱処理を
行なうことにより、厚さが約０．２μｍのＰ型の単結晶
シリコン層１０３と厚さが約０．５μｍの２酸化シリコ
ン膜１０２とがＰ型の単結晶シリコン基板１０１の表面
に形成される。２酸化シリコン膜１０２は、Ｐ型の単結
晶シリコン層１０３とＰ型の単結晶シリコン基板１０１
との間に挟まれて形成される〔図１（ａ）〕。
【００１４】次に、上記単結晶シリコン層１０３の表面
に直接にフォトレジストを塗布した後、公知のフォトリ
ソグラフィ技術を用いてこのフォトレジストをパターニ
ングし、素子形成領域にのみフォトレジスト１０４を残
し、素子分離形成予定領域１０５のフォトレジストを除
去する。上記フォトレジスト１０４をマスクにした反応
性イオンエッチングにより、素子分離形成予定領域１０
５の単結晶シリコン層１０３を完全に除去してこの領域
では２酸化シリコン膜１０２を露出させ、素子形成領域
にのみ単結晶シリコン膜からなるＰ型の単結晶シリコン
島１０３ａを形成する〔図１（ｂ）〕。
に直接にフォトレジストを塗布した後、公知のフォトリ
ソグラフィ技術を用いてこのフォトレジストをパターニ
ングし、素子形成領域にのみフォトレジスト１０４を残
し、素子分離形成予定領域１０５のフォトレジストを除
去する。上記フォトレジスト１０４をマスクにした反応
性イオンエッチングにより、素子分離形成予定領域１０
５の単結晶シリコン層１０３を完全に除去してこの領域
では２酸化シリコン膜１０２を露出させ、素子形成領域
にのみ単結晶シリコン膜からなるＰ型の単結晶シリコン
島１０３ａを形成する〔図１（ｂ）〕。
【００１５】次に、低温液相成長（ＬＰＤ：Ｉｉｑｕｉ
ｄ Ｐｈａｓｅ Ｄｅｐｏｓｉｔｉｏｎの略）法を用い
て、素子分離形成予定領域に選択的に例えば膜厚が０．
２５μｍの低温成長２酸化シリコン膜１０６を形成する
〔図１（ｂ）〕。なお、低温成長２酸化シリコン膜１０
６の膜厚は、単結晶シリコン島１０３ａの膜厚より２０
〜３０ｎｍ厚いのが好ましい。
ｄ Ｐｈａｓｅ Ｄｅｐｏｓｉｔｉｏｎの略）法を用い
て、素子分離形成予定領域に選択的に例えば膜厚が０．
２５μｍの低温成長２酸化シリコン膜１０６を形成する
〔図１（ｂ）〕。なお、低温成長２酸化シリコン膜１０
６の膜厚は、単結晶シリコン島１０３ａの膜厚より２０
〜３０ｎｍ厚いのが好ましい。
【００１６】上記のＬＰＤ法による低温成長２酸化シリ
コン膜１０６の形成方法の概要は、以下のようになる。
液温を２０〜１００℃の範囲で適切に制御した珪弗化水
素酸（Ｈ2 ＳｉＦ6 ）水溶液中に、２酸化シリコン（Ｓ
ｉＯ2 ）の微粉末を溶解し、飽和にさせる。この段階で
は、
コン膜１０６の形成方法の概要は、以下のようになる。
液温を２０〜１００℃の範囲で適切に制御した珪弗化水
素酸（Ｈ2 ＳｉＦ6 ）水溶液中に、２酸化シリコン（Ｓ
ｉＯ2 ）の微粉末を溶解し、飽和にさせる。この段階で
は、
【００１７】
【００１８】となる。続いて、硼酸（Ｈ3 ＢＯ3 ）水溶
液を上記の溶液に添加すると、
液を上記の溶液に添加すると、
【００１９】
【００２０】で示されるように、２酸化シリコン（Ｓｉ
Ｏ2 ）の過飽和状態が形成される。これは、（１）式で
示した状態に硼酸（Ｈ3 ＢＯ3 ）水溶液を添加すること
により、弗化水素（ＨＦ）が消費され、（１）式の反応
は右方向に進行し、２酸化シリコン（ＳｉＯ2 ）が析出
することによる。
Ｏ2 ）の過飽和状態が形成される。これは、（１）式で
示した状態に硼酸（Ｈ3 ＢＯ3 ）水溶液を添加すること
により、弗化水素（ＨＦ）が消費され、（１）式の反応
は右方向に進行し、２酸化シリコン（ＳｉＯ2 ）が析出
することによる。
【００２１】このような溶液中に図１（ｂ）の状態のＳ
ＯＩ基板を浸漬することにより、素子分離形成予定領域
１０５に選択的に低温成長２酸化シリコン膜１０６の成
長が進行する。このとき、（構成材料を含めた）表面状
態の差による界面反応の相違から、フォトレジスト１０
４の表面には低温成長２酸化シリコン膜は全く成長せ
ず、素子分離形成予定領域１０５に露出したに２酸化シ
リコン膜１０２の表面においてのみ低温成長２酸化シリ
コン膜１０６が選択的に成長する。この方法による膜成
長速度の制御性は極めて高い。
ＯＩ基板を浸漬することにより、素子分離形成予定領域
１０５に選択的に低温成長２酸化シリコン膜１０６の成
長が進行する。このとき、（構成材料を含めた）表面状
態の差による界面反応の相違から、フォトレジスト１０
４の表面には低温成長２酸化シリコン膜は全く成長せ
ず、素子分離形成予定領域１０５に露出したに２酸化シ
リコン膜１０２の表面においてのみ低温成長２酸化シリ
コン膜１０６が選択的に成長する。この方法による膜成
長速度の制御性は極めて高い。
【００２２】次に、フォトレジスト１０４を除去するこ
とにより、素子分離形成予定領域１０５において、低温
成長２酸化シリコン膜１０６を有する素子分離領域１０
５ａが完成する〔図１（ｄ）〕。引き続き、Ｐ型の単結
晶シリコン島１０３ａにおける露出した上面にのみゲー
ト酸化膜１０７を形成する〔図１（ｅ）〕。以降の工程
は、公知のＭＯＳトランジスタの製造方法に準拠する。
とにより、素子分離形成予定領域１０５において、低温
成長２酸化シリコン膜１０６を有する素子分離領域１０
５ａが完成する〔図１（ｄ）〕。引き続き、Ｐ型の単結
晶シリコン島１０３ａにおける露出した上面にのみゲー
ト酸化膜１０７を形成する〔図１（ｅ）〕。以降の工程
は、公知のＭＯＳトランジスタの製造方法に準拠する。
【００２３】上記一実施例では、素子分離領域１０５ａ
を構成する低温成長２酸化シリコン膜１０６は低温で形
成することが出来、ゲート酸化膜１０７は単結晶シリコ
ン島１０３ａの上面にのみ形成され、かつ、ゲート酸化
膜１０７の上面と低温成長２酸化シリコン膜１０６の上
面とを制御性良く一致させるこのは容易である。このこ
とから、従来問題となったゲート絶縁膜における単結晶
シリコン島の端部における電界集中は生じず、配線，層
間絶縁膜等のステップ・カバリッジの支障も発生せず、
さらに、ＬＯＣＯＳ法で散見された挟チャネル効果，接
合リーク，ソースとドレインとの間のリーク等の発生も
防止することが可能となる。
を構成する低温成長２酸化シリコン膜１０６は低温で形
成することが出来、ゲート酸化膜１０７は単結晶シリコ
ン島１０３ａの上面にのみ形成され、かつ、ゲート酸化
膜１０７の上面と低温成長２酸化シリコン膜１０６の上
面とを制御性良く一致させるこのは容易である。このこ
とから、従来問題となったゲート絶縁膜における単結晶
シリコン島の端部における電界集中は生じず、配線，層
間絶縁膜等のステップ・カバリッジの支障も発生せず、
さらに、ＬＯＣＯＳ法で散見された挟チャネル効果，接
合リーク，ソースとドレインとの間のリーク等の発生も
防止することが可能となる。
【００２４】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法により形成した半導体装置は、ゲート絶縁膜
における局所化された電界集中，配線，層間絶縁膜等の
ステップ・カバリッジの支障，挟チャネル効果，接合リ
ークおよびソースとドレインとの間のリーク等の発生を
抑制することが可能である。
の製造方法により形成した半導体装置は、ゲート絶縁膜
における局所化された電界集中，配線，層間絶縁膜等の
ステップ・カバリッジの支障，挟チャネル効果，接合リ
ークおよびソースとドレインとの間のリーク等の発生を
抑制することが可能である。
【図１】本発明の一実施例を説明するための工程順の断
面図である。
面図である。
【図２】従来のＳＯＩ基板に形成されたＭＯＳトランジ
スタを説明するための断面図である。
スタを説明するための断面図である。
【図３】従来の技術の問題点を説明するための工程順の
断面図である。
断面図である。
１０１，２０１ 単結晶シリコン基板 １０２，２０２ ２酸化シリコン膜 １０３，２０３ 単結晶シリコン層 １０３ａ，２０３ａ，２０３ａａ，２０３ａｂ 単結
晶シリコン島 １０４，２０４ フォトレジスト １０５ 素子分離形成予定領域 １０５ａ，２０５ 素子分離領域 １０６ 低温成長２酸化シリコン膜 １０７，２０７ ゲート酸化膜 ２０８ Ｎ+ 層 ２０９ ゲート電極 ２１０ 熱酸化膜
晶シリコン島 １０４，２０４ フォトレジスト １０５ 素子分離形成予定領域 １０５ａ，２０５ 素子分離領域 １０６ 低温成長２酸化シリコン膜 １０７，２０７ ゲート酸化膜 ２０８ Ｎ+ 層 ２０９ ゲート電極 ２１０ 熱酸化膜
Claims (3)
- 【請求項１】 単結晶シリコン基板上に絶縁体層を有し
て前記絶縁体層上に単結晶シリコン層を有するＳＯＩ基
板に設けられた半導体装置の製造方法において、 前記半導体装置を形成する素子形成領域には前記単結晶
シリコン層からなる単結晶シリコン島を形成し、前記素
子形成領域以外の前記単結晶シリコン膜を除去する工程
と、 前記素子形成領域以外の領域に選択的に絶縁性物質を埋
め込み、かつ、該絶縁性物質により前記単結晶シリコン
島の側面を覆い、前記素子形成領域以外の領域に素子分
離領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 少なくとも珪弗化水素酸（Ｈ2 Ｓｉ
Ｆ6 ）水溶液および硼酸（Ｈ3 ＢＯ3 ）水溶液を用いた
液相成長法により、前記素子形成領域以外の領域に２酸
化シリコン膜を形成し、前記素子分離領域を形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記半導体装置には少なくともＭＯＳト
ランジスタが含まれるとき、前記素子分離領域を形成す
る工程の後に、前記単結晶シリコン島の上面にゲート絶
縁膜を形成する工程を有することを特徴とする請求項
１，もしくは請求項２記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080163A JPH05304202A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置の製造方法 |
| US08/378,104 US5561076A (en) | 1992-04-02 | 1995-01-26 | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080163A JPH05304202A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304202A true JPH05304202A (ja) | 1993-11-16 |
Family
ID=13710652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080163A Withdrawn JPH05304202A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5561076A (ja) |
| JP (1) | JPH05304202A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235591A (ja) * | 1994-02-24 | 1995-09-05 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0134108B1 (ko) * | 1994-06-30 | 1998-04-20 | 김주용 | 반도체 소자의 제조방법 |
| JP3529220B2 (ja) * | 1996-04-26 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5691240A (en) * | 1996-11-20 | 1997-11-25 | Mosel Vitelic Inc. | Method for forming blanket planarization of the multilevel interconnection |
| FR2774509B1 (fr) * | 1998-01-30 | 2001-11-16 | Sgs Thomson Microelectronics | Procede de depot d'une region de silicium monocristallin |
| US6127247A (en) * | 1998-06-03 | 2000-10-03 | Texas Instruments - Acer Incorporated | Method of eliminating photoresist outgassing in constructing CMOS vertically modulated wells by high energy ion implantation |
| US6255147B1 (en) * | 2000-01-31 | 2001-07-03 | Advanced Micro Devices, Inc. | Silicon on insulator circuit structure with extra narrow field transistors and method of forming same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864045A (ja) * | 1981-10-14 | 1983-04-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE3332995A1 (de) * | 1983-07-14 | 1985-01-24 | Nippon Sheet Glass Co. Ltd., Osaka | Verfahren zum herstellen einer siliciumdioxidbeschichtung |
| JPS6054450A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
| JPH01106466A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01181439A (ja) * | 1988-01-08 | 1989-07-19 | Toshiba Corp | 誘電体分離型半導体基板及びその製造方法 |
| US4927781A (en) * | 1989-03-20 | 1990-05-22 | Miller Robert O | Method of making a silicon integrated circuit waveguide |
| JPH0376249A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | 半導体装置 |
| US5024965A (en) * | 1990-02-16 | 1991-06-18 | Chang Chen Chi P | Manufacturing high speed low leakage radiation hardened CMOS/SOI devices |
| JPH03270254A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5196373A (en) * | 1990-08-06 | 1993-03-23 | Harris Corporation | Method of making trench conductor and crossunder architecture |
| JPH04103146A (ja) * | 1990-08-23 | 1992-04-06 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH04106954A (ja) * | 1990-08-24 | 1992-04-08 | Sony Corp | 液相ｃｖｄ法を用いた半導体装置の製造方法 |
| JPH04245662A (ja) * | 1991-01-31 | 1992-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3109549B2 (ja) * | 1992-08-04 | 2000-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5472902A (en) * | 1994-03-21 | 1995-12-05 | United Microelectronics Corp. | Silicon-on-insulator isolation technology using liquid phase deposition |
| US5453395A (en) * | 1994-03-21 | 1995-09-26 | United Microelectronics Corp. | Isolation technology using liquid phase deposition |
-
1992
- 1992-04-02 JP JP4080163A patent/JPH05304202A/ja not_active Withdrawn
-
1995
- 1995-01-26 US US08/378,104 patent/US5561076A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235591A (ja) * | 1994-02-24 | 1995-09-05 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5561076A (en) | 1996-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |