JPS5850753A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5850753A JPS5850753A JP14775281A JP14775281A JPS5850753A JP S5850753 A JPS5850753 A JP S5850753A JP 14775281 A JP14775281 A JP 14775281A JP 14775281 A JP14775281 A JP 14775281A JP S5850753 A JPS5850753 A JP S5850753A
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- Japan
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- polycrystalline
- shaped groove
- polycrystalline silicon
- silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、特に素子形成領域の
アイソレージ、ンの形成方法に関するものである。
アイソレージ、ンの形成方法に関するものである。
半導体集積回路においては共通の基板上に多くのトラン
ジスタ等の回路素子を形成するが、この時これらの各素
子同志を相互に絶縁分離する必要がある。この絶縁分離
する方法の一つに、絶縁膜アイソレージ、ン（ＩＯＰ：
アイソレーション・パイ・オキサイド・アンド・プリシ
リコン）がある。
ジスタ等の回路素子を形成するが、この時これらの各素
子同志を相互に絶縁分離する必要がある。この絶縁分離
する方法の一つに、絶縁膜アイソレージ、ン（ＩＯＰ：
アイソレーション・パイ・オキサイド・アンド・プリシ
リコン）がある。
この絶縁膜アイソレーションは例えばシリコン半導体基
板上に成長させたエピタキシャル層の半導体素子形成領
域の周囲に工、チングによってＶ字形の溝を形成し、咳
Ｖ溝表面のシリコンを鹸化させて酸化膜を形成させた後
、該Ｖ字形溝を多結晶シリコンで埋めてアイル−シ、ン
パターンとする。
板上に成長させたエピタキシャル層の半導体素子形成領
域の周囲に工、チングによってＶ字形の溝を形成し、咳
Ｖ溝表面のシリコンを鹸化させて酸化膜を形成させた後
、該Ｖ字形溝を多結晶シリコンで埋めてアイル−シ、ン
パターンとする。
第１図から第７図はＶ字形溝による絶縁誤アイソレージ
、ンの製造工程を示す。第１図において１００面のシリ
コン半導体基板１０基板弐面を熱酸化させて二酸化シリ
コン（８１０２）膜２を形成し、その上に窒化シリコン
（８１ｓＮ４）［３をＣＶＤ法などによシ成長させる。
、ンの製造工程を示す。第１図において１００面のシリ
コン半導体基板１０基板弐面を熱酸化させて二酸化シリ
コン（８１０２）膜２を形成し、その上に窒化シリコン
（８１ｓＮ４）［３をＣＶＤ法などによシ成長させる。
次にレジストを塗布してレゾスト膜４を作りフォトノロ
セス法によシアイソレージ、ン形成部分諷しゾスト膜４
をマスクとして窒化シリコン膜３と二酸化シリコン膜２
を選択エツチングし、シリコン半導体基板１のアイソレ
ージ、ン部分Ｉを露出する（第２図）。
セス法によシアイソレージ、ン形成部分諷しゾスト膜４
をマスクとして窒化シリコン膜３と二酸化シリコン膜２
を選択エツチングし、シリコン半導体基板１のアイソレ
ージ、ン部分Ｉを露出する（第２図）。
次に第３図に示すようにレゾスト膜４を除去し、二酸化
シリコン膜２及び窒化シリコン膜３をマスクとして水酸
化カリ（ＫＯＨ）等の異方性エツチング液で１００面の
シリコン半導体基板ｌのアイソレージ、ン部分Ｉを工、
チングしてＶ字形の溝を形成する。次に第４図に示すよ
うに窒化シリコン膜３をマスクとして半導体基板のＶ字
形溝露出表面を熱酸化し、二酸化シリコン膜２ａを形成
する。
シリコン膜２及び窒化シリコン膜３をマスクとして水酸
化カリ（ＫＯＨ）等の異方性エツチング液で１００面の
シリコン半導体基板ｌのアイソレージ、ン部分Ｉを工、
チングしてＶ字形の溝を形成する。次に第４図に示すよ
うに窒化シリコン膜３をマスクとして半導体基板のＶ字
形溝露出表面を熱酸化し、二酸化シリコン膜２ａを形成
する。
次に第５図に示すように、多結晶シリコンを気相成長法
によ、６ｖ字形溝の深さの２倍程度の厚み（例えばＶ字
形溝の深さ４．０μｍの特約８．０μｍ）に成長させて
Ｖ字形溝を−める。次にメカニカルで且つ化学的なポリ
ッシングによ６ｖ字形溝に埋込まれた多結晶シリコンが
残シ他は除去される（第６図）。次に第７図に示すよう
に窒化シリコン膜３をマスクとして多結晶シリコン５の
上部を約５０００〜１００００Ｘ＃化して二酸化シリコ
ン膜２ｂを形成する。この熱酸化の際マスクｊｑｌＪと
しての窒化シリコン膜３の端部、下方のシリコンも酸化
されＢｉｒｄ’ｓ ｂｅａｋが生ずる（第７図のＬ１部
の二酸化シリコン膜）。かかるＢｉｒｄ’ｓ ｂｅａｋ
は半導体素子形成領を減少せしめる丸めに集積度が悪化
する。
によ、６ｖ字形溝の深さの２倍程度の厚み（例えばＶ字
形溝の深さ４．０μｍの特約８．０μｍ）に成長させて
Ｖ字形溝を−める。次にメカニカルで且つ化学的なポリ
ッシングによ６ｖ字形溝に埋込まれた多結晶シリコンが
残シ他は除去される（第６図）。次に第７図に示すよう
に窒化シリコン膜３をマスクとして多結晶シリコン５の
上部を約５０００〜１００００Ｘ＃化して二酸化シリコ
ン膜２ｂを形成する。この熱酸化の際マスクｊｑｌＪと
しての窒化シリコン膜３の端部、下方のシリコンも酸化
されＢｉｒｄ’ｓ ｂｅａｋが生ずる（第７図のＬ１部
の二酸化シリコン膜）。かかるＢｉｒｄ’ｓ ｂｅａｋ
は半導体素子形成領を減少せしめる丸めに集積度が悪化
する。
そこで本発明はこのような点を改善しようとするもので
、■溝に埋め込まれた多結晶シリコンを酸化した際にＢ
Ｉｒｄ’ｓ ｂｅａｋの発生を減少させ集積度を向上さ
せる仁とを目的とする。
、■溝に埋め込まれた多結晶シリコンを酸化した際にＢ
Ｉｒｄ’ｓ ｂｅａｋの発生を減少させ集積度を向上さ
せる仁とを目的とする。
本発明の目的は半導体基板にＶ字形の溝を作シ、熱酸化
によシ二酸化シリコン膜を形成し、該Ｖ字形ｔｓＫ多結
晶シリコンを埋め、その多結晶シリコン層の表面を熱酸
化して二酸化シリコンとしてなるアイソレージ、ンノ臂
ターンを備え九半導体装置の製造方法において、前記多
結晶シリコンを該Ｖ字形溝に埋めた後、該多結晶シリコ
ンに高−坂の不純物をドーピングし、しかる後に低温で
該多結晶シリコンを選択酸化することを特徴とする半導
体装置の製造方法によって達成される。
によシ二酸化シリコン膜を形成し、該Ｖ字形ｔｓＫ多結
晶シリコンを埋め、その多結晶シリコン層の表面を熱酸
化して二酸化シリコンとしてなるアイソレージ、ンノ臂
ターンを備え九半導体装置の製造方法において、前記多
結晶シリコンを該Ｖ字形溝に埋めた後、該多結晶シリコ
ンに高−坂の不純物をドーピングし、しかる後に低温で
該多結晶シリコンを選択酸化することを特徴とする半導
体装置の製造方法によって達成される。
次に実施例を参照しながら本発明の詳細な説明する。
本発明では多結晶シリコン５をＶ字形溝に形成し大径、
第８図に示すように多結晶シリコン５表面にがロン、リ
ン、砒素等の不純物を高濃度にドーピングせしめる（５
′がドーピング部）。ｒ−ピング方法としては拡散又は
イオン注入のいずれでもよいが例えばイオン注入の場合
、５ｘｉｏ 、〜５×１０ α１のドーズ量で且つ加速
電圧を２０〜３０ Ｋ＠Ｖで行なう。このようにしてド
ーピングされた多結晶シリコンは８５０℃〜１０００℃
程度の低温での選択酸化はその酸化速度が早い。例えば
従来１μｍの厚さの二酸化シリプン膜を形成するのに１
０００℃で約３時間要していたが本発明では約２時間に
短縮せしめられた。このようにして形成された本発明の
場合の二酸化シリコン膜２Ｃを第９図に示す。上述の如
く本発明では選択熱酸化の時間が短縮されるのでＢ１ｒ
ｄ’ｓ ｂｅａｋの量が従来より減少せしめられる（
Ｌ２部がＬ１部（第７図）のほぼ１／２となる）。従っ
て、半導体素子形成領域を従来よシ広く−とることが可
能となる。
第８図に示すように多結晶シリコン５表面にがロン、リ
ン、砒素等の不純物を高濃度にドーピングせしめる（５
′がドーピング部）。ｒ−ピング方法としては拡散又は
イオン注入のいずれでもよいが例えばイオン注入の場合
、５ｘｉｏ 、〜５×１０ α１のドーズ量で且つ加速
電圧を２０〜３０ Ｋ＠Ｖで行なう。このようにしてド
ーピングされた多結晶シリコンは８５０℃〜１０００℃
程度の低温での選択酸化はその酸化速度が早い。例えば
従来１μｍの厚さの二酸化シリプン膜を形成するのに１
０００℃で約３時間要していたが本発明では約２時間に
短縮せしめられた。このようにして形成された本発明の
場合の二酸化シリコン膜２Ｃを第９図に示す。上述の如
く本発明では選択熱酸化の時間が短縮されるのでＢ１ｒ
ｄ’ｓ ｂｅａｋの量が従来より減少せしめられる（
Ｌ２部がＬ１部（第７図）のほぼ１／２となる）。従っ
て、半導体素子形成領域を従来よシ広く−とることが可
能となる。
以上説明したように本発明によればＩＯＰ工程のＶ字形
溝に埋め込まれた多結晶シリコンに予め不純物をドーピ
ングし大径、酸化速度の速−熱酸化温度で酸化を行なう
ためＢｌｒｄ’ｓ ｂｅａｋ （Ｄ発生を減少すること
が出来、集積度の向上を図ることが可能となる。
溝に埋め込まれた多結晶シリコンに予め不純物をドーピ
ングし大径、酸化速度の速−熱酸化温度で酸化を行なう
ためＢｌｒｄ’ｓ ｂｅａｋ （Ｄ発生を減少すること
が出来、集積度の向上を図ることが可能となる。
なお、本発明はＶ字形溝に限らず他の熾状の溝に対して
の多結晶シリコン埋め込みグロセスにも使用可能である
。
の多結晶シリコン埋め込みグロセスにも使用可能である
。
第１図〜第７図は従来方法によるＩＯＰ工程を説明する
断面図、第８図、第９図は本発明の実施例を示すＷｒ面
図である。 １−・シリコン半導体基板、２．２ｍ、２ｂ。 ２ｃ・：・二酸化シリコン膜、３−・・窒化シリコン膜
、４・・・レゾスト膜、５・・・多結晶シリコン。 第１図 第２＠ 第３図 第４図 第５図 第６図 第７図 ′。
断面図、第８図、第９図は本発明の実施例を示すＷｒ面
図である。 １−・シリコン半導体基板、２．２ｍ、２ｂ。 ２ｃ・：・二酸化シリコン膜、３−・・窒化シリコン膜
、４・・・レゾスト膜、５・・・多結晶シリコン。 第１図 第２＠ 第３図 第４図 第５図 第６図 第７図 ′。
Claims (1)
- 【特許請求の範囲】 １、半導体基板にＶ字形の溝を作ル、熱酸化によシ二酸
化シリーン膜を形成し、該Ｖ字形溝′に多結晶シリコン
を埋め、その多結晶シリコン層の表面を熱酸化して二酸
化シリコンとしてなるアイソレージ嘗ンノｌターンを備
えた半導体装置の製造方法において、 前記多結晶シリコンを該Ｖ字形溝に埋めた後、該多結晶
シリコンに高濃度の不純物をドーピングし、しかる後に
低温で該多結晶シリコンを選択酸化することを特徴とす
る半導体装置め製造方法。 ２．８５０℃な−１，１０００℃の温度で前記多結晶シ
リフンを選択酸化することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14775281A JPS5850753A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14775281A JPS5850753A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850753A true JPS5850753A (ja) | 1983-03-25 |
Family
ID=15437341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14775281A Pending JPS5850753A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850753A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609138A (ja) * | 1983-02-25 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60150780A (ja) * | 1984-01-18 | 1985-08-08 | 松下電工株式会社 | ヘア−カツタ |
| JPH02135756A (ja) * | 1988-11-16 | 1990-05-24 | Nec Corp | トレンチアイソレーションを有する半導体装置の製造方法 |
| US6127242A (en) * | 1994-02-10 | 2000-10-03 | Micron Technology, Inc. | Method for semiconductor device isolation using oxygen and nitrogen ion implantations to reduce lateral encroachment |
| JP2014053633A (ja) * | 2013-10-28 | 2014-03-20 | Rohm Co Ltd | トレンチ型半導体素子の製造方法 |
-
1981
- 1981-09-21 JP JP14775281A patent/JPS5850753A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609138A (ja) * | 1983-02-25 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60150780A (ja) * | 1984-01-18 | 1985-08-08 | 松下電工株式会社 | ヘア−カツタ |
| JPH0124515B2 (ja) * | 1984-01-18 | 1989-05-11 | Matsushita Electric Works Ltd | |
| JPH02135756A (ja) * | 1988-11-16 | 1990-05-24 | Nec Corp | トレンチアイソレーションを有する半導体装置の製造方法 |
| US6127242A (en) * | 1994-02-10 | 2000-10-03 | Micron Technology, Inc. | Method for semiconductor device isolation using oxygen and nitrogen ion implantations to reduce lateral encroachment |
| JP2014053633A (ja) * | 2013-10-28 | 2014-03-20 | Rohm Co Ltd | トレンチ型半導体素子の製造方法 |
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