JPS58220443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58220443A JPS58220443A JP57103314A JP10331482A JPS58220443A JP S58220443 A JPS58220443 A JP S58220443A JP 57103314 A JP57103314 A JP 57103314A JP 10331482 A JP10331482 A JP 10331482A JP S58220443 A JPS58220443 A JP S58220443A
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- JP
- Japan
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- film
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- groove
- manufacturing
- oxide film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に、素子分離
領域の形成工程を改良した半導体装置の製造方法に係る
。
領域の形成工程を改良した半導体装置の製造方法に係る
。
従来、半導体装置の製造においては、選択酸化法により
半導体基板表面にフィールド酸化膜を形成し、このフィ
ールド酸化膜によって素子間の分離を行なりている。例
えば、nチャンネルMO8ICの製造においては、第1
図に示す如く選択酸化法にlby型半導体基板1表面に
フィールド酸化膜2を形成し、このフィールド酸化膜2
で分離された複数の島状の基板1領域上にダート酸化膜
3・・・を介してf−)電極4・・・を夫夫選択的に形
成した後、該ダート電極4・・・及びフィールド酸化膜
2をマスクとしてn型不純物、例えば砒素を基板1にイ
オン注入し、活性化してソース、ドレイン領域としての
針型領域5・・:を形成する。また、0MO8ICの製
造においては、第2図に示す如くp型半導体基板11表
面Kn−ウェル領域12を選択的に形成し、選択酸化法
によりn−ウェル領域12周辺にフィールド酸化膜13
を形成し、フィールド酸化膜13で分離された島状の基
板11領域及びn−ウェル領域12に夫々f−)酸化膜
141m14gを介してf−)電極’5ks15Bを形
成した後、基板。
半導体基板表面にフィールド酸化膜を形成し、このフィ
ールド酸化膜によって素子間の分離を行なりている。例
えば、nチャンネルMO8ICの製造においては、第1
図に示す如く選択酸化法にlby型半導体基板1表面に
フィールド酸化膜2を形成し、このフィールド酸化膜2
で分離された複数の島状の基板1領域上にダート酸化膜
3・・・を介してf−)電極4・・・を夫夫選択的に形
成した後、該ダート電極4・・・及びフィールド酸化膜
2をマスクとしてn型不純物、例えば砒素を基板1にイ
オン注入し、活性化してソース、ドレイン領域としての
針型領域5・・:を形成する。また、0MO8ICの製
造においては、第2図に示す如くp型半導体基板11表
面Kn−ウェル領域12を選択的に形成し、選択酸化法
によりn−ウェル領域12周辺にフィールド酸化膜13
を形成し、フィールド酸化膜13で分離された島状の基
板11領域及びn−ウェル領域12に夫々f−)酸化膜
141m14gを介してf−)電極’5ks15Bを形
成した後、基板。
1領域にソース、ドレイン領域としてのrl+fi領域
16・・・、n−ウェル領域12にソース、ドレイン領
域としてのp十型領域17・・・を形成する。
16・・・、n−ウェル領域12にソース、ドレイン領
域としてのp十型領域17・・・を形成する。
しかしながら、上述したnチャンネルMO8ICや0M
O8ICの製造工程での選択酸化法はシリコン窒化膜ノ
fターンを耐酸化性マスクとして用いて高温、長時間の
熱酸化処理を必要とするため、基板表面へのホワイトリ
ゼンの祖成や基板内への結晶欠陥の発生等によυ素子特
性を劣化させ、更に特有のパー□ドピークの発生により
素子分離領域の微細化が制限されるという欠点があった
。
O8ICの製造工程での選択酸化法はシリコン窒化膜ノ
fターンを耐酸化性マスクとして用いて高温、長時間の
熱酸化処理を必要とするため、基板表面へのホワイトリ
ゼンの祖成や基板内への結晶欠陥の発生等によυ素子特
性を劣化させ、更に特有のパー□ドピークの発生により
素子分離領域の微細化が制限されるという欠点があった
。
また、特に0MO8ICにおいては、n−ウェル領域1
2周辺部、例えば基板11表面のn十型領域16とウェ
ル領域12表面のp十型領域17との間にラッチア、デ
の防止対策として通常10μm程度のフィールド領域1
3を形成する必要があるため、高集積化が困難であった
。
2周辺部、例えば基板11表面のn十型領域16とウェ
ル領域12表面のp十型領域17との間にラッチア、デ
の防止対策として通常10μm程度のフィールド領域1
3を形成する必要があるため、高集積化が困難であった
。
とするものである。
本発明は半導体基板(単結晶シリコン基板)に異方性工
、チングによ如細い幅の溝部を形成し、熱酸化等によυ
溝部内面に薄い酸化膜を形成し、更に基板全面に非単結
晶シリコン膜を溝部内に十分埋まるように堆積し、工、
チノ東・ツク法により非単結晶シリコン膜を表面からエ
ツチングして溝部内に非単結晶シリコン体を残存させた
後、低温ウェット酸化を施し単結晶シリコン基板と非単
結晶シリコンとの酸化レートの差を利用して露出した非
単結晶シリコン体表面に厚い酸化膜を成長させることに
よって、溝部内にその内面と接する薄い酸化膜及び上面
の厚い酸化膜で囲われた非単結晶シリコン体を形成し、
これを素子分離領域として用いることを骨子とする。
、チングによ如細い幅の溝部を形成し、熱酸化等によυ
溝部内面に薄い酸化膜を形成し、更に基板全面に非単結
晶シリコン膜を溝部内に十分埋まるように堆積し、工、
チノ東・ツク法により非単結晶シリコン膜を表面からエ
ツチングして溝部内に非単結晶シリコン体を残存させた
後、低温ウェット酸化を施し単結晶シリコン基板と非単
結晶シリコンとの酸化レートの差を利用して露出した非
単結晶シリコン体表面に厚い酸化膜を成長させることに
よって、溝部内にその内面と接する薄い酸化膜及び上面
の厚い酸化膜で囲われた非単結晶シリコン体を形成し、
これを素子分離領域として用いることを骨子とする。
次に、本発明をCMO8の製造に適用した例について第
3図(色)〜(h)を参照して説明する。
3図(色)〜(h)を参照して説明する。
中まず、p型巣結晶シリコン基板101のn−ウェル形
成予定部にn型不純物、例えばリンを選択的にイオン注
入し、基板101にリンイオン注入層102・・・を形
成した。つづいて、基板101全面に5102 膜10
3を堆積した後、フォトエツチング技術により溝部形成
予定部の5tO2膜103部分に例えば幅1μmの開孔
部104を形成した(第3図(a)図示)。つづいて、
5102膜103をマスクとして基板を反応性イオンエ
ツチング法等の異方性工、チング法によって選択エツチ
ングしてリンイオン注入層101周辺に幅1μm、深さ
5μmの格子状の溝部105を形成した(第3図伽)図
示)。
成予定部にn型不純物、例えばリンを選択的にイオン注
入し、基板101にリンイオン注入層102・・・を形
成した。つづいて、基板101全面に5102 膜10
3を堆積した後、フォトエツチング技術により溝部形成
予定部の5tO2膜103部分に例えば幅1μmの開孔
部104を形成した(第3図(a)図示)。つづいて、
5102膜103をマスクとして基板を反応性イオンエ
ツチング法等の異方性工、チング法によって選択エツチ
ングしてリンイオン注入層101周辺に幅1μm、深さ
5μmの格子状の溝部105を形成した(第3図伽)図
示)。
(11)次いで、5102膜103を例えばNH2F
溶液にて全て除去した後、熱酸化処理を施して溝部10
5内面及び基板101表面に例えば厚さ10001の酸
化膜106を成長させた。2づいて、全面に例えば厚さ
1μmの多結晶シリコン膜を堆積して溝部105内を充
分に埋めた後、全面に例えばリンをイオン注入して多結
晶シリコン膜にドープさせn型多結晶シリコン膜107
とした(第3図(、)図示)。
溶液にて全て除去した後、熱酸化処理を施して溝部10
5内面及び基板101表面に例えば厚さ10001の酸
化膜106を成長させた。2づいて、全面に例えば厚さ
1μmの多結晶シリコン膜を堆積して溝部105内を充
分に埋めた後、全面に例えばリンをイオン注入して多結
晶シリコン膜にドープさせn型多結晶シリコン膜107
とした(第3図(、)図示)。
411)次いf、n型多結晶シリコン膜107をその膜
厚分だけ工、チ/々ツクして前記溝部106内に酸化膜
106を介してn型多結晶シリコ7体108を埋込んだ
(第3図(d)図示)。つづいて、第3図(、>に示す
如く基板101表面の酸化膜106を例えばNu4F溶
液にて工、チング除去した(第3図(、)図示)。
厚分だけ工、チ/々ツクして前記溝部106内に酸化膜
106を介してn型多結晶シリコ7体108を埋込んだ
(第3図(d)図示)。つづいて、第3図(、>に示す
如く基板101表面の酸化膜106を例えばNu4F溶
液にて工、チング除去した(第3図(、)図示)。
4V1次い1、例えば、8oo辷・。つ82.酸素雰囲
気中で熱酸化処理を施した。この時、単結晶シリコン基
板101と埋込まれたn型多結晶シリコ7体108との
酸化レートの差により基板101表面に薄い酸化膜10
9が、露出するn型多結晶7937体108表面に厚い
酸化膜110が形成された(第3図(f)図示)。つづ
いて、単結晶シリコン基板101表面の薄い酸化膜10
9をエッチバックした。これによシ溝部105とこの溝
部105内に酸化膜106を介して埋込まれ上面に厚い
酸化膜110を有するh型多結晶シリコン体10gとか
らなる素子分離領域111が形成された(第3図(g)
図示)。
気中で熱酸化処理を施した。この時、単結晶シリコン基
板101と埋込まれたn型多結晶シリコ7体108との
酸化レートの差により基板101表面に薄い酸化膜10
9が、露出するn型多結晶7937体108表面に厚い
酸化膜110が形成された(第3図(f)図示)。つづ
いて、単結晶シリコン基板101表面の薄い酸化膜10
9をエッチバックした。これによシ溝部105とこの溝
部105内に酸化膜106を介して埋込まれ上面に厚い
酸化膜110を有するh型多結晶シリコン体10gとか
らなる素子分離領域111が形成された(第3図(g)
図示)。
M次いで、基板101のリンイオン注入層102をド゛
ライブインして前記溝部105よυ浅いn−ウェル領域
112を形成した。つづいて、常法に従って素子分離領
域11ノで分離されたn−ウェル領域112及び島状の
基板101領域上に夫々f−)酸化膜1131+113
m を介して例えば多結晶シリコンからなるダート電極
7141 s I J 4.*、を形成した。ひきつづ
き、注入し、活性化してウェル領域112にソース、1
ドレイン領域としてのp十型領域115・・・を、島状
の基板101領域に電極取出し用p十型領域116・・
・を、夫々形成した。更に島状の基板101領域及びn
−ウェル領域112にn型不純物9例えば砒素を選択的
にイオン注入し、活性化して島状の基板101領域にソ
ース、ドレイン領域としてのn生型領域117・・・を
、ウェル領域112に電源取出し用n十型領域118・
・・を夫々形成して0MO8ICを製造した(第3図(
h)図示)。
ライブインして前記溝部105よυ浅いn−ウェル領域
112を形成した。つづいて、常法に従って素子分離領
域11ノで分離されたn−ウェル領域112及び島状の
基板101領域上に夫々f−)酸化膜1131+113
m を介して例えば多結晶シリコンからなるダート電極
7141 s I J 4.*、を形成した。ひきつづ
き、注入し、活性化してウェル領域112にソース、1
ドレイン領域としてのp十型領域115・・・を、島状
の基板101領域に電極取出し用p十型領域116・・
・を、夫々形成した。更に島状の基板101領域及びn
−ウェル領域112にn型不純物9例えば砒素を選択的
にイオン注入し、活性化して島状の基板101領域にソ
ース、ドレイン領域としてのn生型領域117・・・を
、ウェル領域112に電源取出し用n十型領域118・
・・を夫々形成して0MO8ICを製造した(第3図(
h)図示)。
しかして、本発明方法によれば次のような種種の効果を
有する。
有する。
■選択酸化法の如くシリコン窒化膜・母ターンをマスク
とした高温長時間の熱酸化処理が不要なため、基板10
1表面へのホワイトリデンの生成を解消できると共に基
板101内への結晶欠陥の発生等を防止できる。その結
果、素子特性の良好な0MO8を得ることができる。
とした高温長時間の熱酸化処理が不要なため、基板10
1表面へのホワイトリデンの生成を解消できると共に基
板101内への結晶欠陥の発生等を防止できる。その結
果、素子特性の良好な0MO8を得ることができる。
■選択酸化法の如くノ々−ドビークの発生を解消でき、
溝部形成のだめの5IO2膜103の開孔部104のマ
スク寸法で素子分離領域111の寸法を決定でき、微細
な素子分離領域111の形成が可能となる。
溝部形成のだめの5IO2膜103の開孔部104のマ
スク寸法で素子分離領域111の寸法を決定でき、微細
な素子分離領域111の形成が可能となる。
■素子分離領域111は溝部105とこの溝部105内
に薄い酸化膜6を介して埋設された基板10ノの熱膨張
係数と近似したれ型多結晶シリコン体JOB等で構成さ
れているため、素子分離領域111形成後の何回かの熱
処理工程において基板101に発生するストレスを81
02を埋込み材として用いる場合に比べて抑制でき、電
気的特性の向上を図ることができる。
に薄い酸化膜6を介して埋設された基板10ノの熱膨張
係数と近似したれ型多結晶シリコン体JOB等で構成さ
れているため、素子分離領域111形成後の何回かの熱
処理工程において基板101に発生するストレスを81
02を埋込み材として用いる場合に比べて抑制でき、電
気的特性の向上を図ることができる。
■上記実施例の如く3μm程度深い溝部105を形成す
ることによって、リンイオン注入層102の拡散によシ
形成されたi−ウェル領域112とp型単結晶シリコン
基板101との境界に素子分離領域111を設けること
ができるため、0MO8特有の寄生パイI−2トランジ
スタによるラッチア、!現象を効果的に防止できる。
ることによって、リンイオン注入層102の拡散によシ
形成されたi−ウェル領域112とp型単結晶シリコン
基板101との境界に素子分離領域111を設けること
ができるため、0MO8特有の寄生パイI−2トランジ
スタによるラッチア、!現象を効果的に防止できる。
その結果、従来ラッチア、ゾを防止するために必要とし
たウェル領域周辺の広いフィールド酸化膜(6μm前後
)を1μm前後に縮小でき、高集精度の0MO8ICを
得ることができる。
たウェル領域周辺の広いフィールド酸化膜(6μm前後
)を1μm前後に縮小でき、高集精度の0MO8ICを
得ることができる。
■素子分離領域111の形成後にリンイオン注入層10
2の熱拡散を行なえば、該拡散時に不可礁的に起こる横
方向拡散を基板101に埋込んだ深い素子分離領域11
1により阻止してその拡散を零にすることができる。そ
の結果n−ウェル領域112の横方向の拡散を零にする
ことによりても、高集積度の0MO8ICを得ることが
できる。
2の熱拡散を行なえば、該拡散時に不可礁的に起こる横
方向拡散を基板101に埋込んだ深い素子分離領域11
1により阻止してその拡散を零にすることができる。そ
の結果n−ウェル領域112の横方向の拡散を零にする
ことによりても、高集積度の0MO8ICを得ることが
できる。
なお、上記実施例では溝部形成のマスク材として5tO
2膜を用いたが、この他81.N4膜やレジスト膜等を
用いてもよい。
2膜を用いたが、この他81.N4膜やレジスト膜等を
用いてもよい。
上記実施例では絶縁性薄膜として熱酸化による酸化膜を
用いたが、CVD −5to2薄膜等を用いてもよい。
用いたが、CVD −5to2薄膜等を用いてもよい。
上記実施例では非単結晶シリコンとしてn型多結晶シリ
コンを用いたが、この他ノンドーゾ多結晶シリコン、非
晶質シリコンを用いてもよい。
コンを用いたが、この他ノンドーゾ多結晶シリコン、非
晶質シリコンを用いてもよい。
本発明は上記実施例の如きCMOICの製造のみに限ら
ず、nチャンネルMO8IC% pチャンネルMO8I
C等の製造にも同様に適用できる。
ず、nチャンネルMO8IC% pチャンネルMO8I
C等の製造にも同様に適用できる。
以上詳述した如く、本発明によれば高温、長時間の熱酸
化処理を行なうことなく、平坦で、半導体基板と熱膨張
係数が近似した非単結晶シリコン体を埋込んだ所期目的
のマスク設計どおりの微細かつ任意深さの素子分離領域
を形成でき、ひいては素子分離領域で囲まれた島状の素
子形成領域にトランジスタ等を形成することによって高
信頼性、高性能、高集積度の半導体装置を製造し得る方
法を提供できる。
化処理を行なうことなく、平坦で、半導体基板と熱膨張
係数が近似した非単結晶シリコン体を埋込んだ所期目的
のマスク設計どおりの微細かつ任意深さの素子分離領域
を形成でき、ひいては素子分離領域で囲まれた島状の素
子形成領域にトランジスタ等を形成することによって高
信頼性、高性能、高集積度の半導体装置を製造し得る方
法を提供できる。
第1図は従来の選択酸化法を適用したnチャンネルMO
8ICの断面図、第2図は従来の選択酸化法を適用した
0MO8ICの断面図、第3図(、)〜(h)は本発明
の実施例、に□おけるCMOS I Cの製造工程を示
す断面図である。 101・・・p型車結晶シリコン基板、1o5・・・溝
部、106・・・薄い酸化膜、108・・・n型多結晶
シリコン体、110・・・厚い酸化膜、111・・・素
子分離領域、112・・・n−ウェル領域、1131+
1132・・・ダート酸化膜、114’+*114m・
・・r−ト電極、115・・・p十型領域、117・・
・n十型領域。 出願人代理人 弁理士 鈴 江 武 彦第1図 箪2図
8ICの断面図、第2図は従来の選択酸化法を適用した
0MO8ICの断面図、第3図(、)〜(h)は本発明
の実施例、に□おけるCMOS I Cの製造工程を示
す断面図である。 101・・・p型車結晶シリコン基板、1o5・・・溝
部、106・・・薄い酸化膜、108・・・n型多結晶
シリコン体、110・・・厚い酸化膜、111・・・素
子分離領域、112・・・n−ウェル領域、1131+
1132・・・ダート酸化膜、114’+*114m・
・・r−ト電極、115・・・p十型領域、117・・
・n十型領域。 出願人代理人 弁理士 鈴 江 武 彦第1図 箪2図
Claims (6)
- (1)半導体基板を選択的にエツチング除去して溝部を
形成する工程と、この溝部内面に絶縁性薄膜を形成する
工程と、前記溝部内に非単結晶シリコン体を該絶縁性薄
膜を介して埋め込む工程、と、熱酸化処理を施して基板
表面及び非単結晶シリコン体表面に酸化膜を成長させる
工程と、少なくとも基板表面の酸化膜を除去するととに
より、溝部及び該溝部内に絶縁性薄膜を介して埋込まれ
上面に厚い酸化膜を有する非単結晶シリコン体からなる
素子分離領域を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。 - (2)溝部の形成を、半導体基板上に選択的に設けられ
たSIO又はSi3N4のマスク材を用いて工、チング
することによυ行なうことを特徴とする特許請求の範囲
第1項記載の半導体装置の製造方法。 - (3)溝部内面への絶縁性薄膜の形成を、熱酸化により
行なう仁とを特徴とする特許請求の範囲第1項記載の半
導体装置の製造方法。 - (4)溝部内に非単結晶シリコン体を絶縁性薄膜を介し
て埋込む工程を、半導体基板上に非単結晶シリニン膜を
前記溝部が十分塞がるように堆積した後該非単結晶シリ
コン膜をエッチバック法を用いて除去することによシ行
なうことを特徴とする特許請求の範囲第1項記載の半導
体装置の製造方法。 - (5)熱酸化処理を、1000℃以下のウニ。 ト酸化雰囲気中で行なうことを特徴とする特許d請求の
範囲第1項記載の半導体装置の製造方法。 - (6)゛−熱酸化処理によ多形成された少なくとも半導
体基板表面の酸化膜の除去を、工、チノ1゜り法を用い
て行なうことを特徴とする特許請求の範囲第1項又は第
5項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57103314A JPS58220443A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57103314A JPS58220443A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58220443A true JPS58220443A (ja) | 1983-12-22 |
Family
ID=14350735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57103314A Pending JPS58220443A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58220443A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61500140A (ja) * | 1983-10-11 | 1986-01-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 相補型金属−酸化物−半導体デバイスを含む半導体回路 |
JPS6143469A (ja) * | 1984-08-07 | 1986-03-03 | コミツサレ・ア・レナジイ・アトミツク | Cmos集積回路および該集積回路の電気絶縁領域製造方法 |
JPS61194767A (ja) * | 1985-02-22 | 1986-08-29 | Nec Corp | 相補型mos半導体装置の製造方法 |
JPS6290965A (ja) * | 1985-09-30 | 1987-04-25 | Toshiba Corp | Cmos半導体装置 |
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KR19980034610A (ko) * | 1996-11-08 | 1998-08-05 | 문정환 | 반도체장치의 소자격리방법 |
Citations (1)
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---|---|---|---|---|
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-
1982
- 1982-06-16 JP JP57103314A patent/JPS58220443A/ja active Pending
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