JPS61500140A - 相補型金属−酸化物−半導体デバイスを含む半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 相補型金属−酸化物一半導体デバイス を含む半導体回路 本発明の背景 本発明は一般的には半導体デバイス、具体的には相補型金属−酸化物一半導体デ バイスを含む集積回路に係る。

相補型金属−酸化物一半導体（ＣＭＯ８）集積回路デバイスは、同じ基板上にｎ 及びｐチャネルの両方の電界効果トランジスタ（ＦＥＴ　）を含む。周知のよう に、一般的に基板上で異なるトランジスタを、できるだけ近接させる配置にする ことが望ましいが、従来の制約は、もし隣接する異なる型のトランジスタ（たと えばｐ及びｎチャネル電界効果トランジスタ）が相互に接近しすき゛ると、それ らはそれらの間に漏れ電流が流れることにより、電気的に相互作用したり、へ＼ ラッチアップ〃が生じ好ましくない。周知の解の一つは、隣接するトランジスタ 間の基板中に延びる誘電体で満ちた溝を、用いることである。

しかし、７一つの問題は、そのような溝を含む半導体基板は、従来著しく割たや すいことである。また、隣接するトランジスタ間を適切に分離するために、比較 的深い溝が必要とされた。しかし、溝が深くなればなるだけ、より長くかつより 高価な製作プロセスを必要とし、基板はより割れやすくなる。

本発明の要約 本発明の一部として、従来技術の溝を含む基板が割れる主要な原因は、溝が完全 には誘電材料で満されておらず、その中に空孔が存在することにあることを発見 した。

この発見に基き、本発明のデバイスで用いられる溝は、誘電材料で完全に満され 、そのように完全に満すのを容易にするために、溝の壁は上方に向ってわずかに 広がるが、垂直から１０度は越えない。

本発明の実施例に従うと、溝は高濃度ドープ半導体材料中へ延び、溝で分離され たトランジスタ間の漏れ電流に対する障壁を作る。そのような漏れ電流障壁が存 在すると、そうでない場合に必要とされる溝の深さを、減す第１図は本発明のＣ ＭＯＳデバイスの第１の実施例の断面図、 第２〜３図は本発明のＣＭＯＳデバイスの第２及び第３の実施例の断面図である 。

詳細な記述 本発明についてシリコンの基板内に配置された複数の電界効果トランジスタを含 む集積回路に関して述べる。

シリコン基板の場合、溝を満す材料は多結晶又はアモルファスシリコン（以後Ｎ ポリシリコン〃とよぶ）から成るのが好ましい。なぜならば、そのよ−うな材料 は適切に設計された溝を完全に満すように、容、易に堆積でき、その熱膨張係数 はシリコン基板と同じだからである。これ・５　ら両方の条件、すなわち完全に 空孔を含まず、満すことができ、膨張係数の調和がとれることは、溝を含む基板 が著しく割れやすいという従来技術の問題を避けるために本質的である。

溝をポリシリコンで満すことは、従来知られていたが、二酸化シリコンも使用さ れ、亀裂の問題に関しては、二つの材料間で差はなかった。しかし、二酸化シリ コンは、シリコン基板に対しては適切な充てん材ではないことを本発明者らは見 出した。それはこれら材料の熱膨張係数が著しく異なることによる。

他の基板と充てん材料との組合せも使用できる。たとえば、ガリウムひ素の基板 中の溝を、周知の方法で堆積させた多結晶ガリウムひ素で満すことが可能である 。

一般に、充てん材料が溝の壁に連光に固着する限り、材料の熱膨張係数が３倍以 内で一致するならば、同一材料でない基板とともに、充てん材料を使用すること ができる。

従って、たとえば堆積が容易であり、熱膨張係数の調和がよいため、ポリシリコ ンはガリウムひ素及び同様のｍ−ｒｖ＜’ｂ合物の基板′中の充てん材料として 用いるのに良い候補である。

第１図に示されるように、本発明の第１の実施例のデバイスは、約１０”　ｃｍ −３ないし約１０１７ｚ−３の範囲のドーピングレベルのｐ形伝導形（ｎ形伝導 形もまた使用できる）バルク領域（３０）を有するシリコンの基板（２０）を含 む。約１０１５ｃｍ−３より低いドーピングレベルは、ラッチアップの可能性を 十分下るために、好捷しくないほど深い溝を必要とするため、好ましくない。

基板（２０）は捷た、表面（５０）から延びるたとえばｎ形伝導形の、バルク領 域（３０）とは相対する伝導形のタブ（４０）を含む。タブ（４０）の深さは約 １／２ｍより大きいことが望ましく、一方タブ（４０）の垂直方向の積分された ドーピングレベル、すなわちタブ（４０）の深さ全体に渡るタブ（４０）のドー ピングレベルの積分は、約１０１２ないし約１０”’ｚ−２、好ましくは約１０ １３ｗ−２である。深さが約１／２μｍ以下あるいはドーピングレベルが約１０ １２ｃｍ−２以下であると、（タブ（４０）中に形成されるＦＥＴの）ソースか らバルク領域（３０）への、好１しくないパンチスルーが、しばしば生じる。

デバイスは溝（１４０）を含み、それはラッチアップを防止するか、その可能性 を本質的に下る。溝はシリコン基板（２０）中に形成され、タブ（４０）中に形 成された１ないし複数のｐチャネルＦＥＴを、バルク領域（３０）中に製作され た１ないし複数のｎチャネルＦＥＴから分離する。すなわち、溝はタブ（４０） 中のＦＥＴを囲む。好捷しくば、溝（１４０）はタブ（４０）の製作後、ＦＥＴ の製作前に形成きれるのが一好捷しく、タブ（４０）及びバルク領域（３０）の 接合部に配置されるのが望ましい。

先に注意したように、その後の高温プロセス生起りうる亀裂の発生を防ぐため、 溝は完全に満すことが本質的である。好ましい充てん材料（１６０）はポリシリ コンで、それはたとえば周知の通常の化学気相堆積（ＣＶＤ）技術を用いて、溝 （１４０）中に、容易に堆積させられる。

本発明に従うと、ポリシリコン中の亀裂又は空孔を避けるために、二つの条件が 満され好ましい。第１は溝側壁（１５０）と基板表面（５０）の法線間の角（第 １図中にαと印されている）は、約５ないし１０度であることである。より急峻 な（たとえば垂直な）壁あるいは更に悪く、負の角度の壁（たとえば底に向って 広がる溝）を有する溝は、完全に満すことが、非常に困難である。

広がる方向の溝の壁では、堆積プロセス中、充てん材料の壁によるマスク効果が 避けられる。逆に１０度を越える壁の角度を有する溝は、あまシに広くなりすぎ 、そのためトランジスタ間隔を小さくするという目的に反する。

第２の条件は、溝の充てんプロセス中堆積されるポリシリコンの厚さは、溝を少 くとも完全に満すものであることが適当である。この結果を確実に得るために、 わずかに過剰の厚さにし、溝の上にある過剰の材料ば、周知のプロセスを用いて 、わずかにエツチングをして除く。

漏れ電流が流れるのを防ぎ、基板（２０）からポリシリコン（１６０）中へのド ーパントの拡散を防ぐため、溝（１４０）はその内部表面を被覆する誘電体材料 の比較的薄い層（約２　ｅＶ以上の禁制帯をもつ材料）（１７０）を含むことが 好ましい。有用な誘電体材料には、周知の方式で堆積されたＳ４．Ｏ及びＳ％Ｎ 、が含まれる。誘電体層（１７０）の厚さくもし用いるならば）は、約２００オ ングストローム（Ａ）ないし約５０００への範囲にある。約２００Ａ以下の厚さ は、ポリシリコンを貫く短絡を防ぐために効果的でないため望ましくない。約５ ０００人を越える厚さは、高温プロセス中、亀裂が形成され、かつ被膜（１７０ ）と溝壁（１５０）界面に転位が発生するため、望ましくない。

たとえば周知のマスキング及びエツチングプロセスによる溝の形成技術が使用で きる。溝を形成するための基板のエツチングは、周知の反応性イオンエツチング プロセスで行うのが好ましい。一般に知られているように、エツチングプロセス の速度を制御することにより、溝の壁の傾斜の角は、選択することができる。

第２図を参照すると、本発明のデバイスの第２の実施例は、以下の点が第１の実 施例と異る。すなわち、基板（２０）は比較的高濃度ドープのたとえばｐ形伝導 形のバルク領域（３２）を含み、それは伝導形が領域（３２）と同じで、あまシ 高濃度にドープされず、（バルク領域（３２）に比べ）比較的薄い層（３４）を 支持している。

層（３４）はたとえば通常の気相エピタキシーを用いて、バルク領域（３２）上 に、エピタキシャル成長させるのが好ましい。たとえば、ｎ形伝導形のタブ（４ ０）が、中程度にドープされた層（３４）中に形成され、溝（１４０）は層（３ ４）の厚さを貫いて、少くとも高濃度ドープバルク領域（３２）まで延びる。こ の構成の利点は、溝（１４０）の深さが（第１の実施例で用いられた溝に比べ） 減少することである。なぜならば、バルク領域（３２）内の高濃度ドーピングは 、そうしなければ２個のＭＯＳデバイス間のラッチアップを起すであろう、それ を通る少数キャリヤの寿命を短くするからである。

バルク領域（３２）内のドーピングレベルは、約１０１７ないし約１０”　ｃｍ −３で、約１０２０ｃｍ　−３が好ましい。約１０１７ｃｍ−３以下のドーピン グレベルは好ましくない。なぜならば、そのように低いドーピングレベルは、ラ ッチアップの可能性をあまシ下げないからである。約１０”　ｃｍ−３以上のド ーピングレベルも好ましくない。なぜならば、そのような高ドーピングレベルは 、バルク領域（３２）から層（３４）中へのドーパントの好捷しくないほど大き な外方拡散を生じるからである。

層（３４）は約１μｍから約１０μｍの範囲の厚さと、約１０１４ないし約１０ Ｉ７ｃｍ−”の範囲のドーピングレベルを有す殉・ タブ（４０）は約７２μｍ以上で、層（３４）の厚さよりは小さな厚さと、約１ ０１２ないし約１０”　ｃｍ−２の範囲の垂直方向積分ドーピングレベルを有す る。

第３図を参照すると、本発明のデバイスの第３の実施例は、一般的に第２の実施 例と同様であるが、溝（１４０）の深さが溝の底からバルク領域（３２）中に延 る層（３４）内の比較的高濃度ドープ領域（１９０）の深ざだけ減少することが 異る。領域（１９０）の伝導形とドーピングレベルは、バルク領域（３２）と同 じであり、従って領域自９０）はバルク領域（３２）が層（３４）中に本質的に 延びたものである。領域（１９０）はバルク領域（３２）と同じ目的を果す、す なわち、（溝の深さは減少するが）それを貫く少数キャリヤの寿命を減す。

領域（１９０）は（領域（１９０）を■“　伝導形とするか、ｐ＋伝導形とする かに依存して）ドナ又はアクセプタイオンを、溝の底部に隣接した半導体材料中 に注入し、次に熱処理でこれらのイオンをバルク領域（３２）中に拡散させるこ とにより、形成する。イオンは垂直方向と横方向の両方に拡散するから、垂直方 向の拡散、従って領域（１９０）の深さは、ドーパントのタブ（４ｏ）中への好 ましくない横方向拡散を避けるため、約４μｍ以下が好ましい。

イオン注入は溝（１４０）の壁土に誘電体層（１７０）を形成した後（ポリシリ コンの堆積前に）行うのが好ましい。溝の側壁（１５０）は（第４図に示される ように）垂直方向に対し傾いており、イオンは本質的に垂直な軌跡に従い動くか ら、溝の側壁に入射したイオンは、下の半導体材料に到達するためには、溝の底 に入射したイオンよ見誘電体材料をよシ厚く浸透しなければならない。

従って、もし存在するならば、比較的わずかのイオンが、タブ（４０）中の側壁 （１５０）をつきぬける。

もし、たとえば、ホウ素イオンのようなアクセプタイオンを、領域（１９０）を ドープするために用いるならば、有用なドーパント注入レベル（単位面積当シの ドーパント）は約１０１４ないし約１０１７ｃｍ−２である。約１０’　ｃｍ　 −２より低い注入レベルは、好ましくない。なぜならば、それでは領域（１９０ ）中のドーパント濃度（単位面積当りのドーパント）は、好寸しくないほど低く なるからである。約１０１７ｃＴｎ−２より高い注入レベルは好１しくない。

なぜならば、そのように高い注入レベルは、望ましいドーパント濃度を達成する のに必要な値よシ高く、行うのに好捷しくないほど長時間を必要とするからであ る。

ＦＩＧ、　１ ＦＩＧ、　２ ＦＩＧ、　３ 国際調査報告 窮１頁の続き 優先権主張　０１９８坪１０月１１日［相］米国（Ｕ　Ｓ）［株］５４０６２４ り発　明　者　パリ口、ルイス　カール　アメリカ合衆国ティ　ドライヴ ０７０６０　ニュージャーシイ、ウオーレン、クリス

Claims (3)

【特許請求の範囲】
1. １．基板の表面（５０）から延びる第１（３０）及び第２（４０）の領域を含む 半導体基板（２０）を含み、第２の領域の伝導形は第１の領域のそれとは相対す るもので、 前記第１及び第２の領域が含まれ、それぞれ第１（１３０）及び第２（９０）の 電界効果トランジスタを含み、前記第１のトランジスタのチヤネルの伝導形及び 前記第２のトランジスタの伝導形は、前記第１領域及び前記第２領域の伝導形と は相対するもので、誘電体充てん材料（１６０）を含む溝（１４０）が含まれ、 それは前記表面から、第１及び第２領域間の前記基板中に延びる半導体集積デバ イスにおいて、 前記溝の側壁は、溝の底から上方に広がり、前記壁の垂直からの角は、約５度な いし約１０度で、前記充てん材料は、前記溝を完全に満し、本質的に空孔がない ことを特徴とするデバイス。
2. ２．請求の範囲第１項に記載されたデバイスにおいて、前記半導体基板はシリコ ンから成り、前記充てん材料はポリシリコンから成ることを特徴とするデバイス 。
3. ３．請求の範囲第１項に記載されたデバイスにおいて、前記第１及び第２の領域 は、前記第１及び第２の領域より高濃度にドープされた前記基板の第３の領域（ 第３図、３２）上にあり、第１の実施例（第２図）においては、前記溝は前記第 ３の領域中に延び、第２の実施例（第３図）においては、前記溝の底は前記第３ の領域の延長部（１９０）と隣接しており、それにより前記実施例の両方におい て、前記第３の領域は前記溝とともに、前記２個のトランジスタの意図しないラ ツチアツプを防止する働きをすることを特徴とするデバイス。