JP2003133408A - 半導体素子の隔離領域形成方法 - Google Patents

半導体素子の隔離領域形成方法

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JP2003133408A JP2002259721A JP2002259721A JP2003133408A JP 2003133408 A JP2003133408 A JP 2003133408A JP 2002259721 A JP2002259721 A JP 2002259721A JP 2002259721 A JP2002259721 A JP 2002259721A JP 2003133408 A JP2003133408 A JP 2003133408A
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Abstract

(57)【要約】 【課題】 本発明は、隔離酸化膜上部エッジに発生す
るリセスを防止して素子隔離特性を改善させた半導体素
子の隔離領域形成方法を提供する。 【解決手段】 本発明は、窒素イオンを注入して隔離酸
化膜内の所定領域にオキシナイトライド膜を形成する。
すなわち、基板上にパッド酸化膜、パッド窒化膜を順次
堆積するステップと、パッド窒化膜、パッド酸化膜、基
板を選択的に除去してトレンチを形成しトレンチ内部に
隔離酸化膜を充填するステップと、隔離酸化膜を含むパ
ッド窒化膜全面に窒素イオンを注入して隔離酸化膜内の
所定領域にオキシナイトライド膜を形成するステップ
と、パッド窒化膜、パッド酸化膜を除去するステップ
と、基板上にゲート酸化膜、ポリシリコン層を順次堆積
するステップを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の形成
方法に関するもので、特に、窒素イオンを注入して隔離
酸化膜内の所定領域にオキシナイトライド膜を形成する
ことによって、隔離酸化膜の上部エッジに発生するリセ
スを防止して素子隔離特性を改善させた半導体素子の隔
離領域形成方法に関する。
【０００２】
【従来の技術】添付された図面を参照して従来の半導体
素子の隔離領域形成方法に対して説明する。図１ａ〜図
１ｈは従来の半導体素子の隔離領域形成方法を示す工程
断面図である。図１ａのようなシリコン基板１１上に図
１ｂ、図１ｃに示すように、パッド酸化膜１２、パッド
窒化膜１３を順次形成する。図１ｄに示すように、パッ
ド窒化膜１３、パッド酸化膜１２、シリコン基板１１を
選択的に除去してトレンチを形成する。
【０００３】このように、基板上に積層された絶縁膜層
を選択的に除去してトレンチを形成させ、そのトレンチ
の内部を酸化膜に満たして基板上の他の領域（活性領
域）と隔離させる工程をＳＴＩ（Shallow Trench Isola
tion）という。図１ｅに示すように、トレンチ内部を充
填するように隔離酸化膜１４を十分に堆積した後ＣＭＰ
でパッド窒化膜１３ａの表面高さまで平坦化させる。図
１ｆに示すように、基板１１ａ上に残っているパッド窒
化膜１３ａ、パッド酸化膜１２ａを除去する。図１ｇに
示すように、基板１１ａ上に残ったパッド酸化膜や後続
工程で成長された犠牲酸化膜（図示せず）及び不純物を
除去するためにＨＦ溶液を用いた洗浄工程を基板全面に
施す。
【０００４】一般的に、犠牲酸化膜はＳＴＩ型の隔離領
域を形成するときよりＬＯＣＯＳ工程で形成するとき主
に用いられる。かかる犠牲酸化膜などを除去する洗浄工
程で、トレンチ内部に充填された隔離酸化膜１４ａにも
エッチングがなされ、特に活性領域との境界となる隔離
酸化膜１４ａの上部エッジにはリセス（field recess）
が発生するが、かかるリセスは隔離領域の特性を劣化さ
せる主要要因となっている。
【０００５】その後、図１ｈに示すように、トレンチを
含む基板１１ａ全面にゲート酸化膜１５、ポリシリコン
層１６を順次堆積する。このポリシリコン層１６は後続
工程でパタニングしてゲート電極として用いられる。
【０００６】従来の半導体素子の隔離領域形成方法は整
理すると次のような問題があると指摘することができ
る。第一、隔離酸化膜の上部エッジにリセスが形成され
たまま後続の工程（ゲート酸化膜堆積、ゲート電極形成
など）を行うと、素子形成後の動作時にそのリセスに電
界が集中されて異常動作が発生し易い。第二、ジャンク
ションの観点から見ると、領域を介して注入されるイオ
ンが更に深く浸透されて漏洩電流が過剰に流れる傾向が
ある。第三、サリサイド処理を行うと、リセス領域にサ
リサイドが過剰に側面成長を起こし、素子特性に大きく
悪影響を及ぼす。第四、前記の問題を除去するためにポ
リシリコンや窒化膜スペーサを形成して防止する方法が
あるが、これは成膜工程の追加によって後続工程で多く
の問題を起こす。
【０００７】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解決するためのもので、隔離酸化膜の上部
エッジに発生するリセスを防止して素子隔離特性を改善
させた半導体素子の隔離領域形成方法を提供することが
目的である。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体素子の隔離領域形成方法は、基本的に
窒素イオン注入によって隔離酸化膜内の所定領域にオキ
シナイトライド膜を形成することを特徴とするものであ
る。より具体的には、基板上にパッド酸化膜、パッド窒
化膜を順次堆積するステップと、パッド窒化膜、パッド
酸化膜、基板を選択的に除去してトレンチを形成し、そ
のトレンチ内部に隔離酸化膜を充填するステップと、隔
離酸化膜を充填した基板全面に窒素イオンを注入して隔
離酸化膜内の所定領域にオキシナイトライド膜を形成す
るステップと、パッド窒化膜、パッド酸化膜を除去する
ステップと、基板上にゲート酸化膜、ポリシリコン層を
順次堆積するステップとを備えている。
【０００９】
【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。
【００１０】図２は本発明の半導体素子の隔離領域形成
方法の実施形態を示す工程断面図である。図２ａに示す
ように、シリコン基板２１上に、図２ｂ、図２ｃのよう
に、パッド酸化膜２２、パッド窒化膜２３を順に堆積す
る。図２ｄに示すように、パッド窒化膜２３、パッド酸
化膜２２、基板２１を選択的に除去してトレンチを形成
する。図２ｅに示すように、トレンチ内部を充填するよ
うに基板２１ａ全面に十分に酸化膜を堆積した後、ＣＭ
Ｐ工程を介してパッド窒化膜２３ａ表面をエンドポイン
トとして平坦化する。前記のように、酸化膜が充填され
たトレンチ内部領域を基板上の他の領域と区別して隔離
領域とし、その隔離領域に充填された酸化膜を隔離酸化
膜２４という。
【００１１】図２ｆに示すように、トレンチに隔離酸化
膜を充填した基板２１ａ全面に窒素イオンＮ２ を注入
させる。この時、パッド窒化膜２３ａは窒素イオン注入
に影響を受けず、マスクの役割を果たすので、実際にオ
キシナイトライド膜が生成される領域は隔離酸化膜２４
内の領域である。特にオキシナイトライド膜は隔離酸化
膜２４の表面から３００Å〜５００Åの深さに集中的に
形成されるようにすることが望ましい。窒素イオン注入
は、約５００Å〜１０００Åのステップ高さ、エネルギ
ーが２０ＫｅＶ〜５０ＫｅＶ、注入量が５Ｅ１３／ｃｍ
２〜８Ｅ１５／ｃｍ２のドーズ量として実施する。
【００１２】図２ｇに示すように、上記のように窒素イ
オンを注入する時、チルト（傾斜）を与えて隔離領域２
４のエッジに窒素イオンが更に深く入るようにして活性
領域との境界部分が弱くなるのを防止する。このチルト
角度は０°から４５°である。
【００１３】以後、早い熱処理によるアニール工程によ
って、形成されたオキシナイトライド膜を安定化させ
る。それにより、従来の隔離酸化膜だけからなる隔離領
域よりエッチングレートが著しく減少するので、従来生
じていたリセスがほとんど存在しなくなる。この時、ア
ニール工程は、Ｎ２、Ａｒ又はＯ２ガス雰囲気中で、温
度８００℃〜１３７０℃で早い熱工程で実施する。時間
は５秒〜１０分内で、温度増加の早い炉（Fast Ramp Ty
pe Furnace）で行う。
【００１４】図３は窒素イオン注入時、隔離酸化膜表面
からの深さによる窒素イオン集中度を示すグラフであ
る。図３に示すように、かかる窒素イオン注入工程とこ
れをアニールする工程を介して、イオン注入された窒素
が隔離酸化膜の成分のＳｉＯ２ と反応してオキシナイ
トライド膜が活性領域と隔離領域間の界面では更に深く
形成（窒素イオンの集中度が高い）される。
【００１５】アニール工程を介して窒素イオンが活性領
域と隔離領域間の界面に移動するようになり、後続工程
のゲート電極用ポリシリコン層の堆積後に発生されるボ
ロン離脱を抑制して、しきい電圧が不安定化する現象を
防止できる。
【００１６】図２ｈに示すように、パッド窒化膜２３
ａ、パッド酸化膜２２ａをゲート形成前洗浄工程で除去
する。オキシナイトライド膜は単なる酸化膜(Ｓｉ
Ｏ２）に比べて洗浄溶液のＨＦに対するエッチング速度
が非常に遅いので、犠牲酸化膜（図示せず）などの不純
物を除去する後続される洗浄工程時に隔離酸化膜２４の
リセスをほとんどなくすことができ、トレンチのプロフ
ァイルがより優れた隔離領域を形成することができる。
【００１７】図２ｉに示すように、トレンチを含む基板
２１ａ上にゲート酸化膜２５を隔離酸化膜２４の上端部
より低く堆積した後ポリシリコン層２６を基板全面に堆
積する。このように、隔離領域にリセスがないと、ポリ
シリコン層をゲートにパタニングするエッチング後にも
ポリシリコン残留物の問題も無くなり、熱処理する工程
のサリサイドの形成時にも隔離領域と活性領域と間の境
界面に沿って均一にサリサイドが形成される。
【００１８】
【発明の効果】以上説明したように、本発明の半導体素
子の隔離領域形成方法によると、次のような効果があ
る。第一、本発明による窒素イオン注入工程はマスクを
用いる必要がないので、工程が簡単になる。これはパッ
ド窒化膜がマスクの役割を果たして基板上に窒素イオン
が注入されることを防止し、トレンチ内部の所定領域に
のみオキシナイトライドが生成されるようにするからで
ある。
【００１９】第二、隔離領域上部エッジのリセスが防止
されるので、犠牲酸化膜など不純物を除去するＨＦ前洗
浄時マージンを確保することができる。
【００２０】第三、同様に後続のＣＭＰ工程時マージン
を高めることができる。
【００２１】第四、ポリシリコン層をゲート電極にパタ
ニングするときエッチングマージンが確保でき過剰エッ
チング減少による活性領域の損失が防止できる。
【００２２】第五、隔離酸化膜のリセスが減少するの
で、ポリシリコン残留物が小さくなり、ポリシリコンの
エッチングマージンを高めることができる。
【００２３】第六、隔離酸化膜のリセスを減少させてポ
リシリコン層のアニール時均一なサリサイド形成が可能
である。
【００２４】第七、ＮＭＯＳ形成時、Ｐ−ＷＥＬＬ領域
にボロンイオンをドーピングするときのボロン離脱現象
を防止することができる。
【００２５】第八、隔離酸化膜のリセスを減少させて電
界が集中される現象を防止することができる。従って、
しきい電圧が低下する現象が防止でき、これによって素
子の特性が安定化できる。
【図面の簡単な説明】
【図１ａ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図１ｂ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図１ｃ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図１ｄ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図１ｅ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図１ｆ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図１ｇ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図１ｈ】従来の半導体素子の隔離領域形成方法を示す
工程断面図である。
【図２ａ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｂ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｃ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｄ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｅ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｆ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｇ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｈ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図２ｉ】本発明の半導体素子の隔離領域形成方法を示
す工程断面図である。
【図３】窒素イオン注入時隔離酸化膜の表面から深さに
よる窒素イオン集中度を示すグラフである。
【符号の説明】
２１ 基板 ２２ パッド酸化膜 ２３ パッド窒化膜 ２４ 隔離酸化膜 ２５ ゲート酸化膜 ２６ ポリシリコン層 ＳＷＬ１ 第一スプリットワードライン ＢＬ１ ビットライン１

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基板上にパッド酸化膜、パッド窒化膜を
    順次堆積するステップと、 前記パッド窒化膜、パッド酸化膜、基板を選択的に除去
    してトレンチを形成し、前記トレンチ内部に隔離酸化膜
    を充填するステップと、 前記隔離酸化膜を含むパッド窒化膜全面に窒素イオンを
    注入して前記隔離酸化膜内の所定領域にオキシナイトラ
    イド膜を形成するステップと、 前記パッド窒化膜、パッド酸化膜を除去するステップ
    と、 前記基板上にゲート酸化膜、ポリシリコン層を順次堆積
    するステップと、からなることを特徴とする半導体素子
    の隔離領域形成方法。
  2. 【請求項２】 前記隔離酸化膜は十分堆積した後平坦化
    工程を介して前記パッド窒化膜の表面高さまで平坦化さ
    せることを特徴とする請求項１に記載の半導体素子の隔
    離領域形成方法
  3. 【請求項３】 前記オキシナイトライド膜は隔離酸化膜
    内で窒素イオン注入を介して隔離酸化膜の表面から３０
    ０Å〜５００Å深さに集中的に形成することを特徴とす
    る請求項１に記載の半導体素子の隔離領域形成方法。
  4. 【請求項４】 前記窒素イオン注入は０°〜４５°のチ
    ルトを与え、エネルギを２０ＫｅＶ〜５０ＫｅＶ、注入
    量を５Ｅ１３／ｃｍ２〜８Ｅ１５／ｃｍ２ドーズで実施
    することを特徴とする請求項３に記載の半導体素子の隔
    離領域形成方法。
  5. 【請求項５】 前記窒素イオン注入は５００Å〜１００
    ０Åのステップ高さで実施することを特徴とする請求項
    ３に記載の半導体素子の隔離領域形成方法。
  6. 【請求項６】 前記窒素イオン注入後、アニール工程を
    行ってオキシナイトライド膜形成を安定化させることを
    特徴とする請求項１に記載の半導体素子の隔離領域形成
    方法。
  7. 【請求項７】 前記アニール工程は、Ｎ２、Ａｒ又はＯ
    ２のガス雰囲気、８００℃〜１３７０℃の温度で、早い
    熱工程で実施することを特徴とする請求項６に記載の半
    導体素子の隔離領域形成方法。
  8. 【請求項８】 前記アニール工程は５秒〜１０分間実施
    することを特徴とする請求項７に記載の半導体素子の隔
    離領域形成方法。
  9. 【請求項９】 前記アニール工程は早い温度上昇の炉で
    実施することを特徴とする請求項７に記載の半導体素子
    の隔離領域形成方法。
  10. 【請求項１０】 前記トレンチ領域形成後、パッド窒化
    膜が窒素イオン注入時、前記隔離酸化膜内にオキシナイ
    トライド膜を生成させるときのマスクの役割を果たすこ
    とを特徴とする請求項１に記載の半導体素子の隔離領域
    形成方法。
JP2002259721A 2001-09-20 2002-09-05 半導体素子の隔離領域形成方法 Withdrawn JP2003133408A (ja)

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